JP2012174313A - 試験装置 - Google Patents

Abstract

【課題】装置構成を小さくする。
【解決手段】フェイルデータ及びアドレスデータをバッファリングする第１バッファ部および第２バッファ部と、第１バッファ部にバッファリングされたフェイルデータを、内部メモリにおける当該フェイルデータに対応するアドレスデータに示されたアドレスにＲＭＷ処理により書き込むアドレスフェイルメモリ部と、試験部から出力されたフェイルデータ及びアドレスデータを第１バッファ部に供給している状態において、第１バッファ部の空き容量が予め定められた第１閾値以下となった場合に、試験部から出力されたフェイルデータ及びアドレスデータを第１バッファ部に代えて第２バッファ部に供給する制御部とを備える試験装置を提供する。
【選択図】図２

Description

本発明は、試験装置に関する。

メモリ試験装置は、被試験メモリと同一アドレス空間を有するアドレスフェイルメモリ（ＡＦＭ）を内部に有する不良解析メモリ部を備える。メモリ試験装置は、被試験メモリから読み出したデータと期待値とを比較し、比較結果が不一致の場合にフェイルデータをＡＦＭの対応するアドレスに書き込む。そして、メモリ試験装置は、ＡＦＭのフェイルデータに基づき被試験メモリの不良救済解析をする。

特許文献１ 特許３６０８６９４号明細書
特許文献２ 特許４２４１１５７号明細書

ところで、メモリ試験装置は、被試験メモリから読み出したデータと期待値との比較をセル（ビット）単位で実行する。これに対して、ＡＦＭは、１６ビットまたは３２ビット等のワード単位でデータの読み出しおよび書き込みがされる。

また、メモリ試験装置は、同一のセルに対して複数回試験を実行する場合がある。この場合、メモリ試験装置は、当該セルが不良と判定された場合には、ＡＦＭに不良であると書き込まれる。そして、メモリ試験装置は、その後の試験において不良でないと判定されたとしても、ＡＦＭに不良でないとは書き込まないので、当該セルは不良であるという情報がＡＦＭに書き込まれたままとなる。

そこで、メモリ試験装置は、被試験メモリの任意のアドレスにおける任意のセル（ビット）のフェイルデータを、ＡＦＭの対応するアドレスの対応するビットに対して、リードモディファイライト処理により書き込む。これにより、メモリ試験装置は、ワード単位でデータの読み出しおよび書き込みがされるＡＦＭに対してビット単位でデータの書き換えができる。このため、メモリ試験装置は、１回でも不良と書き込んだビットに対しては、その後の試験において対応するセルが不良でないと判定されたとしても、不良であると記憶させ続けることができる。

しかし、リードモディファイライト処理によりメモリにデータを書き込む動作は、非常に時間がかかる。このため、被試験メモリを高速で試験しようとする場合、ＡＦＭへのフェイルデータの書き込みが間に合わなくなってしまう。

このような問題を解決するために、１つの被試験メモリに対応させて複数のＡＦＭを並列に設けた不良解析メモリ部を備えるメモリ試験装置が知られている。このようなメモリ試験装置は、複数のＡＦＭから１個のＡＦＭをインターリーブして順番に選択し、選択した１個のＡＦＭにフェイルデータを書き込む。このようなメモリ試験装置は、不良解析メモリ部に対する見かけ上のフェイルデータの書き込み速度を早くすることができる。これにより、このようなメモリ試験装置は、ＡＦＭへのフェイルデータの書き込みが間に合わなくなることを回避することができる。

しかしながら、このようなメモリ試験装置では、搭載すべきＡＦＭの個数が多くなってしまう。従って、このようなメモリ試験装置では、装置構成が大型化してコストが大きくなってしまっていた。

上記課題を解決するために、本発明の第１の態様においては、被試験メモリを試験する試験装置であって、前記被試験メモリのセルが不良であることを示すフェイルデータおよび前記セルのアドレスを示すアドレスデータを出力する試験部と、前記フェイルデータ及び前記アドレスデータをバッファリングする第１バッファ部と、前記フェイルデータ及び前記アドレスデータをバッファリングする第２バッファ部と、前記第１バッファ部にバッファリングされた前記フェイルデータを、内部メモリにおける当該フェイルデータに対応するアドレスデータに示されたアドレスにリードモディファイライト処理により書き込むアドレスフェイルメモリ部と、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第１バッファ部に供給するか、前記第２バッファ部にバッファリングされた前記フェイルデータ及び前記アドレスデータを前記第１バッファ部に供給するかを切り替える切替部と、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第１バッファ部に供給している状態において、前記第１バッファ部の空き容量が予め定められた第１閾値以下となった場合に、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第１バッファ部に代えて前記第２バッファ部に供給する制御部と、を備える試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る試験装置１０の構成を被試験メモリ２００とともに示す。 本実施形態に係る不良解析メモリ部２２の構成を示す。 本実施形態に係る不良解析メモリ部２２の第１状態におけるデータの流れを示す。 本実施形態に係る不良解析メモリ部２２の第２状態におけるデータの流れを示す。 本実施形態に係る不良解析メモリ部２２の第３状態におけるデータの流れを示す。 本実施形態に係る不良解析メモリ部２２における状態の遷移条件を示す。 本実施形態の第１変形例に係る第２バッファ部４６の構成を示す。 本実施形態の第２変形例に係る不良解析メモリ部２２の構成を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成を被試験メモリ２００とともに示す。本実施形態に係る試験装置１０は、被試験メモリ２００を試験して不良セルを検出する。さらに、試験装置１０は、不良セルが存在するアドレスラインとスペアラインとを電気的に置き換えて被試験メモリ２００を良品化するための救済解析をする。

試験装置１０は、試験部２０と、不良解析メモリ部２２とを備える。試験部２０は、被試験メモリ２００を試験して、被試験メモリ２００のセルが不良であることを示すフェイルデータおよびセルのアドレスを示すアドレスデータを出力する。

試験部２０は、タイミング発生器１２と、パターン発生器１４と、波形成形器１６と、論理比較器１８とを備える。タイミング発生器１２は、基準クロックを発生して、パターン発生器１４に供給する。パターン発生器１４は、基準クロックに基づいて被試験メモリ２００に供給するアドレスデータ、データ信号および制御信号を発生して、波形成形器１６に供給する。また、パターン発生器１４は、被試験メモリ２００の出力データと比較する期待値データを発生して、論理比較器１８に供給する。

波形成形器１６は、アドレスデータ、データ信号および制御信号に基づき印加信号を成形して、被試験メモリ２００に与える。論理比較器１８は、被試験メモリ２００のセル（ビット）毎に被試験メモリ２００から出力された出力データと期待値データとを比較する。そして、論理比較器１８は、出力データと期待値データとが不一致である場合にフェイルデータを出力する。本実施形態においては、フェイルデータは、出力データと期待値データとが不一致である場合（フェイルの場合）に"１"となり、一致する場合（パスの場合）に"０"となるデータである。

不良解析メモリ部２２は、試験部２０から出力されたフェイルデータ及びアドレスデータを受け取る。不良解析メモリ部２２は、被試験メモリ２００の不良セルのアドレスに対応するアドレスにフェイルデータを記憶する。これにより、不良解析メモリ部２２は、被試験メモリ２００の試験終了後に、被試験メモリ２００の全てのセル毎に不良セルか正常セルかを示す情報を記憶することができる。

図２は、本実施形態に係る不良解析メモリ部２２の構成を示す。不良解析メモリ部２２は、フェイルフォーマッタ３２と、アドレスフォーマッタ３４と、第１バッファ部４０と、アドレスフェイルメモリ部４２と、第２バッファ部４６と、切替部４８と、制御部５０とを有する。

フェイルフォーマッタ３２は、試験部２０の論理比較器１８から出力されたフェイルデータを、被試験メモリ２００のアドレス単位で入力する。フェイルフォーマッタ３２は、被試験メモリ２００のアドレス単位のフェイルデータを、アドレスフェイルメモリ部４２のワード（例えば１６ビットまたは３２ビット）に対応するビットフォーマットに変換する。

そして、フェイルフォーマッタ３２は、フォーマットを変換したワード単位のフェイルデータを第１バッファ部４０および第２バッファ部４６に供給する。なお、本実施形態においては、フェイルフォーマッタ３２が出力するデータのうちの少なくとも１つのビットに不良を示す値である"１"が含まれるデータを、フェイルデータとしている。

また、フェイルフォーマッタ３２は、フェイルデータを出力するとともにＦＬＥＸ信号を制御部５０に供給する。本実施形態においては、フェイルフォーマッタ３２は、出力するデータの全てのビットが"０"でない場合（即ち、出力するデータがフェイルデータの場合）にはＦＬＥＸ信号の値を"１"とし、それ以外のデータを出力する場合にＦＬＥＸ信号の値を"０"とする。

アドレスフォーマッタ３４は、試験部２０のパターン発生器１４から出力されたアドレスデータを入力する。アドレスフォーマッタ３４は、入力したアドレスデータをアドレスフェイルメモリ部４２のアドレスを示すデータフォーマットに変換する。そして、アドレスフォーマッタ３４は、アドレスフォーマッタ３４から出力されるフェイルデータに対応付けて、フォーマット変換したアドレスデータを第１バッファ部４０および第２バッファ部４６に供給する。

第１バッファ部４０は、試験部２０から出力されたフェイルデータ及びアドレスデータ（本実施形態においては、フェイルフォーマッタ３２およびアドレスフォーマッタ３４から出力されたフェイルデータ及びアドレスデータ）、または、第２バッファ部４６にバッファリングされたフェイルデータ及びアドレスデータの何れか一方を入力する。そして、第１バッファ部４０は、入力したフェイルデータ及びアドレスデータをバッファリングする。第１バッファ部４０は、一例として、ＦＩＦＯ（First In First Out）メモリである。

ここで、試験部２０は、試験中に試験サイクルの周期を変えることができる。また、第１バッファ部４０の後段のアドレスフェイルメモリ部４２は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等のクロック同期型メモリを使用する場合、一定の周期で動作させる必要がある。これらのことから試験部２０で発生する試験サイクルの周期とアドレスフェイルメモリ部４２の動作周期が同じにはならないので、第１バッファ部４０を有することで、試験サイクルの周期とアドレスフェイルメモリ部４２の動作クロックの周期との間の違いを吸収することができる。

アドレスフェイルメモリ部４２は、被試験メモリ２００と対応するアドレス空間を有する内部メモリ６０を含む。内部メモリ６０は、一例として、ＤＤＲ（Double-Data-Rate）２ ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）、ＤＤＲ３ ＳＤＲＡＭ等のＳＤＲＡＭ系のランダムアクセスメモリである。

アドレスフェイルメモリ部４２は、第１バッファ部４０にバッファリングされたフェイルデータを入力して内部メモリ６０に書き込む。この場合において、アドレスフェイルメモリ部４２は、入力したフェイルデータを、内部メモリ６０における当該フェイルデータに対応するアドレスデータに示されたアドレスに書き込む。

さらに、この場合において、アドレスフェイルメモリ部４２は、入力したフェイルデータをリードモディファイライト処理により内部メモリ６０に入力したアドレスデータのアドレスに書き込む。即ち、アドレスフェイルメモリ部４２は、内部メモリ６０の対応するアドレスから既に書き込まれている１または数ワード分のデータを読み出し、フェイルデータのそれぞれのビットと読み出したデータの対応するビットとの論理和演算し、論理和演算後の１または数ワード分のデータを内部メモリ６０の対応するアドレスに書き戻す。

内部メモリ６０は、試験開始に先立って、格納するデータが全て"０"に初期化される。従って、内部メモリ６０は、被試験メモリ２００の全てのアドレスに対する試験が終了し、さらに第２バッファ部４６にバッファリングしたフェイルデータ及びアドレスデータの内部メモリ６０への書き込みが終了した時点において、被試験メモリ２００の何れのアドレスの何れのセルが不良であるかを示すデータを記憶することができる。

第２バッファ部４６は、試験部２０から出力されたフェイルデータ及びアドレスデータ（本実施形態においては、フェイルフォーマッタ３２およびアドレスフォーマッタ３４から出力されたフェイルデータ及びアドレスデータ）を入力する。第２バッファ部４６は、入力したフェイルデータ及びアドレスデータをバッファリングする。第２バッファ部４６によりバッファリングされたフェイルデータ及びアドレスデータは、制御部５０による制御によって第１バッファ部４０に転送される。

第２バッファ部４６は、前段メモリ部６２と、後段メモリ部６４とを有する。前段メモリ部６２は、後段メモリ部６４内にＳＤＲＡＭ等のクロック同期型メモリを使用する場合、試験部２０から出力されたフェイルデータ及びアドレスデータをバッファリングするＦＩＦＯメモリである。これにより、前段メモリ部６２は、試験サイクルの周期と後段メモリ部６４の動作クロックの周期との間の違いを吸収することができる。

後段メモリ部６４は、ランダムアクセスメモリであるバッファ内メモリ６６を含む。バッファ内メモリ６６は、一例として、ＤＤＲ２ ＳＤＲＡＭまたはＤＤＲ３ ＳＤＲＡＭ等のＳＤＲＡＭ系のランダムアクセスメモリである。

後段メモリ部６４は、前段メモリ部６２にバッファリングされたフェイルデータ及びアドレスデータを順次に入力して、バーストライト処理によりバッファ内メモリ６６に書き込む。即ち、後段メモリ部６４は、前段メモリ部６２にバッファリングされたフェイルデータ及びアドレスデータを順次に入力して、リードモディファイライト処理せずにバッファ内メモリ６６に書き込む。

このような後段メモリ部６４は、データをリードモディファイライト処理によりバッファ内メモリ６６に書き込まないので、アドレスフェイルメモリ部４２における内部メモリ６０へのデータの書き込み時間より短い時間で、バッファ内メモリ６６にデータを書き込むことができる。バッファ内メモリ６６に書き込まれたフェイルデータ及びアドレスデータは、制御部５０による制御によって切替部４８を介して第１バッファ部４０に供給される。

切替部４８は、制御部５０による制御に応じて、試験部２０から出力されたフェイルデータ及びアドレスデータ（即ち、フェイルフォーマッタ３２およびアドレスフォーマッタ３４から出力されたフェイルデータ及びアドレスデータ）を第１バッファ部４０に供給するか、第２バッファ部４６にバッファリングされたフェイルデータ及びアドレスデータを第１バッファ部４０に供給するかを切り替える。切替部４８は、一例として、マルチプレクサである。

制御部５０は、第１バッファ部４０、アドレスフェイルメモリ部４２、第２バッファ部４６および切替部４８の動作を制御する。

より具体的には、制御部５０は、第１バッファ部４０に対して、第１書込命令（ＦＡＷＴ）および第１書込アドレス（ＦＡＷＡ）を供給する。第１バッファ部４０は、制御部５０から第１書込命令（ＦＡＷＴ）を受け取ったことに応じて、切替部４８を介して入力されたフェイルデータ及びアドレスデータを第１書込アドレス（ＦＡＷＡ）に示されたアドレスに記憶する。

また、制御部５０は、第１バッファ部４０に対して、第１読出命令（ＦＡＲＤ）および第１読出アドレス（ＦＡＲＡ）を供給する。第１バッファ部４０は、制御部５０から第１読出命令（ＦＡＲＤ）を受け取ったことに応じて、第１読出アドレス（ＦＡＲＡ）に記憶しているフェイルデータ及びアドレスデータを出力する。この場合において、アドレスフェイルメモリ部４２は、第１バッファ部４０から出力されたフェイルデータ及びアドレスデータを取り込み、取り込んだフェイルデータを内部メモリ６０における取り込んだアドレスデータに示されたアドレスにリードモディファイライト処理により書き込む。

なお、制御部５０は、一例として、第１書込アドレス（ＦＡＷＡ）の値から第１読出アドレス（ＦＡＲＡ）の値を減じて、第１バッファ部４０によりバッファリングされているまだアドレスフェイルメモリ部４２に書き込んでいないフェイルデータ及びアドレスデータである有効フェイルデータの量を算出する。さらに、制御部５０は、第１バッファ部４０の総容量から、第１バッファ部４０によりバッファリングされている有効フェイルデータの量を減じて、第１バッファ部４０の空き容量を算出する。

また、制御部５０は、第２バッファ部４６の前段メモリ部６２に対して、第２書込命令（ＦＳＷＴ）および第２書込アドレス（ＦＳＷＡ）を供給する。第２バッファ部４６の前段メモリ部６２は、制御部５０から第２書込命令（ＦＳＷＴ）を受け取ったことに応じて、入力されたフェイルデータ及びアドレスデータを第２書込アドレス（ＦＳＷＡ）に示されたアドレスに記憶する。

また、制御部５０は、第２バッファ部４６の前段メモリ部６２に対して、第２読出命令（ＦＳＲＤ）および第２読出アドレス（ＦＳＲＡ）を供給する。第２バッファ部４６の前段メモリ部６２は、制御部５０から第２読出命令（ＦＳＲＤ）を受け取ったことに応じて、第２読出アドレス（ＦＳＲＡ）に記憶しているフェイルデータ及びアドレスデータを出力する。なお、制御部５０は、第２バッファ部４６からフェイルデータ及びアドレスデータを出力させる場合には、後段メモリ部６４にバーストライト処理をさせることを目的として、指定した数のフェイルデータ及びアドレスデータを連続して出力させる。

また、制御部５０は、第２バッファ部４６の後段メモリ部６４に対して、第３書込命令（ＳＤＷＴ）およびアドレス（ＳＤＡＤ）、または、第３読出命令（ＳＤＲＤ）およびアドレス（ＳＤＡＤ）を供給する。後段メモリ部６４は、制御部５０から第３書込命令（ＳＤＷＴ）およびアドレス（ＳＤＡＤ）を受け取ったことに応じて、前段メモリ部６２から連続して順次に出力される指定された数のフェイルデータ及びアドレスデータを、バッファ内メモリ６６におけるアドレス（ＳＤＡＤ）に示されたアドレスから指定された範囲に、バーストライト処理により書き込む。

また、後段メモリ部６４は、制御部５０から第３読出命令（ＳＤＲＤ）およびアドレス（ＳＤＡＤ）を受け取ったことに応じて、バッファ内メモリ６６におけるアドレス（ＳＤＡＤ）に示されたアドレスから指定された範囲に記憶されているフェイルデータ及びアドレスデータをバーストリード処理により読み出し、読み出したデータを試験部２０の動作クロックに同期化して出力する。後段メモリ部６４から出力されたフェイルデータ及びアドレスデータは、切替部４８を介して第１バッファ部４０へ供給される。

なお、制御部５０は、一例として、バッファ内メモリ６６にデータを書き込む場合に後段メモリ部６４に供給するアドレスを、内部の書込用アドレスカウンタにより発生する。また、制御部５０は、一例として、バッファ内メモリ６６からデータを読み出す場合に後段メモリ部６４に供給するアドレスを、内部の読出用アドレスカウンタにより発生する。

制御部５０は、後段メモリ部６４に対して供給する命令の内容に応じて、アドレス（ＳＤＡＤ）として、読出用アドレスカウンタの値を出力するか、書込用アドレスカウンタの値を出力するかを切り替える。制御部５０は、読出用アドレスカウンタおよび書込用アドレスカウンタの値に基づき、バッファ内メモリ６６における書き込みおよび読み出しをする領域を管理する。

さらに、制御部５０は、後段メモリ部６４の空き領域も管理する。そして、制御部５０は、第２バッファ部４６の後段メモリ部６４がオーバーフローをした場合、内部に持つオーバーフローフラグをレジスタにセットする。そして、試験終了後、当該試験装置１０を制御するコンピュータ等は、このレジスタの値を読み出すことでオーバーフロー発生の有無を知ることができる。

また、制御部５０は、切替部４８に対して、切替命令（ＤＳＥＬ）を供給する。切替部４８は、制御部５０から例えば値が"０"の切替命令（ＤＳＥＬ）が供給された場合には、試験部２０から出力されたフェイルデータ及びアドレスデータ（即ち、フェイルフォーマッタ３２およびアドレスフォーマッタ３４から出力されたフェイルデータ及びアドレスデータ）を第１バッファ部４０に供給する。また、切替部４８は、制御部５０から例えば値が"１"の切替命令（ＤＳＥＬ）が供給された場合には、第２バッファ部４６の内部メモリ６０から出力されたフェイルデータ及びアドレスデータを第１バッファ部４０に供給する。

このような制御部５０は、当該不良解析メモリ部２２を第１状態、第２状態または第３状態の何れかの状態に設定する。そして、制御部５０は、設定した状態に従って、フェイルデータ及びアドレスデータの転送経路を切り替える。

図３は、本実施形態に係る不良解析メモリ部２２の第１状態におけるデータの流れを示す。第１状態において、制御部５０は、切替命令（ＤＳＥＬ）の値を"０"に設定する。これにより、切替部４８は、試験部２０から出力されたフェイルデータ及びアドレスデータ（即ち、フェイルフォーマッタ３２およびアドレスフォーマッタ３４から出力されたフェイルデータ及びアドレスデータ）を第１バッファ部４０に供給することができる。

また、第１状態において、制御部５０は、フェイルフォーマッタ３２からＦＬＥＸ信号が供給される毎に、第１書込アドレス（ＦＡＷＡ）および第１書込命令（ＦＡＷＴ）を第１バッファ部４０に供給する。そして、制御部５０は、第１バッファ部４０にデータが書き込まれた後に第１書込アドレス（ＦＡＷＡ）を１インクリメントする。これにより、第１バッファ部４０は、第１状態において、試験部２０から順次に出力されるフェイルデータ及びアドレスデータを、アドレスを１ずつインクリメントしながら順次に記憶することができる。このように、不良解析メモリ部２２は、第１状態において、試験部２０から出力されたフェイルデータ及びアドレスデータを第１バッファ部４０に供給することができる。

また、第１状態において、制御部５０は、第１バッファ部４０にまだアドレスフェイルメモリ部４２に送っていないフェイルデータ及びアドレスデータが記憶されていることを条件として、アドレスフェイルメモリ部４２が書き込み可能となる毎に第１読出アドレス（ＦＡＲＡ）および第１読出命令（ＦＡＲＤ）を第１バッファ部４０に供給する。そして、制御部５０は、アドレスフェイルメモリ部４２が第１バッファ部４０からのデータを受け取った後に、第１読出アドレス（ＦＡＲＡ）を１インクリメントする。これにより、第１バッファ部４０は、記憶しているフェイルデータ及びアドレスデータを、アドレスを１ずつインクリメントしながら順次に出力することができる。

また、アドレスフェイルメモリ部４２は、第１バッファ部４０からフェイルデータ及びアドレスデータが出力されたことに応じて、出力されたフェイルデータ及びアドレスデータを取り込む。そして、アドレスフェイルメモリ部４２は、取り込んだフェイルデータを、内部メモリ６０における取り込んだアドレスデータに示されたアドレスにリードモディファイライトにより書き込む。このように、不良解析メモリ部２２は、第１状態において、第１バッファ部４０からフェイルデータ及びアドレスデータを出力させることができるとともに、アドレスフェイルメモリ部４２にフェイルデータを記憶させることができる。

図４は、本実施形態に係る不良解析メモリ部２２の第２状態におけるデータの流れを示す。第２状態において、制御部５０は、フェイルフォーマッタ３２からＦＬＥＸ信号が供給される毎に、第２書込アドレス（ＦＳＷＡ）および第２書込命令（ＦＳＷＴ）を第２バッファ部４６の前段メモリ部６２に供給する。そして、制御部５０は、前段メモリ部６２にデータが書き込まれた後に第２書込アドレス（ＦＳＷＡ）を１インクリメントする。これにより、第２バッファ部４６の前段メモリ部６２は、第２状態において、試験部２０から順次に出力されるフェイルデータ及びアドレスデータを、アドレスを１ずつインクリメントしながら順次に記憶することができる。

また、第２状態において、制御部５０は、後段メモリ部６４が書き込み可能となる毎に第２読出アドレス（ＦＳＲＡ）および第２読出命令（ＦＳＲＤ）を第２バッファ部４６の前段メモリ部６２に供給する。前段メモリ部６２は、第２読出アドレス（ＦＳＲＡ）および第２読出命令（ＦＳＲＤ）が供給されると、第２読出アドレス（ＦＳＲＡ）に記憶しているフェイルデータ及びアドレスデータを出力する。そして、制御部５０は、第２読出アドレス（ＦＳＲＡ）を１インクリメントする。これにより、第２バッファ部４６の前段メモリ部６２は、記憶しているフェイルデータ及びアドレスデータを、アドレスを１ずつインクリメントしながら順次に連続して出力することができる。

また、第２状態において、制御部５０は、第２バッファ部４６の前段メモリ部６２にフェイルデータ及びアドレスデータが予め定められた量以上記憶されていることを条件として、後段メモリ部６４にバーストライト処理を指示する第３書込命令（ＳＤＷＴ）およびバーストライト処理の開始アドレスを示すアドレス（ＳＤＡＤ）を供給する。後段メモリ部６４は、第３書込命令（ＳＤＷＴ）およびアドレス（ＳＤＡＤ）を受けとると、第２バッファ部４６の前段メモリ部６２から出力されるフェイルデータ及びアドレスデータを、バッファ内メモリ６６におけるアドレス（ＳＤＡＤ）に示された開始アドレスから指定された範囲の終端に達するまで順次に上書きする。これにより、後段メモリ部６４は、前段メモリ部６２にバッファリングされたフェイルデータ及びアドレスデータをバーストライト処理によりバッファ内メモリ６６に書き込むことができる。

このように、不良解析メモリ部２２は、第２状態において、試験部２０から出力されたフェイルデータ及びアドレスデータを第２バッファ部４６に書き込むことができる。

また、第２状態においても、制御部５０は、第１状態と同様に、第１読出アドレス（ＦＡＲＡ）および第１読出命令（ＦＡＲＤ）を第１バッファ部４０に供給する。また、アドレスフェイルメモリ部４２も、第１状態と同様に処理を行う。これにより、不良解析メモリ部２２は、第２状態において、第１バッファ部４０からフェイルデータ及びアドレスデータを出力させることができるとともに、アドレスフェイルメモリ部４２にフェイルデータを記憶させることができる。

図５は、本実施形態に係る不良解析メモリ部２２の第３状態におけるデータの流れを示す。第３状態において、制御部５０は、切替命令（ＤＳＥＬ）の値を"１"に設定する。これにより、切替部４８は、第２バッファ部４６の後段メモリ部６４から出力されるフェイルデータ及びアドレスデータを第１バッファ部４０に供給することができる。

第３状態において、制御部５０は、第２バッファ部４６の後段メモリ部６４にフェイルデータ及びアドレスデータが予め定められた量以上記憶されていることを条件として、後段メモリ部６４にバーストリード処理を指示する第３読出命令（ＳＤＲＤ）およびバーストリード処理の開始アドレスを示すアドレス（ＳＤＡＤ）を供給する。後段メモリ部６４は、第３読出命令（ＳＤＲＤ）およびアドレス（ＳＤＡＤ）を受けとると、バッファ内メモリ６６におけるアドレス（ＳＤＡＤ）に示された開始アドレスから指定された範囲に記憶されたフェイルデータ及びアドレスデータを順次に連続して出力する。これにより、後段メモリ部６４は、バッファ内メモリ６６に記憶されたフェイルデータ及びアドレスデータをバーストリード処理により出力することができる。

また、第３状態において、制御部５０は、後段メモリ部６４から１アドレス分のフェイルデータ及びアドレスデータが出力される毎に、第１書込アドレス（ＦＡＷＡ）および第１書込命令（ＦＡＷＴ）を第１バッファ部４０に供給する。そして、制御部５０は、第１バッファ部４０にデータが書き込まれた後に第１書込アドレス（ＦＡＷＡ）を１インクリメントする。これにより、第１バッファ部４０は、第３状態において、後段メモリ部６４からバーストリード処理により順次に連続して出力されるフェイルデータ及びアドレスデータを、アドレスを１ずつインクリメントしながら順次に記憶することができる。

また、第３状態において、制御部５０は、フェイルフォーマッタ３２からＦＬＥＸ信号が供給される毎に、第２書込アドレス（ＦＳＷＡ）および第２書込命令（ＦＳＷＴ）を第２バッファ部４６の前段メモリ部６２に供給する。そして、制御部５０は、前段メモリ部６２にデータが書き込まれた後に第２書込アドレス（ＦＳＷＡ）を１インクリメントする。これにより、第２バッファ部４６の前段メモリ部６２は、第３状態において、試験部２０から順次に出力されるフェイルデータ及びアドレスデータを、アドレスを１ずつインクリメントしながら順次に記憶することができる。

このように、不良解析メモリ部２２は、第３状態において、第２バッファ部４６にバッファリングされたフェイルデータ及びアドレスデータを第１バッファ部４０に供給するとともに、試験部２０から出力されたフェイルデータ及びアドレスデータを第２バッファ部４６に書き込むことができる。

また、第３状態においても、制御部５０は、第１状態と同様に、第１読出アドレス（ＦＡＲＡ）および第１読出命令（ＦＡＲＤ）を第１バッファ部４０に供給する。また、アドレスフェイルメモリ部４２も、第１状態と同様に処理を行う。これにより、不良解析メモリ部２２は、第３状態において、第１バッファ部４０からフェイルデータ及びアドレスデータを出力させることができるとともに、アドレスフェイルメモリ部４２にフェイルデータを記憶させることができる。

また、第３状態において、制御部５０は、第２状態と同様に、前段メモリ部６２からのデータの出力および後段メモリ部６４によるバーストライト処理によるデータの書き込みを続行させている。なお、試験が終了する前は、制御部５０は、後段メモリ部６４から第１バッファ部４０へデータを転送する処理よりも、前段メモリ部６２から後段メモリ部６４へデータを転送する処理を優先して実行する。これにより、制御部５０は、前段メモリ部６２がオーバーフローする可能性を回避している。

また、試験が終了した後は、制御部５０は、前段メモリ部６２から後段メモリ部６４へデータを転送する処理よりも、後段メモリ部６４から第１バッファ部４０へデータを転送する処理を優先して実行する。これにより、制御部５０は、全てのフェイルデータをアドレスフェイルメモリ部４２に書き込むまでの時間を短くすることができる。

図６は、本実施形態に係る不良解析メモリ部２２における状態の遷移条件を示す。まず、試験開始前において、制御部５０は、アドレスフェイルメモリ部４２の全てのアドレスに"０"を書き込んでクリアする。また、試験開始前において、制御部５０は、第１書込アドレス（ＦＡＷＡ）、第１読出アドレス（ＦＡＲＡ）、第２書込アドレス（ＦＳＷＡ）および第２読出アドレス（ＦＳＲＡ）を初期値（例えば０）に設定する。

続いて、試験部２０において試験が開始されると、制御部５０は、不良解析メモリ部２２を第１状態に遷移させる（Ｓ１０）。即ち、試験開始時点において、制御部５０は、試験部２０から出力されたフェイルデータ及びアドレスデータを第１バッファ部４０に供給する。これにより、制御部５０は、試験部２０から出力されたフェイルデータ及びアドレスデータを第１バッファ部４０にバッファリングさせることができる。

第１状態において、試験部２０から出力されるフェイルデータ及びアドレスデータのデータレートよりも、アドレスフェイルメモリ部４２がフェイルデータを書き込む書込レートの方が小さい場合、第１バッファ部４０の空き容量は、徐々に減少していく。従って、この状態が継続した場合、第１バッファ部４０は、オーバーフローしてしまう。

そこで、制御部５０は、試験部２０から出力されたフェイルデータ及びアドレスデータを第１バッファ部４０に書き込むように制御している状態（第１状態）において、第１バッファ部４０の空き容量が予め定められた第１閾値（Ａ_１）以下となった場合に、不良解析メモリ部２２を第２状態に遷移させる（Ｓ１１）。即ち、第１状態において、第１バッファ部４０の空き容量が予め定められた第１閾値（Ａ_１）以下となった場合に、制御部５０は、試験部２０から出力されたフェイルデータ及びアドレスデータを第１バッファ部４０に代えて第２バッファ部４６に書き込むように制御する。

これとともに、制御部５０は、試験部２０から出力されたフェイルデータ及びアドレスデータを第１バッファ部４０への書き込みを停止する。従って、不良解析メモリ部２２は、第１状態から第２状態に遷移することにより、第１バッファ部４０のオーバーフローを回避することができる。

また、本実施形態においては、第２バッファ部４６は、前段メモリ部６２と、後段メモリ部６４とを有する。試験部２０から出力されたフェイルデータ及びアドレスデータは、まず、前段メモリ部６２にバッファリングされ、続いて、後段メモリ部６４内のバッファ内メモリ６６に転送される。ここで、後段メモリ部６４は、前段メモリ部６２にバッファリングされたデータを、リードモディファイライト処理ではなく、バーストライト処理によりバッファ内メモリ６６に書き込む。従って、前段メモリ部６２にバッファリングされたデータを後段メモリ部６４に書き込む処理は、第１バッファ部４０にバッファリングされたデータをアドレスフェイルメモリ部４２に書き込む処理よりも、高速に実行される。

第２バッファ部４６は、前段メモリ部６２および後段メモリ部６４内のバッファ内メモリ６６がオーバーフローする可能性を考慮して制御および設計される。前段メモリ部６２は、第１バッファ部４０と同様にＦＩＦＯであるので、フェイルデータ及びアドレスデータを書き込む速度（最大で試験サイクルの周期）よりも高速で読み出して、前述したようにバッファ内メモリ６６へバーストライト処理することでオーバーフローが回避される。また、バッファ内メモリ６６は、ＳＤＲＡＭ等の大容量のメモリを使用することでオーバーフローをする可能性を低くすることができる。また、制御部５０は、試験中に第３状態に遷移できれば、バッファ内メモリ６６からフェイルデータ及びアドレスデータを第１バッファ部４０へ送ることができる。この場合、制御部５０は、その分新たにフェイルデータ及びアドレスデータをバッファ内メモリ６６に書き込むことができるので、バッファ内メモリ６６がオーバーフローする可能性を低くすることができる。

続いて、制御部５０は、試験部２０から出力されたフェイルデータ及びアドレスデータを第２バッファ部４６に書き込むように制御している状態（第２状態）において、第１バッファ部４０の空き容量が第１閾値（Ａ_１）以上の第２閾値（Ａ_２）より大きくなった場合に、不良解析メモリ部２２を第１状態に遷移させる（Ｓ１２）。即ち、第２状態において、第１バッファ部４０の空き容量が第２閾値（Ａ_２）より大きくなった場合に、試験部２０から出力されたフェイルデータ及びアドレスデータを第２バッファ部４６に代えて第１バッファ部４０に書き込むように制御する。

これにより、制御部５０は、試験部２０から出力されたフェイルデータ及びアドレスデータを第１バッファ部４０にバッファリングさせる状態に戻すことができる。試験終了後、第２バッファ部４６内のバッファ内メモリ６６の中にまだアドレスフェイルメモリ部４２に書き込んでいない有効フェイルデータが残っている場合、第３状態にして、このフェイルデータを第１バッファ部４０に送り、アドレスフェイルメモリ部４２においてこのフェイルデータを書き込む必要がある。このため第１バッファ部４０の空き容量が多い場合には、制御部５０は、第２状態から第１状態に遷移させて、フェイルデータを第１バッファ部４０部に書き込むように制御することで、試験終了後の第２バッファ部４６の中の有効フェイルデータの数を減らすことができる。

続いて、第１状態において、試験部２０から出力されたフェイルデータ及びアドレスデータのデータレートがアドレスフェイルメモリ部４２においてフェイルデータを書き込む書込レートよりも小さい場合、第１バッファ部４０が記憶している有効フェイルデータの残量は、徐々に減少していく。従って、この状態が継続した場合、第１バッファ部４０内の有効フェイルデータが無くなり、アドレスフェイルメモリ部４２へのフェイルデータの書き込みが停止する。しかし、第１バッファ部４０内の有効フェイルデータが無くなる前に、バッファ内メモリ６６に有効フェイルデータが有る場合には、第３状態に遷移させて停止する前までにバッファ内メモリ６６から有効フェイルデータを読み出して第１バッファ部４０に書き込むことで、停止させることなしにアドレスフェイルメモリ部４２にフェイルデータを書き込むことができる。

そこで、制御部５０は、試験部２０から出力されたフェイルデータ及びアドレスデータを第１バッファ部４０に書き込むように制御している状態（第１状態）から、不良解析メモリ部２２を第３状態に遷移させる（Ｓ１３）。第１状態から第３状態へ遷移させる条件は、第１状態においてバッファ内メモリ６６内に有効フェイルデータがあり、かつ、第１バッファ部４０内の有効フェイルデータの量が予め設定された第３閾値（Ｂ_１）より少ない場合である。第３状態に遷移すると、制御部５０は、第２バッファ部４６にバッファリングされた有効フェイルデータを第１バッファ部４０に供給するとともに、試験部２０から出力されたフェイルデータ及びアドレスデータを第２バッファ部４６に書き込むように制御する。

これにより、制御部５０は、第２バッファ部４６からまだアドレスフェイルメモリ部４２に書き込んでいない有効フェイルデータを出力させて、第１バッファ部４０にバッファリングさせることができる。従って、不良解析メモリ部２２は、第１状態から第３状態に遷移することにより、アドレスフェイルメモリ部４２へのフェイルデータの書き込みが停止して、アドレスフェイルメモリ部４２へのフェイルデータの書き込み完了までの時間が長期化することを回避することができる。

また、制御部５０は、第２バッファ部４６にバッファリングされたフェイルデータ及びアドレスデータを第１バッファ部４０に供給している状態（第３状態）から、不良解析メモリ部２２を第１状態に遷移させる（Ｓ１４）。第３状態から第１状態へ遷移させる条件は、第３状態においてバッファ内メモリ６６内に有効フェイルデータが無くなった場合、または、第１バッファ部４０内の有効フェイルデータの量が予め設定された第３閾値（Ｂ_１）より大きい第４閾値（Ｂ_２）より多くなった場合である。第１状態に遷移すると、制御部５０は、第２バッファ部４６にバッファリングされた有効フェイルデータを第１バッファ部４０に供給することを停止するとともに、試験部２０から出力されたフェイルデータ及びアドレスデータを第１バッファ部４０に書き込むように制御する。

これにより、制御部５０は、試験部２０から出力されたフェイルデータ及びアドレスデータを第１バッファ部４０にバッファリングさせる状態に戻すことができ、第２バッファ部４６がバッファリングするフェイルデータ及びアドレスデータの量を減らすことができる。このため、制御部５０は、試験終了後に第２バッファ部４６内の有効フェイルデータを第１バッファ部４０に送る処理を減らすことができる。

そして、試験が終了して試験部２０がフェイルデータ及びアドレスデータの出力を終了した後、第２バッファ部４６に有効フェイルデータが残っていた場合に、制御部５０は、不良解析メモリ部２２を第３状態に遷移させる。これにより、制御部５０は、試験終了後に第２バッファ部４６にバッファリングされた有効フェイルデータを第１バッファ部４０に供給することができる。

以上により、不良解析メモリ部２２は、試験が終了した後において、第２バッファ部４６にバッファリングされた有効フェイルデータの全てを第１バッファ部４０に転送することができる。この結果、不良解析メモリ部２２は、試験部２０から出力されたフェイルデータをアドレスフェイルメモリ部４２に全て記憶させることができる。

以上のように、本実施形態に係る試験装置１０によれば、被試験メモリ２００を高速で試験する場合であっても、バッファ内メモリ６６の容量不足によるオーバーフローが発生しなければ確実にフェイルデータをアドレスフェイルメモリ部４２に書き込むことができる。そして、試験装置１０によれば、アドレスフェイルメモリ部４２を複数個備えてインターリーブ動作をさせて高速化をしなくても高速化できるので、不良解析メモリ部２２を小型化してコストを小さくすることができる。

図７は、本実施形態の第１変形例に係る第２バッファ部４６の構成を示す。図７に示される第２バッファ部４６は、図１から図６を参照して説明した第２バッファ部４６の変形例であり、略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。

本変形例に係る第２バッファ部４６は、前段メモリ部６２と、圧縮部７２と、後段メモリ部６４と、伸張部７４とを有する。圧縮部７２は、後段メモリ部６４に書き込まれるデータ（フェイルデータ及びアドレスデータ）を予め設定された圧縮アルゴリズムで圧縮する。

圧縮部７２は、一例として、前段メモリ部６２と後段メモリ部６４との間に設けられ、前段メモリ部６２から出力されたデータを圧縮する。これに代えて、圧縮部７２は、前段メモリ部６２の前段に設けられ、前段メモリ部６２入力されるデータを圧縮してもよい。

伸張部７４は、後段メモリ部６４から読み出されるデータを、圧縮アルゴリズムに対応する伸張アルゴリズムにより伸張する。これにより、本変形例に係る第２バッファ部４６は、後段メモリ部６４に格納できるデータ（フェイルデータ及びアドレスデータ）の量を増やすことができる。また、後段メモリ部６４に格納できるデータの量を増やすことは、バーストライト処理の時間当たりに書き込まれるフェイルデータの量を増やすことにもなる。

図８は、本実施形態の第２変形例に係る不良解析メモリ部２２の構成を示す。図８に示される本変形例に係る不良解析メモリ部２２は、図１から図７を参照して説明した不良解析メモリ部２２と略同一の構成および機能を採るので、本実施形態に係る不良解析メモリ部２２が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。

本変形例に係る不良解析メモリ部２２は、フェイルフォーマッタ３２と、アドレスフォーマッタ３４と、複数の処理ブロック８０と、ブロック選択部８２とを備える。

フェイルフォーマッタ３２は、フォーマット変換したフェイルデータを複数の処理ブロック８０のそれぞれに供給する。アドレスフォーマッタ３４は、フォーマット変換したアドレスデータを複数の処理ブロック８０のそれぞれに供給する。また、アドレスフォーマッタ３４は、複数の処理ブロック８０を選択するアドレスを出力する。ブロック選択部８２は、アドレスフォーマッタ３４が選択したアドレスをデコードして複数の処理ブロック８０の中からフェイルデータを書き込む１つのブロックを選択する。

複数の処理ブロック８０は、被試験メモリ２００のアドレス空間を複数に分割した分割領域のそれぞれに対応して設けられる。例えば、被試験メモリ２００のアドレス空間を２分割した場合には、不良解析メモリ部２２は、２つの処理ブロック８０を備える。また、被試験メモリ２００のアドレス空間をＮ分割した場合には（Ｎは２以上の整数）、不良解析メモリ部２２は、Ｎ個の処理ブロック８０（８０−１〜８０−Ｎ）を備える。

なお、複数の処理ブロック８０は、一例として、被試験メモリ２００のアドレスの最下位ビットから所定数ビット（例えば、１ビット、２ビット…）の値のそれぞれに対応して設けられる。例えば、複数の処理ブロック８０は、被試験メモリ２００のアドレスの最下位ビットの値に対応して設けられてもよい（即ち、偶数アドレスか奇数アドレスかに対応して設けられてもよい）。この場合、Ｎ＝２となるので、不良解析メモリ部２２は、２個の処理ブロック８０を備える。また、アドレスの最下位ビットから２ビットの値に対応して設けられた場合には、Ｎ＝４となるので、不良解析メモリ部２２は、４個の処理ブロック８０を備える。

ブロック選択部８２は、試験部２０からフェイルデータが出力される毎に（例えばフェイルフォーマッタ３２からＦＬＥＸ信号が出力される毎に）、試験部２０からフェイルデータが出力されたときにアドレスフォーマッタ３４から出力される処理ブロック選択アドレスをデコードして、フェイルデータの書き込み処理をする処理ブロック８０を選択する。これにより、ブロック選択部８２は、複数の処理ブロック８０のうち、試験部２０から出力されたフェイルデータが不良を示すセルを含む分割領域に対応する１つの処理ブロック８０を選択することができる。

複数の処理ブロック８０のそれぞれは、第１バッファ部４０と、アドレスフェイルメモリ部４２と、第２バッファ部４６と、切替部４８と、制御部５０とを有する。複数の処理ブロック８０のそれぞれのアドレスフェイルメモリ部４２に含まれる内部メモリ６０は、当該処理ブロックに対応する分割領域に応じたアドレス空間を有する。

複数の処理ブロック８０のそれぞれは、当該処理ブロック８０が選択されたことに応じて、試験部２０から出力されたフェイルデータ及びアドレスデータを入力する。より詳しくは、複数の処理ブロック８０のそれぞれの制御部５０は、当該処理ブロック８０が選択されたことに応じて、フェイルフォーマッタ３２およびアドレスフォーマッタ３４から出力されたフェイルデータ及びアドレスデータを、第１バッファ部４０または第２バッファ部４６にバッファリングさせる。

そして、複数の処理ブロック８０のそれぞれは、入力されたフェイルデータ及びアドレスデータに対して、図１から図７を参照して説明した不良解析メモリ部２２と同様の処理を実行する。これにより、複数の処理ブロック８０のそれぞれは、被試験メモリ２００における対応する分割領域における各アドレスの各セルが不良であるか否かを示すデータを記憶することができる。

このような本変形例に係る不良解析メモリ部２２は、複数の処理ブロック８０のうち１つの処理ブロック８０を選択し、選択した１個の処理ブロック８０のアドレスフェイルメモリ部４２にフェイルデータを記憶させる。従って、本変形例に係る不良解析メモリ部２２は、試験部２０から高速にデータ（フェイルデータおよびアドレスデータ）が出力される場合であっても、それぞれの処理ブロック８０に入力されるデータのレートの平均を下げることができる。しかも、本変形例に係る不良解析メモリ部２２は、各処理ブロック８０内のアドレスフェイルメモリ部４２が並列的にデータ書込み処理を行うことができる。これにより、本変形例に係る不良解析メモリ部２２は、第２バッファ部４６を介さずに直接第１バッファ部４０にデータを取り込む割合が増加するので、バッファ内メモリ６６のオーバーフローの可能性を低くすることができる。

さらに、これまでのインターリーブ方式の不良解析メモリ部を備える試験装置では、論理比較器から順次に出力されるフェイルデータを時分割で分割して、複数のＡＦＭに分散して記憶させていた。従って、このような試験装置では、複数のＡＦＭのそれぞれが被試験メモリと同等の容量を有さなければならなかった。即ち、このような試験装置は、インターリーブ動作をさせるＮ個のＡＦＭを備える場合、被試験メモリのＮ倍の容量のメモリを備えなければならなかった。

これに対して、本変形例に係る不良解析メモリ部２２は、それぞれの処理ブロック８０内のバッファ内メモリ６６の容量次第ではオーバーフローの可能性があるが、オーバーフローした場合、その被試験メモリは大量の不良セルを持つことになるので、不良救済解析しても救済できない不良品となり実際には問題とならない。また、本変形例に係る不良解析メモリ部２２は、それぞれの処理ブロック８０自体がオーバーフローの可能性が低くなる構成となっており、更に、被試験メモリ２００の分割領域に対応した容量のアドレスフェイルメモリ部４２を備えていればよい。即ち、複数の処理ブロック８０のそれぞれのアドレスフェイルメモリ部４２が有する内部メモリ６０の合計容量は、被試験メモリ２００と同じ容量である。従って、本変形例に係る不良解析メモリ部２２は、これまでのインターリーブ方式の不良解析メモリ部を備える試験装置と比較して、アドレスフェイルメモリのメモリ総容量を小さくしてコストを小さくすることができる。

また、さらに、本変形例に係る不良解析メモリ部２２は、複数のアドレスフェイルメモリ部４２のそれぞれが並行してリードモディファイライト処理によりフェイルデータを書き込んでいる。従って、本変形例に係る不良解析メモリ部２２は、被試験メモリ２００の試験中においてアドレスフェイルメモリ部４２への書き込みを完了させることができるフェイルデータの量を増やすことができる。従って、本変形例に係る不良解析メモリ部２２によれば、試験部２０が試験を終了した時点において第２バッファ部４６に残存しているデータ量を少なくし、試験を終了してからフェイルデータの書き込みが完了するまでの時間を短縮することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 試験装置、１２ タイミング発生器、１４ パターン発生器、１６ 波形成形器、１８ 論理比較器、２０ 試験部、２２ 不良解析メモリ部、３２ フェイルフォーマッタ、３４ アドレスフォーマッタ、４０ 第１バッファ部、４２ アドレスフェイルメモリ部、４６ 第２バッファ部、４８ 切替部、５０ 制御部、６０ 内部メモリ、６２ 前段メモリ部、６４ 後段メモリ部、６６ バッファ内メモリ、７２ 圧縮部、７４ 伸張部、８０ 処理ブロック、８２ ブロック選択部、２００ 被試験メモリ

Claims (13)

1. 被試験メモリを試験する試験装置であって、
   前記被試験メモリのセルが不良であることを示すフェイルデータおよび前記セルのアドレスを示すアドレスデータを出力する試験部と、
   前記フェイルデータ及び前記アドレスデータをバッファリングする第１バッファ部と、
   前記フェイルデータ及び前記アドレスデータをバッファリングする第２バッファ部と、
   前記第１バッファ部にバッファリングされた前記フェイルデータを、内部メモリにおける当該フェイルデータに対応するアドレスデータに示されたアドレスにリードモディファイライト処理により書き込むアドレスフェイルメモリ部と、
   前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第１バッファ部に供給するか、前記第２バッファ部にバッファリングされた前記フェイルデータ及び前記アドレスデータを前記第１バッファ部に供給するかを切り替える切替部と、
   前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第１バッファ部に供給している状態において、前記第１バッファ部の空き容量が予め定められた第１閾値以下となった場合に、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第１バッファ部に代えて前記第２バッファ部に供給する制御部と、
   を備える試験装置。
2. 前記制御部は、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第２バッファ部に供給している状態において、前記第１バッファ部の空き容量が前記第１閾値以上の第２閾値より大きくなった場合に、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第２バッファ部に代えて前記第１バッファ部に供給する
   請求項１に記載の試験装置。
3. 前記制御部は、前記試験部が前記フェイルデータ及び前記アドレスデータの出力を開始した時点において、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第１バッファ部に供給する
   請求項１または２に記載の試験装置。
4. 前記制御部は、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第１バッファ部に供給している状態において、前記第２バッファ部にバッファリングされてからまだ読み出されていない前記フェイルデータ及び前記アドレスデータが存在し、かつ、前記第１バッファ部にバッファリングされてからまだ読み出されていない前記フェイルデータ及び前記アドレスデータの量が第３閾値以下である場合に、前記第２バッファ部にバッファリングされた前記フェイルデータ及び前記アドレスデータを前記第１バッファ部に供給するとともに、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第２バッファ部に供給する
   請求項１から３の何れか１項に記載の試験装置。
5. 前記制御部は、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第２バッファ部に供給しているとともに前記第２バッファ部にバッファリングされた前記フェイルデータ及び前記アドレスデータを読み出して前記第１バッファ部に供給している状態において、前記第２バッファ部にバッファリングされてからまだ読み出されていない前記フェイルデータ及び前記アドレスデータが無くなった場合、または、前記第１バッファ部にバッファリングされてからまだ読み出されていない前記フェイルデータ及び前記アドレスデータの量が、前記第３閾値より大きい第４閾値より大きい場合に、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第２バッファ部に供給するとともに前記第２バッファ部にバッファリングされた前記フェイルデータ及び前記アドレスデータを読み出して前記第１バッファ部に供給することに代えて、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第１バッファ部に供給する
   請求項４に記載の試験装置。
6. 前記制御部は、前記試験部が前記フェイルデータ及び前記アドレスデータの出力を終了した後において、前記第２バッファ部にバッファリングされた前記フェイルデータ及び前記アドレスデータを前記第１バッファ部に供給する
   請求項１から５の何れか１項に記載の試験装置。
7. 前記第１バッファ部は、ＦＩＦＯメモリである
   請求項１から６の何れか１項に記載の試験装置。
8. 前記第２バッファ部は、
   前記試験部から出力された前記フェイルデータ及び前記アドレスデータをバッファリングするＦＩＦＯメモリである前段メモリ部と、
   ランダムアクセスメモリであるバッファ内メモリを含み、前記前段メモリ部にバッファリングされた前記フェイルデータ及び前記アドレスデータを順次に入力してバーストライト処理により前記バッファ内メモリに書き込む後段メモリ部と、
   を有する
   請求項１から７の何れか１項に記載の試験装置。
9. 前記後段メモリ部は、前記前段メモリ部にバッファリングされた前記フェイルデータ及び前記アドレスデータを順次に入力してリードモディファイライト処理せずに前記バッファ内メモリに書き込む
   請求項８に記載の試験装置。
10. 前記第２バッファ部は、
    前記後段メモリ部に書き込まれるデータを圧縮する圧縮部と、
    前記後段メモリ部から読み出されるデータを伸張する伸張部と、
    を更に有する
    請求項８または９に記載の試験装置。
11. 前記制御部は、前記第２バッファ部がオーバーフローをした場合、オーバーフローフラグをレジスタにセットする
    請求項１から１０の何れか１項に記載の試験装置。
12. 前記被試験メモリのアドレス空間を複数に分割した分割領域のそれぞれに対応した複数の処理ブロックと、
    前記複数の処理ブロックのうち、前記試験部から出力された前記フェイルデータが不良を示すセルを含む分割領域に対応する処理ブロックを選択するブロック選択部と、
    を備え、
    前記複数の処理ブロックのそれぞれは、前記第１バッファ部と、前記第２バッファ部と、前記制御部と、前記アドレスフェイルメモリ部と、前記切替部とを有し、
    前記複数の処理ブロックのそれぞれは、当該処理ブロックが選択されたことに応じて、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを入力する
    請求項１から１１の何れか１項に記載の試験装置。
13. 前記複数の処理ブロックのそれぞれの前記アドレスフェイルメモリ部に含まれる前記内部メモリは、当該処理ブロックに対応する前記分割領域に応じたアドレス空間を有する
    請求項１２に記載の試験装置。

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