JP5255710B1 - 不良情報記憶装置および試験システム - Google Patents

Abstract

【課題】複数のメモリバンクを用いる不良情報記憶装置において、複数のメモリバンクへの不良情報格納速度を維持する。
【解決手段】被試験メモリの各アドレスにおける不良情報を順次受け取り、記憶する不良情報記憶装置であって、入力される不良情報およびアドレスに応じて、当該アドレスにおける不良情報を更新する複数のメモリバンクと、入力された不良情報およびアドレスを、当該アドレスに対応するメモリバンクに入力する制御部とを備え、制御部は、不良情報を受け取った順番とは異なる順番で不良情報を出力することで、それぞれのメモリバンクを一定の順番且つ略等しい頻度で動作させる不良情報記憶装置を提供する。
【選択図】図２

Description

本発明は、不良情報記憶装置および試験システムに関する。

ＤＲＡＭ等のメモリチップの製造においては、製造時の不良セルを、メモリチップ内に搭載している救済用のセルに置き換えることが行われる。このため、メモリチップの試験では、メモリチップの各セルの不良状態を、試験装置に設けた不良解析メモリに再現して（例えば、特許文献１参照）、不良解析メモリの状態から救済用データを生成している。
特許文献１ 特開平１０−６４２９７号公報

しかし、被試験メモリの不良状態を、試験中に不良解析メモリの１つのメモリバンクに再現しようとすると、当該メモリバンクは、被試験メモリと同等の記憶容量を有し、且つ、同等の動作速度で動作しなければならない。これに対し、被試験メモリと同等の記憶容量を有するが低速動作のメモリバンクを複数設け、それぞれのメモリバンクをインターリーブ動作させる構成が知られている。これにより、動作速度の問題が解消する。しかしこの場合、被試験メモリと同等の記憶容量を有するメモリバンクを複数設けたにも関わらず、実際に不良状態の記憶に用いられるのは、被試験メモリの記憶容量分に相当するメモリバンク１つ分の記憶容量でしかない。このため、不良解析メモリにおける記憶容量の使用効率が低下する。

更に上記文献のように、記憶容量の使用効率の低下を防ぐべく、不良情報のアドレスの下位ビットの値に対応して、いずれのメモリバンクに当該不良情報を書き込むかを切り替える構成が知られている。この場合、試験する被試験メモリのアドレスを、上述した下位ビットの値が循環するように生成する。例えば、４つのメモリバンクを設ける場合において、アドレスの下位２ビットにおいて、００、０１、１０、１１の４つのビットパターンが循環するようにアドレスを順次生成する。それぞれの不良情報は、当該ビットパターンに対応するメモリバンクに記憶される。

この場合、それぞれのメモリバンクは、対応するビットパターンを含むアドレスに相当する記憶容量を有していればよいので、記憶容量の使用効率が向上する。また、アドレスパターンの発生に上述した制限を設けることで、それぞれのメモリバンクが順番に使用されることになるので、低速のメモリバンクを用いることができる。

しかし、被試験メモリの仕様または試験仕様等により、上記のアドレスパターンの発生における制限を守れない場合がある。この場合、いずれかのメモリバンクの使用頻度が大きくなり、それぞれのメモリバンクを順番に用いることができず、上記文献のような構成では、不良情報の記憶速度が低下してしまう。

例えば、アドレスの下位３ビットにおいて、０００、００１、０１０、０１１、１００のビットパターンが循環するようにアドレスを生成する場合を考える。この場合、下位３ビットが１００であるアドレスの次に、下位３ビットが０００であるアドレスが生成されるので、下位２ビットが００であるアドレスの次に、下位２ビットが００であるアドレスが連続して生成されてしまう。つまり、下位２ビットが００であるアドレスに対応するメモリバンクが連続して動作することになる。この場合、当該メモリバンクが連続して動作するまで他のメモリバンクに不良情報を入力することができず、不良情報の記憶速度が低下してしまう。

上記課題を解決するために、本発明の第１の態様においては、被試験メモリの各アドレスにおける不良情報を順次受け取り、記憶する不良情報記憶装置であって、入力される不良情報およびアドレスに応じて、当該アドレスにおける不良情報を更新する複数のメモリバンクと、入力された不良情報およびアドレスを、当該アドレスに対応するメモリバンクに入力する制御部とを備え、制御部は、不良情報を受け取った順番とは異なる順番で不良情報を出力することで、それぞれのメモリバンクを一定の順番且つ略等しい頻度で動作させる不良情報記憶装置を提供する。

本発明の第２の態様においては、被試験メモリを試験する試験システムであって、被試験メモリを試験し、被試験メモリの各アドレスの不良情報を順次出力する試験部と、不良情報を順次受け取り記憶する、第１の態様の不良情報記憶装置とを備える試験システムを提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の実施形態に係る試験システム１０の構成を被試験メモリ２００とともに示す。 不良情報記憶装置１００の構成例を示す。 不良情報記憶装置１００の動作を説明する図である。 不良情報記憶装置１００の動作例を示すタイミングチャートである。 図４に示した動作例の続きを示すタイミングチャートである。 図４に示した動作例の続きを示すタイミングチャートである。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験システム１０の構成を被試験メモリ２００とともに示す。本実施形態に係る試験システム１０は、被試験メモリ２００を試験して不良セルを検出する。さらに、試験システム１０は、不良セルの検出結果に基づいて、不良セルが存在するセルラインを、スペアラインと電気的に置き換えて被試験メモリ２００を良品化するための救済用データを生成してよい。

試験システム１０は、試験部２０と、不良情報記憶装置１００とを備える。試験部２０は、被試験メモリ２００を試験して、被試験メモリ２００の各セルの不良情報および各セルに対応するアドレスを示すアドレスデータを、試験したアドレス毎に順次出力する。不良情報は、各セルが良品または不良のいずれであるかを示す情報であってよい。不良情報は、不良をデータ値１で示し、良品をデータ値０で示してよい。

試験部２０は、タイミング発生器１２と、パターン発生器１４と、波形整形器１６と、論理比較器１８とを備える。タイミング発生器１２は、基準クロックを発生して、パターン発生器１４に供給する。パターン発生器１４は、基準クロックに基づいて被試験メモリ２００に供給するアドレスデータ、データ信号および制御信号を発生して、波形整形器１６に供給する。また、パターン発生器１４は、被試験メモリ２００の出力データと比較する期待値データを発生して、論理比較器１８に供給する。パターン発生器１４は、データ信号に基づいて期待値データを生成してよい。

波形整形器１６は、アドレスデータ、データ信号および制御信号に基づき印加信号を整形して、被試験メモリ２００に与える。当該印加信号により、アドレスデータに応じた被試験メモリ２００のアドレスにデータ信号に応じた値が書き込まれ、且つ、書き込み後の当該アドレスの値が出力データとして読み出される。

論理比較器１８は、被試験メモリ２００のセル（ビット）毎に被試験メモリ２００から出力された出力データと期待値データとを比較する。そして、論理比較器１８は、当該比較結果に応じた不良情報データを出力する。不良情報データは、当該アドレスのセル毎に、出力データと期待値データとが不一致である場合（フェイルの場合）に"１"となり、一致する場合（パスの場合）に"０"となるデータである。

不良情報記憶装置１００は、試験部２０から出力された不良情報データ及びアドレスデータを順次受け取り記憶する。不良情報記憶装置１００は、パターン発生器１４が波形整形器１６に入力するアドレスデータと同一のアドレスデータを、パターン発生器１４から受け取ってよい。

不良情報記憶装置１００は、被試験メモリ２００のアドレスに対応する自己のアドレスにおける不良情報を、受け取った不良情報を用いて更新する。これにより、不良情報記憶装置１００は、被試験メモリ２００の試験終了後に、被試験メモリ２００の試験対象の全セルに対する不良情報を記憶することができる。

図２は、不良情報記憶装置１００の構成例を示す。不良情報記憶装置１００は、制御部１５０および複数のメモリバンク（１４０−１〜１４０−ｎ、１４０と総称する。）を備える。メモリバンク１４０は、入力される不良情報およびアドレスに応じて、当該アドレスにおける不良情報を更新する。例えばメモリバンク１４０は、既に記憶している不良情報と、新たに入力された不良情報との論理和を、当該アドレスに新たに記憶する。

不良情報記憶装置１００がＮ個のメモリバンクを有する場合、それぞれのメモリバンクの動作周波数は、被試験メモリ２００の動作周波数の１／Ｎでよい。それぞれのメモリバンク１４０を順番に動作させることで、複数のメモリバンク１４０の全体の動作周波数が、被試験メモリ２００の動作周波数と同等になる。

制御部１５０は、試験部２０から受け取った不良情報を、対応するアドレスに応じたメモリバンク１４０に入力する。なお、試験部２０から受け取った順番で、それぞれの不良情報を対応するメモリバンク１４０に入力した場合、それぞれのメモリバンク１４０の動作の順番が一定でなく、動作頻度が異なってしまう場合がある。この場合、制御部１５０は、試験部２０から不良情報を受け取った順番とは異なる順番でそれぞれの不良情報を出力することで、それぞれのメモリバンク１４０を一定の順番且つ略等しい頻度で動作させる。より具体的には、制御部１５０は、それぞれのメモリバンク１４０が１回ずつ順番に動作するサイクルが繰り返されるように、不良情報を出力する順番を入れ替える。制御部１５０は、不良情報の順番を入れ替えるべく、不良情報およびアドレスを一時的に保持するバッファを有することが好ましい。

本例のパターン発生器１４は、アドレスデータにおける所定ビット範囲のビットパターンの発生頻度が略均等となるように、アドレスを順次生成する。本例のパターン発生器１４は、アドレスデータにおける下位３ビットが、０００、００１、０１０、０１１、１００の５種類のビットパターンを循環するように、アドレスを順次生成する。なお、上述した下位３ビットのビット範囲は一例であり、ビットパターンが循環するビット範囲は、他のビット範囲であってもよい。

複数のメモリバンク１４０の数は、上述したビットパターンの種類よりも少ない。本例では、複数のメモリバンク１４０の数は４であり、ビットパターンの種類は５である。また、それぞれのメモリバンク１４０は、記憶領域がそれぞれ第１の分割領域および第２の分割領域に分割される。

それぞれのメモリバンク１４０の第１の分割領域は、それぞれ被試験メモリ２００の試験対象のアドレス領域のうちの異なるアドレス領域に対応する。また、被試験メモリ２００の試験対象のアドレス領域のうち、第１の分割領域に対応しないアドレス領域は、２以上のメモリバンク１４０における第２の分割領域に対応する。

本例では、それぞれの第１の分割領域は、それぞれ異なるビットパターンに対応付けられる。第１から第４のメモリバンク１４０の第１の分割領域は、ビットパターン０００、００１、０１０、０１１に順番に対応付けられる。また、第１の分割領域に対応しないビットパターンは、複数の第２の分割領域に対応付けられる。本例では、第１の分割領域に対応しないビットパターン「１００」は、第１から第４のメモリバンク１４０の第２分割領域に対応付けられる。

本例のそれぞれの分割領域は、被試験メモリ２００の試験対象のアドレスのうち、対応するビットパターンを含む全てのアドレスを含む。例えば第１のメモリバンク１４０−１における第１の分割領域は、試験対象のアドレスのうち、アドレスデータにおける下位３ビットが「０００」である全てのアドレスを含み、第２のメモリバンク１４０−２における第２の分割領域は、試験対象のアドレスのうち、アドレスデータにおける下位３ビットが「００１」である全てのアドレスを含む。また、本例の全てのメモリバンク１４０における第２の分割領域は、試験対象のアドレスのうち、アドレスデータにおける下位３ビットが「１００」である全てのアドレスをそれぞれ含む。つまり、本例の各メモリバンク１４０における第１の分割領域は、被試験メモリ２００のそれぞれ異なるアドレス領域に対応し、第２の分割領域は、被試験メモリ２００において共通するアドレス領域に対応する。

制御部１５０は、受け取った不良情報に対応するアドレスの所定ビット範囲におけるビットパターンに基づいて、当該不良情報をいずれのメモリバンク１４０のいずれの分割領域に入力するかを制御する。すなわち、制御部１５０は、それぞれの不良情報を、そのアドレスに対応するメモリバンク１４０の分割領域に入力する。

なお制御部１５０は、第１の分割領域に対応する不良情報を、対応するメモリバンク１４０の第１の分割領域に逐次入力する。ここで逐次入力とは、論理比較器１８から不良情報を受け取る周期と略同一の周期で、複数のメモリバンク１４０に対して順番に不良情報を入力することを指してよい。また、逐次入力とは、第１の分割領域に対応する不良情報を受け取る毎に、当該不良情報を対応するメモリバンク１４０に入力することを指してもよい。ただし制御部１５０は、第２の分割領域に不良情報を入力する期間を除いて、第１の分割領域に対して不良情報を逐次入力する。

制御部１５０は、第２の分割領域に対応する不良情報を、対応するメモリバンク１４０の第２の分割領域に、逐次ではなく入力する。ここで逐次ではない入力とは、論理比較器１８から不良情報を受け取る周期より大きい周期で、不良情報をメモリバンク１４０の第２の分割領域に入力することを指してよい。また、逐次ではない入力とは、第２の分割領域に対応する不良情報を複数個受け取る毎に、当該不良情報を対応するメモリバンク１４０に入力することを指してもよい。

本例の制御部１５０は、第２の分割領域に対する不良情報をバッファし、バッファした不良情報が予め定められた個数になるまで、第２の分割領域に対して不良情報を入力しないことで、不良情報を受け取った順番とは異なる順番でそれぞれの不良情報を出力する。

本例の制御部１５０は、振分部１１０、複数の入力部（１２０−１、１２０−２）および複数の選択部（１３０−１〜１３０−ｎ、１３０と総称する。）を有する。振分部１１０は、不良情報およびアドレスを試験部２０から順次受け取る。振分部１１０は、受け取ったアドレスの所定ビット範囲におけるビットパターンに基づいて、当該不良情報を第１の分割領域および第２の分割領域のいずれに入力すべきかを振り分ける。振分部１１０は、第１の分割領域に入力すべき不良情報およびアドレスを第１の入力部１２０−１に入力し、第２の分割領域に入力すべき不良情報およびアドレスを第２の入力部１２０−２に入力する。

第１の入力部１２０−１は、受け取った不良情報を、当該アドレスに対応する第１の分割領域に逐次入力する。第２の入力部１２０−２は、受け取った不良情報を、当該アドレスに対応する第２の分割領域に逐次ではなく入力する。本例の第２の入力部１２０−２は、第２の分割領域に入力すべき不良情報およびアドレスを受け取ってバッファし、バッファした不良情報の個数が予め定められた個数になった場合に、バッファした不良情報を、それぞれのアドレスに対応する第２の分割領域に入力する。当該予め定められた個数は、メモリバンク１４０の個数と等しくてよい。

また、第２の入力部１２０−２は、バッファした不良情報の数が予め定められた個数となった場合に、バッファしたそれぞれの不良情報を、異なるメモリバンク１４０の第２の分割領域に順次入力する。本例の第２の入力部１２０−２は、アドレスの下位３ビットのビットパターンが「１００」である不良情報をバッファし、バッファした不良情報が４個になった場合に、４個の不良情報を、４個のメモリバンク１４０の第２の分割領域に順番に入力する。

なお、振分部１１０は、第２の入力部１２０−２がバッファする不良情報の個数が予め定められた個数となった場合に、試験部２０から入力される不良情報およびアドレスをバッファし、第１の入力部１２０−１への不良情報およびアドレスの逐次入力を中断する。振分部１１０は、第２の入力部１２０−２がバッファした不良情報の、バッファメモリ１４０への入力が終了したことを条件として、バッファした不良情報およびアドレスを第１の入力部１２０−１に順次入力する。

複数の選択部１３０は、複数のメモリバンク１４０と一対一に対応して設けられる。それぞれの選択部１３０は、第１の入力部１２０−１が出力する不良情報、および、第２の入力部１２０−２が出力する不良情報のいずれかを選択して、対応するメモリバンク１４０に入力する。第２の入力部１２０−２は、バッファした不良情報の個数が予め定められた個数となった場合に、それぞれの選択部１３０に第２の入力部１２０−２を選択させる選択信号を出力してよい。

図３は、不良情報記憶装置１００の動作を説明する図である。図３の左側では、被試験メモリ２００における試験対象のアドレスと、各アドレスに対する不良情報ＰＦとを示す。また、図３の右側では、それぞれのメモリバンク１４０のアドレスと、各アドレスに記憶される不良情報ＰＦとを示す。なお図３において各アドレスは、下位３ビットのみを示している。また、下位３ビットのビットパターンが共通するアドレスであっても、上位ビットのビットパターンは異なり、異なるアドレスを示す。また、被試験メモリ２００における試験対象のアドレスは、パターン発生器１４から発生された順に図示されている。

上述したように本例のパターン発生器１４は、アドレスデータにおける下位３ビットが、０００、００１、０１０、０１１、１００の５種類のビットパターンを循環するように、アドレスを順次生成する。制御部１５０は、それぞれの不良情報を、対応するメモリバンク１４０の分割領域に入力する。本例の制御部１５０は、アドレスデータの下位３ビットが０００、００１、０１０、０１１の場合には、第１から第４のメモリバンク１４０の第１の分割領域に不良情報を逐次入力する。また、本例の制御部１５０は、アドレスデータの下位３ビットが１００の場合には、対応する不良情報ＰＦ５、１０、１５、・・・をバッファする。そして、バッファした不良情報の数が、メモリバンク１４０の数と同一になった場合に、バッファした不良情報をそれぞれのメモリバンク１４０の第２の分割領域に入力する。このような処理により、アドレスデータの所定ビット範囲のビットパターンの種類が、メモリバンク１４０の数より多い場合であっても、それぞれのメモリバンク１４０を順番に動作させることができ、不良情報の入力速度を維持することができる。

なお、当該ビットパターンの種類は、メモリバンク１４０の数より２以上多くてもよい。例えばビットパターンの種類が６種類であり、メモリバンク１４０の数が４の場合、第１の分割領域に対応付けられないビットパターンは２種類となる。この場合、当該２種類のビットパターンのそれぞれについて、第２の分割領域が２つずつ割り当てられる。また、当該ビットパターンの種類がメモリバンク１４０の数と同じ、または少ない場合には、それぞれの第２の分割領域を、第１の分割領域として使用してよい。この場合、振分部１１０は、受け取った不良情報およびアドレスを、順次第１の入力部１２０−１に入力する。

図４は、不良情報記憶装置１００の動作例を示すタイミングチャートである。図４では、アドレスデータとして各アドレスの下位３ビットのみを示すが、それぞれのアドレスは異なるアドレスを示す。また図４では、アドレスの下位３ビットが０００から１００まで遷移する期間を１サイクルとして、サイクル１からサイクル５までの動作を示す。

本例の不良情報記憶装置１００は、被試験メモリ２００の動作周期と略同一の周期で不良情報およびアドレスを受け取る。また、それぞれのメモリバンク１４０の動作周期は、被試験メモリ２００の動作周期の４倍である。

サイクル１からサイクル４までの間、第１の分割領域に対応する不良情報は、制御部１５０が受け取る毎に、対応するメモリバンク１４０に逐次入力される。例えば、サイクル１のアドレス「０００」に対応する不良情報ＰＦ１は、制御部１５０に入力されると、そのままメモリバンク１４０−１に入力され、サイクル１のアドレス「００１」に対応する不良情報ＰＦ２は、制御部１５０に入力されると、そのままメモリバンク１４０−２に入力される。

また、第２の分割領域に対応する不良情報は、第２の入力部１２０−２に順次バッファされる。その結果、サイクル４のアドレス「１００」のタイミングで、第２の入力部１２０−２には、４個の不良情報（ＰＦ５、１０、１５、２０）がバッファされる。第２の入力部１２０−２がバッファする不良情報が所定の個数（本例では４個）となった場合、制御部１５０は、第１の分割領域への不良情報の逐次入力を中断する。そして、第２の入力部１２０−２は、バッファした不良情報を各メモリバンク１４０に順次入力する。当該不良情報の入力は、図４に示すように、それぞれのメモリバンク１４０をインターリーブ動作させて行う。なお、第２の入力部１２０−２が不良情報を各メモリバンク１４０に入力する間、制御部１５０は、試験部２０から受け取る不良情報およびアドレスをバッファする。当該バッファリングは、振分部１１０または第１の入力部１２０−１が行ってよい。

このように、第２の分割領域に入力すべき不良情報をバッファして、不良情報をメモリバンク１４０に出力する順番を制御することで、複数のメモリバンク１４０を一定の順番で循環して動作させることができる。このため、複数のメモリバンク１４０を効率よく動作させることができる。

なお、図４に示すように、サイクル１からサイクル４の各サイクルにおいて、それぞれのメモリバンク１４０は、次に入力すべき不良情報が試験部２０から入力されるまで待機する待機期間がある。

図５は、図４に示した動作例の続きを示すタイミングチャートである。サイクル５において第２の分割領域に不良情報を入力した後、制御部１５０は、図４に示した例と同様に、第１の分割領域に対応する不良情報を、対応するメモリバンク１４０に、被試験メモリ２００の動作周期と同一の周期で逐次入力する。また、第２の分割領域に対応する不良情報をバッファする。

なお、制御部１５０は、サイクル５において第１の分割領域に対応する不良情報をバッファしている。また、制御部１５０は、サイクル６以降において試験部２０から入力される不良情報およびアドレスを、それぞれの不良情報をメモリバンク１４０に入力するタイミングまでバッファする。このため、サイクル６以降では、それぞれのメモリバンク１４０の第１の分割領域に入力すべき不良情報が、予めバッファされる。従って、制御部１５０は、サイクル６以降において、次に入力すべき不良情報が試験部２０から入力されるのを待たずに、バッファした不良情報を順次メモリバンク１４０に入力できる。このように、第６のサイクル以降においては、より効率よく複数のメモリバンク１４０を動作させることができる。

図６は、図４に示した動作例の続きを示すタイミングチャートである。本例の制御部１５０は、第２の分割領域に入力すべき不良情報をバッファする毎に、バッファした不良情報に対応するメモリバンク１４０が次に入力可能となったタイミングで、当該不良情報を当該メモリバンク１４０に入力する。

例えば、第１のメモリバンク１４０−１の第２の分割領域に入力すべき不良情報ＰＦ２５は、サイクル５のアドレス「１００」のタイミングでバッファされる。不良情報ＰＦ２５がバッファされた後、第１のメモリバンク１４０−１が次に入力可能となるタイミングは、サイクル６のアドレス「０１１」のタイミングである。図５の例では、当該タイミングで、第１のメモリバンク１４０−１の第１の分割領域に入力すべき不良情報ＰＦ２６が、第１のメモリバンク１４０−１に入力される。これに対し本例では、第２の分割領域に入力すべき不良情報ＰＦ２５が第１のメモリバンク１４０−１に入力される。本例の制御部１５０は、次に第１のメモリバンク１４０−１が入力可能になるまで不良情報ＰＦ２６をバッファする。

このような制御によっても、第２の分割領域に入力すべき不良情報をバッファして、不良情報をメモリバンク１４０に出力する順番を制御することで、複数のメモリバンク１４０を一定の順番で循環して動作させることができる。このため、複数のメモリバンク１４０を効率よく動作させることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０・・・試験システム、１２・・・タイミング発生器、１４・・・パターン発生器、１６・・・波形整形器、１８・・・論理比較器、２０・・・試験部、１００・・・不良情報記憶装置、１１０・・・振分部、１２０−１・・・第1の入力部、１２０−２・・・第２の入力部、１３０・・・選択部、１４０・・・メモリバンク、１５０・・・制御部、２００・・・被試験メモリ

Claims (13)

1. 被試験メモリの各アドレスにおける不良情報を順次受け取り、記憶する不良情報記憶装置であって、
   入力される前記不良情報および前記アドレスに応じて、当該アドレスにおける前記不良情報を更新する複数のメモリバンクと、
   入力された前記不良情報および前記アドレスを、当該アドレスに対応するメモリバンクに入力する制御部と
   を備え、
   前記制御部は、前記不良情報を受け取った順番とは異なる順番で前記不良情報を出力することで、それぞれの前記メモリバンクを一定の順番且つ略等しい頻度で動作させる不良情報記憶装置。
2. それぞれの前記メモリバンクは、記憶領域がそれぞれ第１の分割領域および第２の分割領域に分割され、
   それぞれの前記メモリバンクの前記第１の分割領域は、それぞれ前記被試験メモリの試験対象のアドレス領域のうちの異なるアドレス領域に対応し、
   前記被試験メモリの試験対象のアドレス領域のうち、前記第１の分割領域に対応しないアドレス領域は、２以上の前記メモリバンクの前記第２の分割領域に対応し、
   前記制御部は、それぞれの前記不良情報を対応する前記メモリバンクの分割領域に入力する
   請求項１に記載の不良情報記憶装置。
3. 前記制御部は、前記第１の分割領域に対応する前記不良情報を、それぞれの前記メモリバンクに逐次入力し、前記第２の分割領域に対応する前記不良情報を、それぞれの前記メモリバンクに逐次ではなく入力する
   請求項２に記載の不良情報記憶装置。
4. 前記制御部は、前記第２の分割領域に対応する前記不良情報をバッファし、バッファした個数が予め定められた数になった場合に、バッファした前記不良情報を前記第２の分割領域に入力する
   請求項３に記載の不良情報記憶装置。
5. 前記制御部は、バッファした前記不良情報の個数が前記予め定められた個数になった場合に、前記第１の分割領域への前記不良情報の逐次入力を中断し、バッファした前記不良情報を前記第２の分割領域に入力する
   請求項４に記載の不良情報記憶装置。
6. 前記制御部は、前記第１の分割領域への前記不良情報の逐次入力を中断している間に受け取る前記不良情報および前記アドレスをバッファする
   請求項５に記載の不良情報記憶装置。
7. 前記制御部における前記予め定められた個数は、前記メモリバンクの個数と等しい
   請求項４から６のいずれか一項に記載の不良情報記憶装置。
8. 前記制御部は、前記アドレスにおける予め定められたビット範囲のビットパターンが循環するように前記不良情報および前記アドレスが入力され、
   前記複数のメモリバンクの数は、前記アドレスにおいて循環する前記ビットパターンの種類よりも少なく、
   それぞれの前記第１の分割領域は、前記ビット範囲におけるいずれかの前記ビットパターンに対応し、
   前記ビットパターンのうち、前記第１の分割領域に対応しない前記ビットパターンは、２以上の前記メモリバンクの前記第２の分割領域に対応し、
   前記制御部は、それぞれの前記不良情報を、対応する前記アドレスの前記ビットパターンに応じた前記メモリバンクに入力する
   請求項２から７のいずれか一項に記載の不良情報記憶装置。
9. 前記制御部は、
   前記不良情報および前記アドレスを順次受け取り、前記アドレスの前記ビットパターンに基づいて、当該不良情報を前記第１の分割領域および前記第２の分割領域のいずれに入力すべきかを振り分ける振分部と、
   前記第１の分割領域に入力すべき前記不良情報および前記アドレスを受け取り、当該不良情報を、当該アドレスに対応する前記第１の分割領域に逐次入力する第１の入力部と、
   前記第２の分割領域に入力すべき前記不良情報および前記アドレスを受け取ってバッファし、バッファした前記不良情報の個数が前記予め定められた個数になった場合に、バッファした前記不良情報を、それぞれの前記アドレスに対応する前記第２の分割領域に入力する第２の入力部と
   を有する請求項８に記載の不良情報記憶装置。
10. 前記制御部は、前記第２の入力部がバッファする前記不良情報の個数が前記予め定められた個数となった場合に、前記制御部に入力される前記不良情報および前記アドレスをバッファし、前記第１の分割領域への前記不良情報および前記アドレスの入力を中断する
    請求項９に記載の不良情報記憶装置。
11. 前記制御部は、前記複数のメモリバンクに対応して設けられた複数の選択部を更に備え、
    それぞれの選択部は、前記第１の入力部および前記第２の入力部のいずれが出力する前記不良情報を、対応する前記メモリバンクに入力するかを選択する
    請求項１０に記載の不良情報記憶装置。
12. 前記第２の入力部は、バッファした前記不良情報の個数が前記予め定められた個数となった場合に、それぞれの前記選択部に前記第２の入力部を選択させる選択信号を出力する
    請求項１１に記載の不良情報記憶装置。
13. 被試験メモリを試験する試験システムであって、
    前記被試験メモリを試験し、前記被試験メモリの各アドレスの不良情報を順次出力する試験部と、
    前記不良情報を順次受け取り記憶する、請求項１から１２のいずれか一項に記載の不良情報記憶装置と
    を備える試験システム。

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