JP5131163B2 - リダンダンシ演算方法及び装置並びにメモリ試験装置 - Google Patents

Description

本発明は、メモリデバイスの不良救済を行う上で必要なデータを作成するリダンダンシ演算方法及び装置並びに当該装置を備えるメモリ試験装置に関する。

周知の通り、ＲＡＭ（Random Access Memory）等のメモリデバイスの製造時には、製造歩留まりを高めるために、メモリ試験装置の試験によって不良（フェイル）と判定されたメモリセル（不良セル）を予備セルで代替することでメモリデバイスの不良を救済する不良救済処理が行われる。リダンダンシ演算は、メモリデバイスの不良を救済する上で必要なデータを作成するために、上記の不良救済処理に先立って行われる。

ここで、メモリデバイスに形成される予備セルの数は有限であり、不良セルの代替は二次元配列されたメモリセルの行（Ｙライン）又は列（Ｘライン）を単位として行われるため、常にメモリデバイスの不良を救済できる訳ではない。このため、リダンダンシ演算では、メモリデバイスの不良救済が可能であるか否かの判定結果を示すデータ、及び不良救済が可能である場合にはその救済方法を示すデータ（Ｙライン及びＸラインをどのように代替するかを示すデータ）が作成される。

図４は、メモリデバイスに形成されるメモリセル及びその周囲に形成された予備セルを概念的に示す図である。図４において、符号１００を付した矩形領域は複数のメモリセルが二次元配列されたメモリセル形成領域を表しており、このメモリセル形成領域１００内の個々のメモリセルはＸアドレスとＹアドレスとによって特定される。メモリセル形成領域１００の内部に示した記号「×」は不良セルを表している。尚、メモリセル形成領域１００における個々のメモリセルと、これらメモリセルの試験結果であるフェイル情報とは１対１に対応しているため、メモリセル形成領域１００の内部に示した記号「×」はフェイル情報に含まれる「フェイル」を表しているということもできる。

図４に示す例では、メモリセル形成領域１００の図中左側に３本のＸスペアライン１０１が形成されており、メモリセル形成領域１００の図中上側に１本のＹスペアライン１０２が形成されている。Ｘスペアライン１０１の各々にはメモリセル形成領域１００内における１本のＸラインに形成されているメモリセルの数と同数の予備セルが形成されており、Ｙスペアライン１０２にはメモリセル形成領域１００内における１本のＹラインに形成されているメモリセルの数と同数の予備セルが形成されている。尚、図４では説明を簡単にするために、３本のＸスペアライン１０１と１本のＹスペアライン１０２のみを図示しているが、これらは実際には数十〜数百本程度設けられる。

ここで、上述したリダンダンシ演算は、ラインフェイルを救済するための演算（ラインフェイル救済演算）と、ビットフェイルを救済するのための演算（ビットフェイル救済演算）とに大別され、リダンダンシ演算が開始されるとこれらの演算が順に実施される。ここで、ラインフェイルとは、１つのライン（Ｘライン又はＹライン）上のフェイル群であって、異種のスペアライン（Ｙスペアライン１０２又はＸスペアライン１０１）の数よりも多くのフェイルからなるフェイル群をいい、ＸラインフェイルとＹラインフェイルとが存在する。また、ビットフェイルとは、ラインフェイル以外のフェイルをいう。

Ｘラインフェイルは、Ｙスペアライン１０２を全て用いても救済することはできず、Ｘスペアライン１０１のみによって救済できるという性質がある。逆に、Ｙラインフェイルは、Ｘスペアライン１０１を全て用いても救済することはできず、Ｙスペアライン１０２のみによって救済できるという性質がある。これに対し、ビットフェイルは、Ｘスペアライン１０１又はＹスペアライン１０２の何れを用いても救済することができるという性質がある。

このため、ラインフェイル救済演算では、フェイル情報に含まれる全てのフェイルを把握していなくとも、以下の（１）式が成立した時点でＸラインフェイルと判定し、以下の（２）式が成立した時点でＹラインフェイルと判定する。但し、以下の（１），（２）式中における変数ＸＬＦ，ＹＬＦはそれぞれ１つのＸライン，Ｙライン上のフェイルの数であり、変数ＸＳＬ，ＹＳＬはそれぞれＸスペアライン１０１，Ｙスペアライン１０２の数である。
ＸＬＦ≧ＹＳＬ＋１ …（１）
ＹＬＦ≧ＸＳＬ＋１ …（２）

ラインフェイル救済演算において、Ｘラインフェイルと判定されたＸラインは１本のＸスペアライン１０１を用いて救済されることが確定され、Ｙラインフェイルと判定されたＹラインは１本のＹスペアライン１０２を用いて救済されることが確定される。以上のラインフェイル救済演算が終了するとビットフェイル救済演算が行われ、ラインフェイル救済演算で救済の確定がされなかったＸライン又はＹライン上のフェイルを残りのＸスペアライン１０１又はＹスペアライン１０２を用いて救済可能か否かが判定され、可能であればその救済方法が求められる。

尚、従来のリダンダンシ演算方法及び装置の詳細については、例えば以下の特許文献１を参照されたい。
特開２００７−０６６３４９号公報

ところで、上述したリダンダンシ演算の判定結果は、以下の「ＰＰＡＳＳ」，「ＲＰＡＳＳ」，「ＲＦＡＩＬ」の３種類に分類される。
・ＰＰＡＳＳ…フェイルなし（良品）
・ＲＰＡＳＳ…スペアラインを用いて救済可能（良品）
・ＲＦＡＩＬ…スペアラインを用いて救済不可能（不良品）

また、リダンダンシ演算の判定結果が上記の「ＲＦＡＩＬ」である場合において、救済できないフェイルの数が所定の規定値以内であれば、以下の「ＩＰＡＳＳ」と判定する判定方法もある。かかる判定方法は、不良救済処理にてメモリデバイスの不良の全てを救済することはできないものの、フェイルが規定値以内であれば一応の良品とみなす場合に用いられる判定方法である。
・ＩＰＡＳＳ…条件付き良品（不完全救済）

ここで、従来のリダンダンシ演算におけるラインフェイル救済演算では、前述した（１），（２）式を用いてＸラインフェイル及びＹラインフェイルをそれぞれ判定しているため、フェイル情報に含まれる全てのフェイルを把握していなくともＸラインフェイル及びＹラインフェイルの判定を高速に行うことができるというメリットがある。しかしながら、上記の「ＩＰＡＳＳ」であるか否かの判定を行う場合には、フェイル情報に含まれる全てのフェイルを把握していないため、ラインフェイルの判定順序によって判定結果が変わり判定精度が悪いという問題がある。

例えば、図４に示す例において、図示の通りのフェイルが生じているとすると、Ｙライン２０１，２０２の双方について前述した（２）式が成立するため、これらの何れか一方が１本のＹスペアライン１０２で救済される可能性がある。尚、図４に示す例では前述した（１）式も成立するため、Ｘスペアライン１０１を用いたＸラインフェイルの救済も行われるが、ここでは説明を簡単にするために、Ｘラインフェイルの救済は敢えて考慮しないものとする。

仮に、Ｙライン２０１を１本のＹスペアライン１０２で救済する場合には、Ｙライン２０２上に存在する７個のフェイルのうちの３つのフェイルを３本のＸスペアライン１０１で救済することになるため、救済できないフェイル数は「４」になる。これに対し、Ｙライン２０２を１本のＹスペアライン１０２で救済する場合には、Ｙライン２０１上に存在する５個のフェイルのうちの３つのフェイルを３本のＸスペアライン１０１で救済することになるため、救済できないフェイル数は「２」になる。

Ｙスペアライン１０２でＹライン２０１を救済する場合及びＹライン２０２を救済する場合の何れの場合であっても、フェイルの全てを救済することができる訳ではないため、リダンダンシ演算の判定結果が上述した「ＲＦＡＩＬ」になることには変わらない。しかしながら、上述した「ＩＰＡＳＳ」であるか否かを判定するために用いられる規定値が例えば「２」に設定されている場合には、Ｙスペアライン１０２でＹライン２０２を救済する場合には「ＩＰＡＳＳ」と判定されるものの、Ｙスペアライン１０２でＹライン２０１を救済してしまうと「ＩＰＡＳＳ」とは判定されない。このように、Ｙスペアライン１０２でＹライン２０１を救済した場合とＹライン２０２を救済した場合とによって判定結果が変わってしまう。

ここで、図４に示す例の如く、１本のＹスペアライン１０２で救済される可能性があるＹラインフェイルが複数存在すると判明した場合に、ラインフェイル救済演算をやり直せば判定精度を向上させることができるとも考えられる。しかしながら、ラインフェイル救済演算をやり直すことによってラインフェイル救済演算に要する時間が長くなって効率が悪くなるという問題が生ずる。

本発明は上記事情に鑑みてなされたものであり、救済できない不良セルが存在していてもメモリデバイスを良品とみなすための判定を高い精度で効率良く行うことができるリダンダンシ演算方法及び装置並びに当該装置を備えるメモリ試験装置を提供することを目的とする。

上記課題を解決するために、本発明のリダンダンシ演算方法は、行アドレス及び列アドレスからなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセルと、予備セルが複数配列されてなる少なくとも１本の行スペアライン（ＳＬ２）及び列スペアライン（ＳＬ１）とを備えるメモリデバイス（３０）の不良救済を行う上で必要なデータを作成するリダンダンシ演算方法において、前記行スペアライン及び前記列スペアラインを全て用いても救済できない不良セルが存在する場合に、前記メモリデバイスを良とみなすために許容される不良セルの数を示す規定値を設定する第１ステップ（Ｓ１１）と、行アドレスが同一である不良セルの数が前記列スペアラインの数に前記規定値を加えた値よりも大であるかの第１判断、及び、列アドレスが同一である不良セルの数が前記行スペアラインの数に前記規定値を加えた値よりも大であるかの第２判断の少なくとも一方の判断を行う第２ステップ（Ｓ１６）と、前記第１判断の判断結果が真である場合に前記行アドレスで特定される１行分のメモリセルの前記行スペアラインによる代替を確定し、前記第２判断の判断結果が真である場合に前記列アドレスで特定される１列分のメモリセルの前記列スペアラインによる代替を確定する第３ステップ（Ｓ１８）とを含むことを特徴としている。
この発明によると、まず行スペアライン及び列スペアラインを全て用いても救済できない不良セルが存在する場合にメモリデバイスを良とみなすために許容される不良セルの数を示す規定値が設定され、次いで行アドレスが同一である不良セルの数が列スペアラインの数に規定値を加えた値よりも大であるかの第１判断、及び、列アドレスが同一である不良セルの数が行スペアラインの数に規定値を加えた値よりも大であるかの第２判断の少なくとも一方の判断が行われ、第１判断の判断結果が真である場合に行アドレスで特定される１行分のメモリセルの行スペアラインによる代替が確定され、第２判断の判断結果が真である場合に列アドレスで特定される１列分のメモリセルの列スペアラインによる代替が確定される。
また、本発明のリダンダンシ演算方法は、前記メモリデバイスの試験結果に応じて前記第１ステップで設定された前記規定値を更新するステップを含むことを特徴としている。
上記課題を解決するために、本発明のリダンダンシ演算装置は、行アドレス及び列アドレスからなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセルと、予備セルが複数配列されてなる少なくとも１本の行スペアライン（ＳＬ２）及び列スペアライン（ＳＬ１）とを備えるメモリデバイス（３０）の不良救済を行う上で必要なデータを作成するリダンダンシ演算装置（１７）において、前記行スペアライン及び前記列スペアラインを全て用いても救済できない不良セルが存在する場合に、前記メモリデバイスを良とみなすために許容される不良セルの数を示す規定値を設定する設定部（２２）と、行アドレスが同一である不良セルの数が前記列スペアラインの数に前記規定値を加えた値よりも大であるかの第１判断、及び、列アドレスが同一である不良セルの数が前記行スペアラインの数に前記規定値を加えた値よりも大であるかの第２判断の少なくとも一方の判断を行い、前記第１判断の判断結果が真である場合に前記行アドレスで特定される１行分のメモリセルの前記行スペアラインによる代替を確定し、前記第２判断の判断結果が真である場合に前記列アドレスで特定される１列分のメモリセルの前記列スペアラインによる代替を確定する処理部（２１）とを備えることを特徴としている。
また、本発明のリダンダンシ演算装置は、前記設定部が、前記メモリデバイスの試験結果に応じて前記規定値を更新することを特徴としている。
本発明のメモリ試験装置は、メモリデバイス（３０）のパス／フェイルを示すフェイル情報を格納するフェイルメモリ（１５）を有するメモリ試験装置（１）において、前記フェイルメモリに格納された前記フェイル情報を用いて前記メモリデバイスの不良救済を行う上で必要なデータを作成する上記のリダンダンシ演算装置（１７）を備えることを特徴としている。

本発明によれば、行スペアライン及び列スペアラインを全て用いても救済できない不良セルが存在する場合にメモリデバイスを良とみなすために許容される不良セルの数を示す規定値を設定し、行アドレスが同一である不良セルの数が列スペアラインの数に規定値を加えた値よりも大であるかの第１判断、及び、列アドレスが同一である不良セルの数が行スペアラインの数に規定値を加えた値よりも大であるかの第２判断の少なくとも一方の判断を行い、第１判断の判断結果が真である場合に行アドレスで特定される１行分のメモリセルの行スペアラインによる代替を確定し、第２判断の判断結果が真である場合に列アドレスで特定される１列分のメモリセルの列スペアラインによる代替を確定している。このため、救済できない不良セルが存在していてもメモリデバイスを良品とみなすための判定を高い精度で効率良く行うことができるという効果がある。

以下、図面を参照して本発明の一実施形態によるリダンダンシ演算方法及び装置並びにメモリ試験装置について詳細に説明する。図１は、本発明の一実施形態によるリダンダンシ演算装置及びメモリ試験装置の要部構成を示すブロック図である。図１に示す通り、メモリ試験装置１は、試験パターン発生部１１、アドレス変換部１２、コンパレータ１３、フェイルメモリコントローラ１４、フェイルメモリ１５、バッファメモリ１６、及びリダンダンシ演算装置１７を備えており、複数（例えば、数百個）のメモリデバイス（以下、ＤＵＴ（Device Under Test）という）３０の試験を並列して行う。

ここで、ＤＵＴ３０は、Ｘアドレス（列アドレス）及びＹアドレス（行アドレス）からなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセルと、複数の予備セルからなる少なくとも１本のＸスペアライン及びＹスペアラインとを備える。図２は、ＤＵＴ３０に形成されるメモリセル並びにその周囲に形成されたＸスペアライン及びＹスペアラインを概念的に示す図である。図２において、符号Ｒを付した矩形領域は複数のメモリセルが二次元配列されたメモリセル形成領域を表しており、このメモリセル形成領域Ｒ内の個々のメモリセルはＸアドレスとＹアドレスとによって特定される。

メモリセル形成領域Ｒの内部に示した記号「×」は不良セルを表している。尚、メモリセル形成領域Ｒにおける個々のメモリセルと、これらメモリセルの試験結果であるフェイル情報とは１対１に対応しているため、メモリセル形成領域Ｒの内部に示した記号「×」はフェイル情報に含まれる「フェイル」を表しているということもできる。図２に示す例では、メモリセル形成領域Ｒの図中左側に３本のＸスペアラインＳＬ１（列スペアライン）が形成されており、メモリセル形成領域Ｒの図中上側に１本のＹスペアラインＳＬ２（行スペアライン）が形成されている。また、メモリセル形成領域Ｒの内部において、ＹラインＬ１上には５個のフェイルがあり、ＹラインＬ２上には７個のフェイルがある。

ＸスペアラインＳＬ１の各々にはメモリセル形成領域Ｒ内における１つの列（Ｘライン）に形成されているメモリセルの数と同数の予備セルが形成されており、ＹスペアラインＳＬ２にはメモリセル形成領域Ｒ内における１つの行（Ｙライン）に形成されているメモリセルの数と同数の予備セルが形成されている。尚、図２では説明を簡単にするために、３本のＸスペアラインＳＬ１と１本のＹスペアラインＳＬ２のみを図示しているが、これらは実際には数十〜数百本程度設けられる。

試験パターン発生部１１は、ＤＵＴ３０に与える試験パターンＤ１及び二次元のアドレスＡ１並びにパス／フェイル判定時に用いる期待値Ｄ３を発生する。アドレス変換部１２は、所定の変換規則に従って、試験パターン発生部１１で発生した二次元のアドレスＡ１を一次元のアドレスＡ２に変換する。コンパレータ１３は、ＤＵＴ３０から読み出されたデータＤ２と試験パターン発生部１１から出力される期待値Ｄ３とを比較してパス／フェイルを示すフェイルデータＦＤを出力する。フェイルメモリコントローラ１４は、フェイルメモリ１５に対するフェイルデータＦＤの書き込み制御及び読み出し制御、並びにフェイルメモリ１５から読み出したフェイルデータＦＤのバッファメモリ１６に対する書き込み制御を行う。

フェイルメモリ１５は、複数のＤＵＴ３０の試験結果を示すフェイルデータＦＤを記憶するＲＡＭ等のメモリであり、その容量は例えば数百ギガビット程度である。バッファメモリ１６は、フェイルメモリ１５と同様の容量を有するメモリであって、リダンダンシ演算装置１７でリダンダンシ演算を行うために、フェイルメモリ１５に記憶されたフェイルデータＦＤを退避するためのものである。フェイルメモリ１５のフェイルデータＦＤをバッファメモリ１６に退避することで、ＤＵＴ３０に対する試験を行って新たに得られたフェイルデータＦＤのフェイルメモリ１５に対する書き込みと、バッファメモリ１６に退避されたフェイルデータＦＤを用いたリダンダンシ演算とを同時に行うことができ、試験に要する時間を短縮することができる。

リダンダンシ演算装置１７は、処理部２１及び設定部２２を備えており、バッファメモリ１６に記憶されたフェイルデータＦＤを用いてＤＵＴ３０の不良救済を行う上で必要なデータを作成する。処理部２１は、ラインフェイル救済演算部２１ａ及びビットフェイル救済演算部２１ｂを備えており、バッファメモリ１６に記憶されたフェイルデータＦＤの読み出しを行うとともに、読み出したフェイルデータＦＤを用いてＤＵＴ３０の不良救済を行う上で必要なデータを作成する処理を行う。

ラインフェイル救済演算部２１ａは、バッファメモリ１６から読み出したフェイルデータＦＤを用いて、ラインフェイルを救済するためのラインフェイル救済演算を行う。ここで、ラインフェイルとは、二次元配列されたメモリセルの行（Ｙライン）又は列（Ｘライン）のうちの１つのライン（Ｘライン又はＹライン）上のフェイル群であって、異種のスペアライン（ＹスペアラインＳＬ２又はＸスペアラインＳＬ１）の数よりも多くのフェイルからなるフェイル群をいい、ＸラインフェイルとＹラインフェイルとが存在する。ＸラインフェイルはＸスペアラインＳＬ１のみによって救済でき、ＹラインフェイルはＹスペアラインＳＬ２のみによって救済できるという性質がある。

ラインフェイル救済演算部２１ａは、高い精度で効率良く「ＩＰＡＳＳ」判定を行うために、以下の（３）式が成立した時点でＸラインフェイルと判定し、以下の（４）式が成立した時点でＹラインフェイルと判定する。Ｘラインフェイルと判定されたＸラインは１本のＸスペアラインＳＬ１を用いて救済されることが確定され、Ｙラインフェイルと判定されたＹラインは１本のＹスペアラインＳＬ２を用いて救済されることが確定される。
ＸＬＦ≧ＹＳＬ＋１＋ＬＴ …（３）
ＹＬＦ≧ＸＳＬ＋１＋ＬＴ …（４）

但し、上記（３），（４）式中における変数ＸＬＦは１つのＸライン上のフェイルの数（Ｘアドレスが同じ不良セルの数）であり、変数ＹＬＦは１つのＹライン上のフェイルの数（Ｙアドレスが同じ不良セルの数）である。また、上記（３），（４）式中における変数ＸＳＬ，ＹＳＬはそれぞれＸスペアラインＳＬ１，ＹスペアラインＳＬ２の数である。更に、上記（３），（４）式中における変数ＬＴは、ＸスペアラインＳＬ１及びＹスペアラインＳＬ２を全て用いても救済できないフェイルが存在する場合（「ＲＦＡＩＬ」の場合）に、ＤＵＴ３０を一応の良品とみなすために許容されるフェイルの数を示す規定値である。この規定値ＬＴは、設定部２２によって設定される。

ビットフェイル救済演算部２１ｂは、ラインフェイル救済演算部２１ａの演算結果を用いて、ビットフェイルを救済するのためのビットフェイル救済演算を行う。具体的には、フェイルデータＦＤに含まれるフェイルのうち、ラインフェイル救済演算部２１ａのラインフェイル救済演算によってＸスペアラインＳＬ１又はＹスペアラインＳＬ２を用いて救済できると確定されたフェイルを除いた残りのフェイルを、残りのＸスペアラインＳＬ１又はＹスペアラインＳＬ２を用いて救済するための演算を行う。ここで、ビットフェイルとは、上述したラインフェイル以外のフェイルをいい、ＸスペアラインＳＬ１又はＹスペアラインＳＬ２の何れを用いても救済することができるという性質がある。

設定部２２は、上述したラインフェイル救済演算部２１ａで用いられる規定値ＬＴの設定を行う。規定値ＬＴは、具体的にはユーザによって作成されてメモリ試験装置１で行われる試験の各種条件を規定する試験プログラム中に設定される。設定部２２は、メモリ試験装置１を統括的に制御する制御部（図示省略）が試験プログラムを実行することによって通知される規定値ＬＴをラインフェイル救済演算部２１ａに対して設定する。

また、設定部２２は、ＤＵＴ３０の過去に行われた試験結果に応じてラインフェイル救済演算部２１ａに設定する規定値ＬＴを更新する。フェイルの発生状況は同一種類のＤＵＴであっても製造条件に応じて様々に変化するため、規定値ＬＴを上述したＤＵＴ３０を一応の良品とみなすために許容されるフェイルの数に固定したのでは、必ずしも高い精度での「ＩＰＡＳＳ」判定を効率的に行うことができるとは言い難い。このため、フェイルの発生状況に応じた高い精度での「ＩＰＡＳＳ」判定を効率的に行うようにすべく、設定部２２は必要に応じてラインフェイル救済演算部２１ａに設定する規定値を更新する。

ここで、ラインフェイル救済演算においては、規定値ＬＴを大きくすればラインフェイルと判定されにくくなり、逆に規定値を小さくすればラインフェイルと判定されやすくなる。このため、規定値ＬＴの値を大きくしすぎると、ラインフェイル救済演算に続いて行われるビットフェイル救済演算における演算量が大きくなってリダンダンシ演算の全体に要する時間が長くなってしまう。これに対し、規定値ＬＴの値を小さくしすぎると、ビットフェイル救済演算における演算量を小さくすることはできるものの、「ＩＰＡＳＳ」の判定精度が低下してしまう。このため、設定部２２は、必要とされる精度やビットフェイル救済演算に要する時間を考慮して規定値の変更を行う。

尚、本実施形態では、リダンダンシ演算装置１７に設けられた設定部２２が不図示の制御部の下でラインフェイル救済演算部２１ａに対する規定値ＬＴの設定や変更を行うものとしている。しかしながら、リダンダンシ演算装置１７の設定部２２を省略した構成にして、不図示の制御部がラインフェイル救済演算部２１ａに対する規定値ＬＴの設定や変更を直接行っても良い。

次に、上記構成におけるメモリ試験装置１の動作について説明する。メモリ試験装置１は、ユーザによって作成された試験プログラムに従って、ＤＵＴ３０の試験を行ってからメモリデバイスの不良救済を行う上で必要なデータを作成する処理（リダンダンシ演算）を行う。ＤＵＴ３０の試験が開始されると、まず試験パターン発生部１１から試験パターンＤ１とアドレスＡ１とが出力されて、試験パターンＤ１がＤＵＴ３０に書き込まれる。試験パターンＤ１の書き込みが終了すると、試験パターン発生部１１からアドレスＡ１と期待値Ｄ３とが出力される。

試験パターン発生部１１から出力されたアドレスＡ１がＤＵＴ３０に与えられると、ＤＵＴ３０に予め書き込まれた試験パターンがデータＤ２として読み出されてコンパレータ１３に入力され、試験パターン発生部１１から出力された期待値Ｄ３と比較されてパス／フェイルが判定され、パス／フェイルを示すフェイルデータＦＤがフェイルメモリコントローラ１４に入力される。また、試験パターン発生部１１から出力されたアドレスＡ１は、アドレス変換部１２に出力されて一次元のアドレスＡ２に変換されフェイルメモリコントローラ１４に入力される。フェイルメモリコントローラ１４は、アドレスＡ２で示されるフェイルメモリ１５の記憶領域に、コンパレータ１３から出力されたフェイルデータＦＤを書き込む。試験パターン発生部１１からアドレスＡ１及び期待値Ｄ３が出力される度に上記の動作が繰り返し行われ、これによりフェイルデータＦＤがフェイルメモリ１５に順次記憶される。

ＤＵＴ３０の試験が終了すると、フェイルメモリ１５に記憶されたフェイルデータＦＤがフェイルメモリコントローラ１４によって読み出されてバッファメモリ１６に書き込まれる。これにより、フェイルメモリ１５に対して新たなフェイルデータＦＤを書き込むことが可能な状態になり、新たなＤＵＴ３０に対する試験が開始される。また、これと並行して、リダンダンシ演算装置１７の処理部２１は、バッファメモリ１６に記憶されたフェイルデータＦＤを読み出してリダンダンシ演算を行う。

図３は、リダンダンシ演算装置１７で行われるラインフェイル救済演算に係る処理を示すフローチャートである。リダンダンシ演算処理では、まずラインフェイル救済演算が行われ、次いでラインフェイル救済演算の演算結果を用いてビットフェイル救済演算が行われる。尚、以下で説明するラインフェイル救済演算では、説明を簡単にするために、Ｙラインフェイルの救済を行う場合について説明し、Ｘラインフェイルの救済は敢えて考慮しないものとする。

ラインフェイル救済演算が開始されると、リダンダンシ演算装置１７に設けられた設定部２２によってラインフェイル救済演算部２１ａに対する規定値ＬＴの設定が行われる（ステップＳ１１：第１ステップ）。ここでは、値が「２」である規定値ＬＴの設定が行われるとする。次に、リダンダンシ演算装置１７の処理部２１によってバッファメモリ１６がサーチされ、これによりバッファメモリ１６に記憶されたフェイルデータＦＤの読み出しが開始される（ステップＳ１２）。

具体的には、ＤＵＴ３０に対するＸアドレス「０」、Ｙアドレス「０」に相当するバッファメモリ１６のアドレスがアクセスされ、そのアドレスで特定される記憶領域に記憶されているフェイルデータＦＤが読み出される。次いで、処理部２１のラインフェイル救済演算部２１ａによって読み出されたフェイルデータＦＤが「フェイル」であるか否かの判断がなされる（ステップＳ１３）。

この判断結果が「ＮＯ」の場合（読み出したフェイルデータＦＤが「パス」である場合）には、処理部２１によってサーチアドレスがインクリメントされる（ステップＳ１４）。つまり、処理部２１によって、バッファメモリ１６をサーチするためのアドレスが、ＤＵＴ３０に対するＸアドレス「１」、Ｙアドレス「０」に相当するアドレスに設定される。尚、本実施形態では、ＤＵＴ３０の１つの行に配列されたメモリセルに関するフェイルデータが順に読み出された後で、次の行に配列されたメモリセルに関するフェイルデータが順に読み出されるように、処理部２１がバッファメモリ１６をサーチする場合を例に挙げて説明する。

次に、処理部２１によってバッファメモリ１６のサーチが終了したか否かが判断される（ステップＳ１５）。ここでは、サーチが終了していないため判断結果が「ＮＯ」となって、処理はステップＳ１２に戻る。そして、ステップＳ１４で設定されたバッファメモリ１６のアドレスがアクセスされ、そのアドレスで特定される記憶領域に記憶されているフェイルデータＦＤが読み出され（ステップＳ１１）、読み出されたフェイルデータＦＤが「フェイル」であるか否かが判断される（ステップＳ１２）。ステップＳ１３の判断結果が「ＹＥＳ」になるまで、ステップＳ１４，Ｓ１５，Ｓ１２の処理が繰り返される。

いま、バッファメモリ１６をサーチするためのアドレスが、図２中のＹラインＬ１上のフェイルＦ１を特定するアドレスに設定されたとすると、読み出されたフェイルデータＦＤがフェイルであるため、ステップＳ１３の判断結果は「ＹＥＳ」になる。すると、ラインフェイル救済演算部２１ａにおいて、前述した（４）式（ＹＬＦ≧ＸＳＬ＋１＋ＬＴなる式）が成立するか否かが判定される（ステップＳ１６：第２ステップ）。この判断結果が「ＮＯ」の場合には、ステップＳ１２〜Ｓ１５の処理が繰り返される。

ここで、上述したステップＳ１２〜Ｓ１５の処理が繰り返されて、バッファメモリ１６をサーチするためのアドレスが、図２に示すＹラインＬ１上のフェイルＦ２を特定するアドレスに設定された場合について考える。フェイルＦ２が特定された時点で、ＹラインＬ１上に存在するフェイルの数は「５」であるため（４）式の左辺ＹＬＦは「５」になる。これに対し、図２に示す例ではＸスペアラインＳＬ１の数は「３」であり、ステップＳ１１で設定された規定値ＬＴは「２」であるため（４）式の右辺は「６」になり、（４）式は成立しない。これにより、ステップＳ１６の判断結果は「ＮＯ」になり、ＹスペアラインＳＬ２を用いたＹラインＬ１の救済は行われないことになる。

また、上述したステップＳ１２〜Ｓ１５の処理が繰り返されて、バッファメモリ１６をサーチするためのアドレスが、図２に示すＹラインＬ２上のフェイルＦ３を特定するアドレスに設定された場合について考える。フェイルＦ３が特定された時点で、ＹラインＬ２上に存在するフェイルの数は「７」であるため（４）式の左辺ＹＬＦは「７」になる一方で（４）式の右辺は「６」であるため、（４）式が成立する。すると、ステップＳ１６の判断結果は「ＹＥＳ」になり、ラインフェイル救済演算部２１ａによって、未使用のＹスペアラインＳＬ２の有無が判断される（ステップＳ１７）。この判断結果が「ＹＥＳ」の場合には、ラインフェイル救済演算部２１ａによって、そのスペアラインＳＬ２をＹスペアラインＳＬ２で救済すべき旨が確定される（ステップＳ１８：第３ステップ）。

ステップＳ１８の処理が終了すると、処理部２１によってサーチアドレスがインクリメントされ（ステップＳ１４）、再びステップＳ１２〜Ｓ１５の処理が行われる。一方、ステップＳ１７においてＹスペアラインＳＬ２が無いと判断された場合（判断結果が「ＮＯ」の場合）には、これ以上のラインフェイル救済演算を行うことができないため、図３に示す一連の処理が終了する。尚、ステップＳ１５において、サーチ終了と判断された場合（判断結果が「ＹＥＳ」の場合）にも図３に示す一連の処理が終了する。

以上説明したラインフェイル救済演算が終了すると、ビットフェイル救済演算部２１ｂにおいてビットフェイル救済演算が開始され、ビットフェイル救済演算の演算結果に基づいて「ＩＰＡＳＳ」の判定が行われる。尚、ビットフェイル救済演算部２１ｂで行われるフィットフェイル救済演算は、従来のビットフェイル救済演算と同様の演算であるため、ここでの詳細な説明は省略する。また、上記（３），（４）式で用いられる規定値ＬＴを、ＤＵＴ３０の試験結果に応じて更新しても良い。

以上の通り、本実施形態では、Ｙラインに係るラインフェイル救済演算において、ＤＵＴ３０を一応の良品とみなすために許容されるフェイルの数を規定値ＬＴに設定して前述した（４）式を用いてＹラインフェイルの判定を行っている。このため、図２示す例においては、ＹラインＬ２がＹラインフェイルであって、ＹラインＬ１がＹラインフェイルではないと明確に判定することができる。

これにより、図４を用いて説明した従来のように、Ｙラインフェイルの候補が複数存在し、何れを救済するかによって「ＩＰＡＳＳ」であるか否かの判断結果が変わるといった事態を防止することができ、高い精度で「ＩＰＡＳＳ」の判定を行うことができる。しかも本実施形態では、図３に示す通り、バッファメモリ１６の１回のサーチでラインフェイル救済演算が完了しており、そのやり直しが行われないため、効率良く「ＩＰＡＳＳ」の判定を行うことができる。

以上、本発明の一実施形態によるリダンダンシ演算方法及び装置並びにメモリ試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、説明を簡単にするためにＹラインに係るラインフェイル救済演算のみを説明したが、当然ながらＸラインに係るラインフェイル救済演算もＹラインに係るラインフェイル救済演算と同様に行うことができる。Ｘラインに係るラインフェイル救済演算では、例えば図３中のステップＳ１６の前後又はステップＳ１６と同時に前述した（３）式が成立するか否かを判断する処理が行われ、その判断結果が「ＹＥＳ」である場合には、図２中のステップＳ１７，Ｓ１８と同様に、Ｘスペアラインの有無を判断した上で、（３）式が成立するＸラインをＸスペアラインで救済すべき旨を確定する処理が行われる。

また、上記実施形態では、ＤＵＴ３０の１つの行に配列されたメモリセルに関するフェイルデータが順に読み出された後で、次の行に配列されたメモリセルに関するフェイルデータが順に読み出されるように、バッファメモリ１６がサーチされる場合を例に挙げて説明した。しかしながら、バッファメモリ１６のサーチ方法はこの方法に制限されることはなく、例えばＤＵＴ３０の１つの列に配列されたメモリセルに関するフェイルデータが順に読み出された後で、次の列に配列されたメモリセルに関するフェイルデータが順に読み出されるように、バッファメモリ１６をサーチしても良い。

本発明の一実施形態によるリダンダンシ演算装置及びメモリ試験装置の要部構成を示すブロック図である。 ＤＵＴ３０に形成されるメモリセル並びにその周囲に形成されたＸスペアライン及びＹスペアラインを概念的に示す図である。 リダンダンシ演算装置１７で行われるラインフェイル救済演算に係る処理を示すフローチャートである。 メモリデバイスに形成されるメモリセル及びその周囲に形成された予備セルを概念的に示す図である。

符号の説明

１ メモリ試験装置
１５ フェイルメモリ
１７ リダンダンシ演算装置
２１ 処理部
２２ 設定部
３０ ＤＵＴ
ＳＬ１ Ｘスペアライン
ＳＬ２ Ｙスペアライン

Claims (5)

1. 行アドレス及び列アドレスからなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセルと、予備セルが複数配列されてなる少なくとも１本の行スペアライン及び列スペアラインとを備えるメモリデバイスの不良救済を行う上で必要なデータを作成するリダンダンシ演算方法において、
   前記行スペアライン及び前記列スペアラインを全て用いても救済できない不良セルが存在する場合に、前記メモリデバイスを良とみなすために許容される不良セルの数を示す規定値を設定する第１ステップと、
   行アドレスが同一である不良セルの数が前記列スペアラインの数に前記規定値を加えた値よりも大であるかの第１判断、及び、列アドレスが同一である不良セルの数が前記行スペアラインの数に前記規定値を加えた値よりも大であるかの第２判断の少なくとも一方の判断を行う第２ステップと、
   前記第１判断の判断結果が真である場合に前記行アドレスで特定される１行分のメモリセルの前記行スペアラインによる代替を確定し、前記第２判断の判断結果が真である場合に前記列アドレスで特定される１列分のメモリセルの前記列スペアラインによる代替を確定する第３ステップと
   を含むことを特徴とするリダンダンシ演算方法。
2. 前記メモリデバイスの試験結果に応じて前記第１ステップで設定された前記規定値を更新するステップを含むことを特徴とする請求項１記載のリダンダンシ演算方法。
3. 行アドレス及び列アドレスからなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセルと、予備セルが複数配列されてなる少なくとも１本の行スペアライン及び列スペアラインとを備えるメモリデバイスの不良救済を行う上で必要なデータを作成するリダンダンシ演算装置において、
   前記行スペアライン及び前記列スペアラインを全て用いても救済できない不良セルが存在する場合に、前記メモリデバイスを良とみなすために許容される不良セルの数を示す規定値を設定する設定部と、
   行アドレスが同一である不良セルの数が前記列スペアラインの数に前記規定値を加えた値よりも大であるかの第１判断、及び、列アドレスが同一である不良セルの数が前記行スペアラインの数に前記規定値を加えた値よりも大であるかの第２判断の少なくとも一方の判断を行い、前記第１判断の判断結果が真である場合に前記行アドレスで特定される１行分のメモリセルの前記行スペアラインによる代替を確定し、前記第２判断の判断結果が真である場合に前記列アドレスで特定される１列分のメモリセルの前記列スペアラインによる代替を確定する処理部と
   を備えることを特徴とするリダンダンシ演算装置。
4. 前記設定部は、前記メモリデバイスの試験結果に応じて前記規定値を更新することを特徴とする請求項３記載のリダンダンシ演算装置。
5. メモリデバイスのパス／フェイルを示すフェイル情報を格納するフェイルメモリを有するメモリ試験装置において、
   前記フェイルメモリに格納された前記フェイル情報を用いて前記メモリデバイスの不良救済を行う上で必要なデータを作成する請求項３又は請求項４記載のリダンダンシ演算装置を備えることを特徴とするメモリ試験装置。

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