JP4291286B2 - メモリ救済方法、メモリテスト装置、プログラム、及び、記録媒体 - Google Patents

Description

本発明は、ＤＲＡＭ等の半導体メモリのテスト方法、メモリテスト装置、及び、メモリテスト用プログラムに関し、特に、半導体メモリにおける不良を救済する半導体メモリ救済方法、この方法を実行するメモリテスト装置、及び、救済プログラムに関する。

一般に、多数のメモリセル、ロウライン、及びカラムラインとを含むＤＲＡＭ等の半導体メモリの集積度は、著しく高くなっており、これと共に、メモリセル不良、ワードライン不良、或いは、ビットライン不良等の不良を検出して、半導体メモリを救済する技術が開発され、利用されている。この種の技術として、予め冗長回路を搭載しておき、不良となった回路要素を冗長回路に置き換える技術、即ち、リダンダンシ技術が提案されている。

昨今、リダンダンシによる強化が盛んであり、セグメントあたり用意される救済線数が増加し、品種によっては、１２８本の救済線を持つものもある。

このように、救済線が多くなると、カラムライン上に数十ビットの不良が連続した場合、ロウに割り当てられた救済線で救済することも可能である。

この場合、当然、カラムライン上に不良が連続しているので、この不良は、実際には、カラムライン不良である。したがって、カラムライン不良をカラムに割り当てられた救済線を使用しないで、ロウに割り当てられた救済線によって救済した場合、選別での不良や、ＢＴ（Ｂｉａｓ ａｎｄ Ｔｅｍｐｅｒａｔｕｒｅ）特性の劣化、市販された後で不良が発見されてしまう原因ともなる。

換言すれば、リダンダンシによる効率を追求して、救済線の数を増加させると、本来、救済すべきラインの方向とは異なるラインの方向における救済が行われることが多くなってしまう。

ここで、従来提案されている半導体メモリの救済手法について説明する。

特開２００３−７０９１（特許文献１）には、半導体記憶装置をウェハ単位でテストする不良ビット救済装置及び方法が開示されている。特許文献1に示された不良ビット救済装置は、テスター部、救済処理部、及び、リペア部とを備えている。具体的に云えば、テスター部は、ストローブ信号を発生して、メモリセルビットの良／不良を判定し、不良ビット数がロウ方向で救済できる範囲であった場合にも、テスター部はダミーのストローブ信号を発生することによって擬似的にカラム方向のＹライン不良にしてカラム方向の救済コードを発生している。これによって、Ｙライン不良になる可能性のあるデバイスを確実にカラム救済することができる。

更に、特開２０００−４８５９６（特許文献２）には、フェイルビットマップ及び救済条件データをデータ格納部に格納しておき、救済シミュレーションの際、フェイルメモリ（ＦＭ）に取り込まれたフェイルビットマップ及び救済条件データとに基づき、現実の救済判定を忠実に再現できる検査装置、救済シミュレーション方法、及び記憶媒体が開示されている。

特開２００３−７０９１号公報 特開２０００−４８５９６号公報

特許文献１は、Ｙライン不良を検出するテスト項目で不良となるものは、例え不良ビット数がロウ方向で救済できる範囲内にあったとしても、カラム方向の救済を行うことを提案し、このために、ダミーのストローブ信号を発生させて擬似的にカラム方向の不良とする手法を提案している。

しかしながら、特許文献１は、Ｘライン不良及びＹライン不良を検出する具体的なテスト項目及びテスト条件について開示していないし、また、テスト項目と不良ビットの位置、形状との関係についても指摘していない。即ち、特許文献１から、不良のパターン形状とテスト条件との関係を見出すことは困難である。

一方、特許文献２は、救済条件データからロウライン優先救済またはカラムライン優先救済を行うことを明らかにしているが、優先救済のために必要なテスト条件、優先救済条件については開示していない。

特許文献１及び２は、いずれも、ライン救済のために必要な不良パターン、形状と救済条件との関係については示唆していないから、特許文献１及び２から不良パターン、形状と救済条件との関係を示唆していない。

本発明の課題は、単に不良のビットを他の冗長回路に置き換えるのではなく、故障の位置或いは形状を認識し、その故障位置或いは形状に応じた救済を行うことができる半導体メモリの検査方法、検査装置、及びそのためのプログラムを提供することである。

本発明の他の課題は、故障箇所の形状或いはパターンに応じて、救済条件を定めるアルゴリズムを格納したライブラリを使用した半導体メモリの救済方法、救済装置、及びそのためのプログラムを提供することである。

ここで、本発明の理解を容易にするために、現在、実際に行われている救済方法に使用されているアルゴリズム（以下、現在のアルゴリズム）について説明する。現在のアルゴリズムでは、不良ビットの幾何学的位置には関係なく、即ち、不良ビットの形状には関係なく、ロウ、カラムのうち、初期設定で指定したいずれか一方の救済線を利用して救済を実施している。

このような救済方法を用いた場合、本来、救済すべきラインが救済されない事が起こり得る。図１を参照すると、このような事態が発生する場合の一例が示されている。図１に示された半導体メモリ１０は、Ｘ方向にロウライン、Ｙ方向にカラムラインを備え、ロウラインとカラムラインとの交点にはそれぞれメモリセルが設けられている。この例は、図１（ａ）に示すように、ロウラインＹａに沿って、複数のメモリセルの不良（ｘ）が発生してロウライン不良が検出され、また、当該ロウラインに隣接したロウラインＹｂに沿ったメモリセルに単一の不良（ｘ）が検出され、当該隣接ロウラインＹｂの不良（ｘ）に対応したカラムラインＸａ上には、ロウラインＹａ上の不良（ｘ）が発生していない。このような場合、現在のテスターでは、ライン不良に隣接するロウの不良も１ビット不良として救済している。

具体的に云えば、現在のテスターでは、図１（ｂ）に示されているように、ロウラインＹａを図示されない他の冗長回路によって救済するする手法が採用されている。また、隣接ロウラインＹｂの不良は図１（ｃ）に示すように、カラムラインＸａ上のビット不良と判断され、カラムラインＸａの救済が行われ、隣接ロウラインＹｂ自体はそのまま使用される場合がある。

しかしながら、ロウラインＹａにライン不良が発生した状態で、隣接ロウラインＹｂに１ビットでも不良があった場合、当該隣接ラインＹｂには、潜在的に故障が発生し易いことが経験的に確かめられた。この結果、前述したように、隣接ラインＹｂの不良ビットをカラムラインＸａによって救済することは、故障発生の確率が高くなる。

一般的に言えば、隣接するロウの不良を１ビット不良としてカラムで救済を行った場合、潜在的に故障を招く危険性があるロウをそのまま使用していることになる。このため、ウエハテスト以降の工程での歩留まりが低下してしまう（逆に、ロウでなく、カラムに対しても同じことが言える）。即ち、ロウライン不良が発生し、隣接するロウラインに１ビットでも不良があった場合、そのロウラインは潜在的に故障を招きやすい。したがって、このような場合、ロウ単位での救済が望ましい。

図２を参照すると、本来救済すべきラインが救済されない他の例が示されている。図２の例では、半導体メモリ１０のロウラインＹａに沿ってロウライン不良が発生し、且つ、当該ロウラインＹａに含まれるフェイルビットｆ１から直交方向（即ち、カラムラインＸｂ）にもフェイルビットｆ２が存在する場合が示されている（図２（ａ））。なお、図示された例では、フェイルビットｆ２はロウラインＹｃとカラムラインＸｂの交点にある。この例のような場合、現在のテスターでは、図２（ｂ）に示すように、ロウラインＹａの不良はロウラインの冗長回路によって救済され、他方、フェイルビットｆ２も、ロウラインＹｃの不良として、ロウラインの冗長回路によって救済されている（図２（ｃ））。

このような救済を行った場合、ロウラインＹａに含まれるフェイルビットｆ１から直交方向にフェイルビットｆ２も存在しているから、交点となったフェイルビットｆ２のクロス不良による故障を招きやすいため、実際には、カラムでの救済が望ましい。

しかし、現在のテスターでは、このようなビットの不良は１ビット不良として救済しており、事前の定義によってロウで救済を行ってしまう場合がある。したがって、潜在的に故障を招く危険性があるカラムＸｂをそのまま使用することになるため、ウエハテスト以降の工程での歩留まりが低下してしまう（ロウとカラムを入れ替えても同じことが言える）。このように、現在のテスターでは、救済条件として、複数位置に不良が発生した場合、これら不良位置の相互関係（不良形状とも言う）は救済条件には何等反映されていない。

本発明によれば、不良情報ライブラリと、不良情報を定義できる機能を備えた半導体メモリの検査装置が得られる。即ち、上記した二つの例のように、起こり得る不良形状（不良パターン）をあらかじめ定義しておき、フェイルメモリ（ＦＭ）の不良情報から、不良情報ライブラリに基づいて、救済すべきラインで救済するような救済解を出力するテスト装置、テスト方法、及び、プログラムが得られる。

具体的に云えば、本発明の第１の態様によれば、フェイルメモリ（ＦＭ）上におけるフェイルビットを検索する検索ステップと、フェイルビットの位置及び形状から救済すべきラインを選択する選択ステップと、フェイルビットの救済を行う救済ステップとを備えたことを特徴とするメモリ救済方法が得られる。

本発明の第２の態様によれば、予め定められたアルゴリズムを格納したライブラリを備え、当該アルゴリズムにしたがって、前記検索ステップ、前記選択ステップ、及び、前記救済ステップを実行することを特徴とするメモリ救済方法が得られる。

本発明の第３の態様によれば、前記ライブラリはメモリリペアコントローラ中に備えられていることを特徴とするメモリ救済方法が得られる。

本発明の第４の態様によれば、前記選択ステップは、複数のフェイルビットが存在する場合、複数のフェイルビット相互の位置関係に基づいて、前記救済すべきラインを選択することを特徴とするメモリ救済方法が得られる。

本発明の第５の態様によれば、前記位置関係は、フェイルビットを含む不良ラインと、当該不良ラインに隣接した隣接ライン上のフェイルビットの位置関係を含んでいることを特徴とするメモリ救済方法が得られる。

本発明の第６の態様によれば、前記位置関係は、更に、フェイルビットを含む不良ラインと、前記フェイルビットを含む前記不良ラインと直交するライン上の他のフェイルビットとの位置関係を含んでいることを特徴とするメモリ救済方法が得られる。

本発明の第７の態様によれば、フェイルメモリ（ＦＭ）上におけるフェイルビットを検索する検索ステップと、フェイルビットの位置及び形状から救済すべきラインを選択する選択ステップとを有することを特徴とするメモリ検査方法が得られる。

本発明の第８の態様によれば、フェイルメモリと、メモリリペアコントローラとを有するメモリテスト装置において、前記メモリリペアコントローラは前記フェイルメモリ上のフェイルビットの位置及び形状から救済すべきラインを決定するアルゴリズムを格納したライブラリを有していることを特徴とするメモリテスト装置が得られる。

本発明の第９の態様によれば、前記アルゴリズムは前記フェイルメモリにおける複数のフェイルビット相互の位置関係に基づいて前記救済すべきラインを決定することを特徴とするメモリテスト装置が得られる。

本発明の第１０の態様によれば、前記位置関係は、フェイルビットを含む不良ラインと、当該不良ラインに隣接した隣接ライン上のフェイルビットの位置関係を含んでいることを特徴とするメモリテスト装置が得られる。

本発明の第１１の態様によれば、前記位置関係は、更に、フェイルビットを含む不良ラインと、前記フェイルビットを含む前記不良ラインと直交するライン上の他のフェイルビットとの位置関係を含んでいることを特徴とするメモリテスト装置が得られる。

本発明の第１２の態様によれば、メモリをテストするために使用されるメモリテスト用プログラムにおいて、フェイルメモリ（ＦＭ）上に展開された前記メモリおけるフェイルビットを検索する検索ステップと、フェイルビットの位置及び形状から救済すべきラインを選択する選択ステップと、フェイルビットの救済を行う救済ステップとを備えたことを特徴とするメモリテスト用プログラムが得られる。

本発明の第１３の態様によれば、前記選択ステップは、複数のフェイルビットが存在する場合、複数のフェイルビット相互の位置関係に基づいて、前記救済すべきラインを選択することを特徴とするメモリテスト用プログラムが得られる。

本発明の第１４の態様によれば、前記位置関係は、フェイルビットを含む不良ラインと、当該不良ラインに隣接した隣接ライン上のフェイルビットの位置関係を含んでいることを特徴とするメモリテスト用プログラムが得られる。

本発明の第１５の態様によれば、前記位置関係は、更に、フェイルビットを含む不良ラインと、前記フェイルビットを含む前記不良ラインと直交するライン上の他のフェイルビットとの位置関係を含んでいることを特徴とするメモリテスト用プログラムが得られる。

本発明の第１６の態様によれば、上記したメモリテスト用プログラムを格納したコンピュータで読み取り可能な記録媒体が得られる。

本発明では、故障原因を踏まえた救済を実施することで、救済実施以降の歩留まり向上させることができる半導体メモリのテスト方法、テスト装置、及びそのためのプログラムが得られる。

図３を参照して、本発明の適用されるメモリテスト装置２０の概略構成を説明する。図示されたメモリテスト装置２０は、データ格納部を備えたコンピュータシステム３０からのコマンド、データを受けて、テストヘッド３５に接続されたＤＲＡＭ等の半導体メモリ４０の不良を検出し、救済するために使用される。具体的に説明すると、メモリテスト装置２０は、テスタプロセッサ２０１、メモリリペアコントローラ２０２、及び、フェイルメモリ（ＦＭ）２０３を含んでおり、これらテスタプロセッサ２０１、メモリリペアコントローラ２０２、及び、フェイルメモリ２０３は相互にバスによって接続されている。ここで、図示されたテスタプロセッサ２０１はメモリテスト装置２０の全体を制御するためのものであり、フェイルメモリ２０３はテストヘッド３５に接続された半導体メモリ４０のフェイルビットマップを格納している。

他方、リペアコントローラ２０２は、半導体メモリ４０の不良を分析して、救済するアナライザライブラリ２０５を備えている。ここで、当該アナライザライブラリ２０５は、本発明に係るアルゴリズムにしたがって、半導体メモリ４０の不良を検出し、救済するプログラムを格納したライブラリである。アナライザライブラリ２０５には、プログラムを格納したコンピュータで読み取り可能な記録媒体が設けられており、当該記録媒体は、フレキシブルディスク、コンパクトディスク、ＤＶＤ等、知られている各種の記録媒体を使用できる。

図４及び図５を参照して、本発明で実現されるメモリテスト装置及び救済方法の原理を説明する。図４（ａ）に示された半導体メモリ１０には、図１（ａ）と同様に、半導体メモリ１０のロウラインＹａのライン不良が発生し、隣接ロウラインＹｂに１ビットの不良が発生した例が示されている。この場合、図４（ｂ）に示すように、ロウラインＹａのライン不良がロウラインの冗長回路によって救済されることは、図１（ｂ）と同様である。更に、図４（ｃ）に示すように、ライン不良の発生したロウラインＹａの隣接ロウラインＹｂについても、当該隣接ラインＹｂにビット不良が発生していることを条件として、当該隣接ラインＹｂもロウラインの冗長回路によって救済する。即ち、本発明に係るアルゴリズムでは、複数の不良位置との相互関係を考慮して、救済が行われていることが分かる。

図５（ａ）の半導体メモリ１０には、図２（ａ）と同様に、ロウラインＹａにライン不良が発生しており、ロウラインＹａのフェイルビットｆ１の位置に直交するカラムラインＸｂ上にもフェイルビットｆ２が発生している。ここで、フェイルビットｆ２はロウラインＹｃとカラムラインＸｂとの交点にあり、ロウラインＹｃとロウラインＹａとは相互に離れているものとする。

この場合、本発明に係るアルゴリズムでは、まず、図５（ｂ）に示すように、ライン不良の発生したロウラインＹａをロウラインの冗長回路によって救済する。次に、図５（ｃ）に示すように、本発明に係るアルゴリズムでは、ロウラインＹａ上の各フェイルビットと直交するカラムライン上におけるフェイルビットの有無を検出し、フェイルビットｆ１に対するフェイルビットｆ２を検出する。このように、直交するカラムラインＸｂ上におけるフェイルビットｆ２が検出されると、本発明のアルゴリズムは図５（ｃ）に示すように、カラムラインＸｂの不良と判断し、カラムラインの冗長回路によって当該カラムラインＸｂの不良を救済する。

上記したアルゴリズムは図３に示したメモリテスト装置２０のアナライザライブラリ２０５にプログラムとして格納されている。即ち、本発明に係るアルゴリズムは、ロウラインライン不良が発生し、隣接ロウラインに１ビットでも不良があった場合、その不良ビットはロウラインの冗長回路で救済し（ロウラインとカラムラインとを入れ替えた場合も同様である）、他方、ロウライン不良が発生した際に、ロウラインに含まれる不良ビットから直交方向に不良ビットが存在する場合、カラムラインの冗長回路で救済する（ロウラインとカラムラインとを入れ替えても同様である）。

図６を参照して、本発明に係るアルゴリズム及び救済方法をより具体的に説明する。ここでは、図３に示されたフェイルメモリ２０３に、半導体メモリ４０のフェイルビットマップが格納されているものとし、アナライザライブラリ２０５に格納されたアルゴリズムは、メモリリペアコントローラ２０２によって実行され、救済演算時にライン不良を判別した際、以下のステップで救済解を出力するものである。

救済演算が開始されると、まず、フェイルメモリ２０３に格納されたフェイルビットマップがアクセスされ、ロウ（ＲＯＷ）ライン不良／カラム（ＣＯＬＵＭＮ）ライン不良を全て抽出する（ステップＳ１）。このようにして、フェイルビットの検索ステップがフェイルメモリ２０３との間で実行される。

次に、ステップＳ２では、各不良ロウラインにおいて、その隣のアドレスの隣接ロウラインにフェイルビットがあるかどうかの判定が行われ、救済すべきラインを選択するステップが実行される。なお、「隣のアドレス」算出の際、縮退されるビットがある場合はそれを無視する。

ここで、ステップＳ２における救済すべきラインの選択動作を具体的に説明すると、隣接ロウにフェイルビットがあるか否かが検出され（ステップＳＳ１）、隣接ロウにフェイルビットがある場合、隣接ロウのフェイルビットは、ロウラインで救済を行う救済ステップＳＳ２が実行される。同様な検出、救済動作が全ての不良ロウに対して行われ、全ての不良ロウに対してチェックが行われたかどうかが判定される（ステップＳＳ３）。全ての不良ロウに対してチェックが行われたことが確認されると、ステップＳ２は終了する。なお、ステップＳＳ１において、隣接ロウにフェイルビットが無い場合にも、ステップＳ２は終了する。

ステップＳ２が終了すると、ロウラインとカラムラインとの入れ替えが行われ、カラムライン不良が全て抽出される（ステップＳ３）。ステップＳ３はロウラインに関するステップＳ２と同様な手順で行われ、不良カラムに隣接するアドレスのカラムにフェイルビットがあるかどうかが検出される。隣接カラムにフェイルビットがある場合、そのフェイルビットはカラムで救済され、カラムライン不良として扱われる。

このようにして、隣接ライン上のフェイルビットの救済が終了し、続いて、直交するライン上のフェイルビットの救済処理が本発明に係るアルゴリズムにしたがって実行される。

図６のステップＳ４では、ステップＳ１で抽出されたロウライン不良に基づいて、各不良ロウラインに対して直交するカラムライン上のフェイルビットが全て検索される。ステップＳ４の検索処理を具体的に説明すると、図６のステップＳｂ１に示されているように、不良の発生した対象ロウラインに直交したカラムラインにフェイルビットがあるか否かが判定される。この判定の結果、直交したカラムラインにフェイルビットが存在すると、ステップＳｂ２に示されるように、カラムライン不良と判断して、当該フェイルビットはカラムライン側で救済される。以下同様にして、各不良ロウラインに直交するカラムラインにおけるフェイルビットの有無がチェックされ、全ての不良ロウラインに対するチェックが完了すると（ステップＳｂ３：Ｙ）、直交するカラムライン上のフェイルビットの検出処理を終了する。

また、ステップＳｂ１において、対象ロウラインに直交したカラムライン上にフェイルビットが存在しない場合（ステップＳｂ１：Ｎ）、ステップＳｂ１はステップＳｂ３に移行して、前述した処理が実行される。

このようにして、図６のロウラインに関する処理が終了すると、ステップＳ４に続いて、ステップＳ５が実行される。この場合、前述したロウラインのチェックの際、不良と判断されたカラムラインも含む全てのカラムライン不良が抽出される。この状態で、ステップＳ５では、各不良カラムラインに対して直交方向にあるロウライン上にフェイルビットがあるか否かがチェックされる。この処理はロウラインとカラムラインとを入れ替えて、ステップＳｂ１〜Ｓｂ３と同様な形式で行われる。

もし、ステップＳ５において、不良カラムラインのフェイルビットに直交するロウライン上に、フェイルビット（不良ビット）が存在する場合、当該不良ビットはロウラインで救済される。ステップＳ４，Ｓ５で救済したロウライン、カラムラインに直交するフェイルビットを検索し、ステップＳ４，Ｓ５と同様な処理を行う（ステップＳ６）。

上記した形式で、複数のフェイルビット間相互の位置関係に基づく、フェイルビットの検索及び救済が終了すると、残ったフェイルビットに対する救済処理が、残った冗長回路（ロウライン及びカラムライン）の範囲内で、冗長回路がなくなるまで繰り返される（ステップＳｂ７）。

上記した救済処理において、冗長回路（ロウライン及びカラムライン）が足りなくなった場合、対象デバイスは救済不可と判定される。

上記した実施形態では、半導体メモリの救済処理を行う場合について説明したが、本発明はこれに限定されることなく、ライブラリを使用して方法を選択する半導体メモリ検査方法にも適用できる。

本発明に係るライブラリを使用して、半導体メモリを救済する場合、検査する場合、及びシミュレートする場合等に適用できる。また、本発明は、ＤＲＡＭ，ＳＲＡＭ等，種々の半導体メモリに適用できる。

（ａ），（ｂ），及び、（ｃ）は、ライン不良の発生したラインに隣接ラインにもフェイルビットが生じた場合における現在の救済方法を説明する図である。 （ａ），（ｂ），及び、（ｃ）は直交方向にフェイルビットが発生した場合における現在の救済方法を説明する図である。 本発明の一実施形態に係るメモリテスト装置の概略構成を示すブロック図である。 （ａ），（ｂ），及び、（ｃ）は、ライン不良の発生したラインに隣接ラインにもフェイルビットが生じた場合における本発明の救済方法を説明する図である。 （ａ），（ｂ），及び、（ｃ）は直交方向にフェイルビットが発生した場合における本発明の救済方法を説明する図である。 本発明に係るアルゴリズムを用いた救済方法を説明するためのフローチャートである。

符号の説明

Ｙａ，Ｙｂ，Ｙｃ ロウライン
Ｘａ，Ｘｂ カラムライン
ｆ１，ｆ２ フェイルビット
２０ メモリテスト装置
３０ コンピュータシステム
３５ テストヘッド
４０ 半導体メモリ
２０１ テスタプロセッサ
２０２ メモリリペアコントローラ
２０３ フェイルメモリ
２０５ アナライザライブラリ

Claims (8)

1. Ｘ方向ライン用およびＹ方向ライン用冗長回路を備えた半導体メモリの不良メモリセルを救済するメモリ救済方法において、
   Ｘ方向に延在する第１のラインに沿って複数の不良メモリセルを含むライン不良を検出するステップと、
   前記第１のラインにおいて検出された前記複数の不良メモリセル部で前記第１のラインと直交してＹ方向に延在する第３のラインにおける不良メモリセルを検出するステップと、
   検出された前記第３のラインにおける前記不良メモリセルが前記第１のラインにおける不良メモリセルと隣接しないとき、前記ライン不良が検出された前記第１のラインを前記Ｘ方向ライン用冗長回路により救済し、かつ、前記不良メモリセルが検出された前記第３のラインをＹ方向ライン用冗長回路により救済するステップと、
   を含むことを特徴とするメモリ救済方法。
2. Ｘ方向ライン用およびＹ方向ライン用冗長回路を備えた半導体メモリの不良メモリセルを救済するメモリ救済方法において、
   Ｘ方向に延在する第１のラインに沿って複数の不良メモリセルを含むライン不良を検出するステップと、
   前記第１のラインに隣接した第２のラインにおける不良メモリセルを検出するステップと、
   前記第１のラインにおける前記ライン不良と前記第２のラインにおける不良メモリセルとを検出したとき、前記不良メモリセルが検出された前記第１のラインおよび前記第２のラインを夫々前記Ｘ方向ライン用冗長回路により救済するステップと、
   前記第１のラインにおいて検出された前記複数の不良メモリセル部で前記第１のラインと直交してＹ方向に延在する第３のラインにおける不良メモリセルを検出するステップと、
   検出された前記第３のラインにおける前記不良メモリセルが前記第１のラインにおける不良メモリセルと隣接しないとき、前記ライン不良が検出された前記第１のラインを前記Ｘ方向ライン用冗長回路により救済し、かつ、前記不良メモリセルが検出された前記第３のラインをＹ方向ライン用冗長回路により救済するステップと、
   を含むことを特徴とするメモリ救済方法。
3. 前記Ｘ方向ライン用冗長回路がロウライン冗長回路であり、前記前記Ｙ方向ライン用冗長回路がカラムライン冗長回路であることを特徴とする請求項１または２記載のメモリ救済方法。
4. 前記Ｘ方向ライン用冗長回路がカラムライン冗長回路であり、前記前記Ｙ方向ライン用冗長回路がロウライン冗長回路であることを特徴とする請求項１または２記載のメモリ救済方法。
5. 請求項１〜４のいずれか１項に記載の救済方法により救済された半導体メモリ。
6. 請求項１〜４のいずれか１項に記載の救済方法により半導体メモリを救済するメモリテスト装置。
7. 請求項１〜４のいずれか１項に記載の救済方法のアルゴリズムを備えたことを特徴とするメモリテスト用プログラム。
8. 請求項７に記載のメモリテスト用プログラムを格納したコンピュータで読み取り可能な記録媒体。

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