JP2001216797A - 内蔵メモリのための自己復旧回路を具備する集積回路半導体装置及びメモリ復旧方法 - Google Patents

内蔵メモリのための自己復旧回路を具備する集積回路半導体装置及びメモリ復旧方法

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Abstract

(57)【要約】 【課題】 多重冗長を持った内蔵メモリの欠陥を正確に
復旧することの出来る自己復旧回路を備えた集積回路半
導体装置とそのメモリ復旧方法を提供する。 【解決手段】 内蔵メモリのための自己復旧回路を具備
する集積回路半導体装置は、内蔵メモリに発生した不良
セルのロウ及びカラムの復旧を実行するために要求され
る情報を貯蔵するためのロウ及びカラムフィルエントリ
を含む。ロウ及びカラムフィルエントリは、内蔵メモリ
のロウ／カラム冗長個数によってその大きさが決定さ
れ、不良セルが発生した位置に対応するロウ及びカラム
アドレス情報を各々貯蔵すると同時に、相手先フィルエ
ントリを示すポインタを内蔵する。自己復旧回路は、不
良セルの復旧を実行するための復旧される情報だけをフ
ィルエントリに残し、他の情報は削除した後、最終的に
残ったフィルエントリによって内蔵メモリに発生した不
良セルに対するロウ及びカラムを修復する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は内蔵メモリ（ｅｍｂ
ｅｄｄｅｄ ｍｅｍｏｒｙ）のための自己診断方法及び
復旧方法に係り、より具体的には内蔵メモリ用の自己復
旧回路（ｂｕｉｌｔ ｉｎ ｓｅｌｆ ｒｅｐａｉｒ
ｃｉｒｃｕｉｔ；ＢＩＳＲ）を備えた集積回路半導体装
置及びメモリ復旧方法に関する。
【０００２】
【従来の技術】最近、コア基盤集積回路（ｃｏｒｅ―ｂ
ａｓｅｄ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）設
計が増加しているが、これはシステムオンチップ（ｓｙ
ｓｔｅｍ ｏｎ ａ ｃｈｉｐ；ＳＯＣ）設計が新しい
設計傾向として広く認識されていることを意味する。従
って、集積回路設計で、中央処理装置（ｃｅｎｔｒａｌ
ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＣＰＵ）を初めとす
るコア又はアナログコアがしばしば利用され、多様な種
類のコアを複数個内蔵した集積回路が開発されている。
【０００３】システムオンチップ（ＳＯＣ）形態を取っ
ている回路（ｃｉｒｃｕｉｔ）やシステムでは、より高
い容量（ｃａｐａｃｉｔｙ）を持った内蔵メモリを必要
とする。例えば、ＣＰＵのように複雑なチップ内部のデ
ータ転送帯域幅（ｂａｎｄｗｉｄｔｈ）を引き上げるた
めにこのような要求が多くなってきている。
【０００４】近年の半導体製造技術の発展により、ダイ
（ｄｉｅ）サイズを維持しながら高いメモリ容量を確保
できるようになった。しかし、回路内に内蔵されたメモ
リは、その構造が非常に複雑で、他のロジックブロック
に比較し、より多種の信号を共有するので、不良発生可
能性が高い。上記問題点を解決するために、設計技術者
は内蔵メモリに冗長性（ｒｅｄｕｎｄａｎｃｙ）を持た
せている。
【０００５】一般に、半導体メモリ装置は外部メモリテ
スタ（ｅｘｔｅｒｎａｌ ｍｅｍｏｒｙ ｔｅｓｔｅ
ｒ）又は自動テスト装置（Ａｕｔｏｍａｔｉｃ Ｔｅｓ
ｔ Ｍａｃｈｉｎｅ；ＡＴＥ）を使用してソフトウェア
的に復旧アルゴリズムを実行し、半導体メモリ装置に発
生した不良が復旧可能であるか否かを判別した後、物理
的復旧（ｐｈｙｓｉｃａｌ ｒｅｐａｉｒ）（一般的
に、Ｌａｓｅｒ Ｚａｐｐｉｎｇ）を行う。このような
方法でＳＯＣをテストするためには、ＳＯＣに内蔵され
たコア（ｃｏｒｅ）に対するテストとＳＯＣに内蔵され
たメモリに対するテストとを別々に実行しなければなら
ないだけでなく、テストを実行するための外部ピンをＳ
ＯＣ上に用意しなければならない。その結果、テスト過
程が複雑になるだけでなくチップの生産単価が増加する
ことになる。
【０００６】このような問題を解決するために、ＳＯＣ
内部にＳＯＣ自体をテストするための自己診断回路（Ｂ
ｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ；ＢＩＳＴ）と、
自己診断回路による検査結果に基づいて検出された不良
セルに対する復旧（ｒｅｐａｉｒ）が可能であるか否か
を判断し、その判断結果によってソフトウェア（ｓｏｆ
ｔｗａｒｅ）的にチップ内部で自動的に復旧を行う自己
復旧回路（ＢｕｉｌｔＩｎ Ｓｅｌｆ Ｒｅｐａｉｒ；
ＢＩＳＲ）とを具備する。自己復旧回路は既存のテスト
装備と異なり、物理的復旧を行なわず、チップ自体に復
旧アルゴリズムを搭載して不良セルに対する復旧可能可
否を自ら判断し、復旧可能の場合には、ソフトウェア的
に論理的復旧（ｌｏｇｉｃａｌ ｒｅｐａｉｒ）を行
う。このような内蔵メモリに対する自己診断（ｓｅｌｆ
ｔｅｓｔ）や自己復旧（ｓｅｌｆ ｒｅｐａｉｒ）
は、ＳＯＣに発展している最近のプロセッサ（ｐｒｏｃ
ｅｓｓｏｒ）設計技術では不可欠の技術となっている。
このような自己復旧回路及び自己診断回路を具備したシ
ステムは、１９９９年７月、Ｓｈａｉｋ等によって取得
された米国特許第５，９２０，５１５号、“ＲＥＧＩＳ
ＴＥＲ―ＢＡＳＥＤＲＥＤＵＮＤＡＮＣＹ ＣＩＲＣＵ
ＩＴ ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ ＢＵＩＬＴ―Ｉ
Ｎ ＳＥＬＦ―ＲＥＰＡＩＲ ＩＮ Ａ ＳＥＭＩＣＯ
ＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”と、１
９９９年１１月Ｉｒｒｉｎｋｉ等によって取得された米
国特許第５，９８７，６３２号、“ＭＥＴＨＯＤ ＯＦ
ＴＥＳＴＩＮＧ ＭＥＭＯＲＹ ＯＰＥＲＡＴＩＯＮ
Ｓ ＥＭＰＬＯＹＩＮＧ ＳＥＬＦ―ＲＥＰＡＩＲ Ｃ
ＩＲＣＵＩＴＲＹ ＡＮＤ ＰＥＲＭＡＮＥＮＴＬＹＤ
ＩＳＡＢＬＩＮＧ ＭＥＭＯＲＹ ＬＯＣＡＴＩＯＮ
Ｓ”に開示されている。
【０００７】一般に、冗長セル（ｒｅｄｕｎｄａｎｃｙ
ｃｅｌｌ）を利用した不良セルの復旧は、不良が発生
したセルのワードライン（ｗｏｒｄ ｌｉｎｅ）、即ち
ロウアドレス（ｒｏｗ ａｄｄｒｅｓｓ）と、ビットラ
イン（ｂｉｔ ｌｉｎｅ）、即ちカラムアドレス（ｃｏ
ｌｕｍｎ ａｄｄｒｅｓｓ）とをソフトウェア的にニ進
検索ツリー（ｂｉｎａｒｙ ｓｅａｒｃｈ ｔｒｅｅ）
を構成しながら、各ケース毎に（ｃａｓｅ ｂｙ ｃａ
ｓｅ）深い先検索（Ｄｅｐｔｈ ＦｉｒｓｔＳｅａｒｃ
ｈ；ＤＦＳ）を実行し、どのワードラインとビットライ
ンとを冗長ラインに代替するかを決定する。しかし、こ
のような作業を実行することには０（２n）の時間がか
かる。これは、一つの演算（例えば、掛け算演算）が実
行される時間をｎとしたとき、２nの時間がかかること
を意味する。即ち、復旧のためにかかる時間は、ロウ冗
長（ｒｏｗ ｒｅｄｕｎｄａｎｃｙ）、カラム冗長（ｃ
ｏｌｕｍｎ ｒｅｄｕｎｄａｎｃｙ）、および不良の分
布に対して指数関数的に増加するので、冗長個数が多
く、不良発生が多い場合、前記方法は効果的ではないこ
とが分かる。このような性格の問題をＮＰ完全（ＮＰ―
Ｃｏｍｐｌｅｔｎｅｓｓ）問題と言う。これを解決する
ためには、与えられた問題の解を決定的なアルゴリズム
によらず試行錯誤を通じて蓄積された経験的知識を動員
して求めるヒューリスティック（Ｈｅｕｒｉｓｔｉｃ）
法が使用される。もし、このような問題に対してアルゴ
リズムを作ろうとすると、問題の範囲を極めて制限する
方法が一番有効であり、問題の範囲を極めて制限しない
とハドウェアでの実現も不可能である。
【０００８】従って、既存の自己復旧回路を内蔵したＳ
ＯＣ装置のほとんどは復旧することができる範囲を大き
く制約している。例えば、ロウ冗長とカラム冗長の個数
を｀１´以下にして実現する場合がある。各々の冗長が
１個又は１対である時の自己復旧回路は非常に単純化さ
れる。しかし、この場合には１個のロウと１個のカラム
しか復旧できないという限界を有している。
【０００９】
【発明が解決しようとする課題】しかし、もっと高い容
量（ｃａｐａｃｉｔｙ）の内蔵メモリを必要とするＳＯ
Ｃシステムの傾向に照らすと、内蔵メモリに発生する不
良セルを復旧するためにはもっと多数の冗長を追加しな
ければならない。なぜならば、万一ＳＯＣの内蔵メモリ
に発生する不良セルが十分に復旧されないと、ＣＰＵの
ような高価のコアから不良が発生しないにも関わらず、
低価のメモリから発生する不良によってＳＯＣ全体が不
良と判定されてしまうからである。従って、前述のよう
な課題を解決するために、多重冗長を有する内蔵メモリ
に発生する不良を正確に復旧できる新しい自己復旧回路
及びそのメモリ復旧方法が要望されていた。
【００１０】本発明は前述した課題を解決するためにな
されたもので、多重冗長を持った内蔵メモリの不良をよ
り正確に復旧できる自己復旧回路を備えた集積半導体と
そのメモリ復旧方法とを提供することを目的とする。
【００１１】
【課題を解決するための手段】上述した本発明の目的を
達成するために、本発明の集積回路半導体装置は、複数
個のロウ冗長と複数個のカラム冗長とを具備した内蔵メ
モリと、メモリ不良を検出するための自己診断回路と、
前記自己診断回路から検出された不良に関する情報をロ
ウまたはカラム別に区分して貯蔵した後、これに基づい
て不良に対する復旧方法を決定し、復旧したアドレスを
内蔵メモリに発生させるための自己復旧回路とを含む。
【００１２】ここで、自己復旧回路は、自己復旧回路の
諸般動作を制御するための自己復旧制御器と、複数個の
データ貯蔵領域を含む複数個のエントリに構成された第
１及び第２貯蔵手段と、メモリに発生した不良のロウア
ドレス及び不良の個数を第１貯蔵手段に貯蔵するための
第１ロジックと、メモリに発生した不良カラムアドレス
及び不良の個数を第２貯蔵手段に貯蔵するための第２ロ
ジックと、相手先貯蔵手段の位置情報を第１又は第２貯
蔵手段に貯蔵し、不良に対する復旧方法を決定する時、
該当位置情報が示す相手先貯蔵手段に貯蔵された不良の
個数を一つずつ減少させるための第３ロジックと、決定
された復旧方法によってロウ及びカラムアト゛レスをメモ
リに発生させるためのアドレスチェッカとを含む。
【００１３】本発明の他の特徴によると、本発明による
自己復旧回路の不良セル復旧方法は、メモリから検出さ
れた不良に対するロウ／カラムアドレス、不良の個数及
び不良に対応するカラム／ロウアドレスを貯蔵している
相手先貯蔵手段の位置情報を貯蔵するための複数個のエ
ントリに構成された第１又は第２貯蔵手段を形成する段
階と、メモリに具備されたロウ又はカラム冗長個数だけ
エントリを選択して不良に対する復旧方法を決定し、エ
ントリ中で、貯蔵された不良個数が多いエントリを選択
し、選択されたエントリが示す相手先貯蔵手段のエント
リに貯蔵された不良の個数を一つずつ減少させる段階
と、決定された復旧方法に応答して復旧されたアドレス
をメモリに発生させる段階とを含む。
【００１４】
【発明の実施の形態】以下本発明の実施の形態を添付し
た図１乃至図１２を参照して詳しく説明する。
【００１５】本発明の新規な集積回路半導体装置は、内
蔵メモリに発生した不良セルに対するロウ及びカラムの
復旧を実行するために要求される情報を貯蔵するための
ロウ及びカラムフィルエントリを含む。ロウ及びカラム
フィルエントリは、内蔵メモリのロウ／カラム冗長の個
数によってその大きさが決定され、不良セルが発生した
位置に対応するロウ及びカラム情報を各々貯蔵すると同
時に、相手先のフィルエントリを示すポインタを内蔵す
る。自己復旧回路は、構成されたフィルエントリの情報
に基づいて復旧される情報だけをフィルエントリに残
し、他の情報は削除する。そして、最終的にロウ及びカ
ラムフィルエントリに残された情報によって内蔵メモリ
に発生した不良セルに対するロウ及びカラム復旧が実行
される。
【００１６】図１は本発明の一実施形態による集積回路
半導体装置の構成を示すブロック図である。図１に示さ
れた集積回路半導体装置は、多重冗長を有する内蔵メモ
リに発生した不良セルの復旧を実行するための、自己復
旧回路を具備したＳＯＣシステムである。図１を参照す
ると、ＳＯＣシステムは、その内部に内蔵されたメモリ
３０と、内蔵メモリ３０を含むＳＯＣシステム自体をテ
ストするための自己診断回路１０と、自己診断回路１０
からのテスト結果によってＳＯＣシステムを自動的に復
旧するための自己復旧回路２０とを含む。
【００１７】自己診断回路１０には自己診断制御器（Ｂ
ＩＳＴ ｃｏｎｔｒｏｌｌｅｒ）１１、アドレス発生器
（ａｄｄｒｅｓｓ ｇｅｎｅｒａｔｏｒ）１２、データ
発生器（ｄａｔａ ｇｅｎｅｒａｔｏｒ）１３、比較器
（ｃｏｍｐａｒａｔｏｒ）１４が含まれる。そして、自
己復旧回路２０には自己復旧制御器（ＢＩＳＲ ｃｏｎ
ｔｒｏｌｌｅｒ）２１、アドレスチェッカ（ａｄｄｒｅ
ｓｓ ｃｈｅｃｋｅｒ）２２、第１フィルロジック（ｆ
ｉｒｓｔ ｆｉｌｌ ｌｏｇｉｃ）２３、第２フィルロ
ジック（ｓｅｃｏｎｄ ｆｉｌｌ ｌｏｇｉｃ）２４、
ロウフィルエントリ（ｒｏｗ ｆｉｌｌ ｅｎｔｒｙ）
２５、カラムフィルエントリ（ｃｏｌｕｍｎ ｆｉｌｌ
ｅｎｔｒｙ）２６、アロケーションロジック（ａｌｌ
ｏｃａｔｉｏｎ ｌｏｇｉｃ）２７が含まれる。ＳＯＣ
システムに内蔵されたメモリ３０はＭ×Ｎの大きさを持
つメモリとして、複数個（例えば、Ｒ個）のロウ冗長３
１と複数個（例えば、Ｃ個）のカラム冗長３２とを含
む。ここで、フィルエントリ２５，２６は内蔵されたメ
モリ３０上に発生した不良に対するロウ及びカラムアド
レスを貯蔵するための複数個のエントリで構成された内
蔵メモリで、不良アドレスメモリ（ｆａｉｌｕｒｅ ａ
ｄｄｒｅｓｓ ｍｅｍｏｒｙ；ＦＡＭ）とも言う。図１
に図示されたＳＯＣ自己診断回路１０及び自己復旧回路
２０による内蔵メモリ３０のテスト及び復旧動作は以下
のようになる。
【００１８】まず、自己診断回路１０のアドレス発生器
１２とデータ発生器１３とは自己診断制御器１１の制御
によってアドレス（Ａｄｄｒ）とデータ（Ｄｉｎ）とを
メモリ３０に送出し、メモリ３０は自己診断回路１０か
ら入力されるアドレス（Ａｄｄｒ）とデータ（Ｄｉｎ）
とに応答して出力データ（Ｄｏｕｔ）を比較器１４に出
力する。この時、比較器１４は、データ発生器１３から
発生されたデータ（Ｄｉｎ）とメモリから入力されたデ
ータ（Ｄｏｕｔ）とを比較して、該当アドレスに不良が
発生しているか否かを判定する。
【００１９】自己診断回路１０が、検出された不良発生
情報を自己復旧回路２０の自己復旧制御器２１に伝達す
ると、第１及び第２フィルロジック２３，２４は、自己
復旧制御器２１の制御に応答して、ロウフィルエントリ
２５とカラムフィルエントリ２６とにそれぞれ不良セル
が発生したアドレスと、該アドレスと同一のアドレスに
発生した不良個数を貯蔵する。後に詳しく説明するが、
本発明によるロウフィルエントリ２５とカラムフィルエ
ントリ２６とは、それぞれ相手先のフィルエントリを構
成しているエントリの位置を貯蔵するためのポインタを
内蔵する。その結果、ロウ／カラムフィルエントリ２
５，２６に貯蔵された各々のロウ／カラムアドレスに対
応するカラム／ロウアドレスが貯蔵された相手先カラム
／ロウフィルエントリ２６，２５のエントリ位置を把握
することができる。このポインタは、図１に示されたア
ロケーションロジック２７によってロウ及びカラムフィ
ルエントリ２５，２６に貯蔵される。このような方法に
よって、メモリ３０に発生する不良セルに対する情報が
ロウ及びカラムフィルエントリ２５，２６に全て貯蔵さ
れると、自己復旧制御器２１は、まずロウ及びカラムフ
ィルエントリ２５，２６中の全体エントリ個数が少ない
エントリを選択する。そして、選択されたフィルエント
リを構成しているエントリ中の貯蔵された不良セルの個
数が多いエントリから選択して、不良セルに対する復旧
方法を決定する。選択されたフィルエントリの復旧方法
が決定されると、これと同一の方法で、残りエントリに
対する復旧方法を決定する。復旧方法を決定するための
エントリを選択する時、アロケーションロジック２７は
自己復旧制御器２１の制御に応答して、選択されたエン
トリが示す相手先に貯蔵された不良セル個数を一つずつ
減らしていく動作を実行する。この時、仮に減少した不
良セル個数が０になると、該当エントリ全体がアロケー
ションロジック２７によって削除される。このような過
程によって、メモリ３０に発生した不良セルに対する復
旧方法が決定されると、自己復旧回路２０は不良セルが
発生した位置のアドレスを受け入れ、これを修復アドレ
ス（Ｒｅｐａｉｒｅｄ Ａｄｄｒｅｓｓ）に変換してメ
モリ３０に送出する。
【００２０】このような自己復旧回路２０の動作によっ
て、メモリ３０に具備されたロウ／カラム冗長３１，３
２を利用した復旧がＳＯＣ自体で実行される。次に詳し
く説明するが、前述のようなロウ及びカラムフィルエン
トリ２５，２６を使用した本発明による不良セル復旧方
法は、ロウ／カラム冗長３１，３２の個数に関係なく、
高い修復率（ｒｅｐａｉｒ ｒｅｃｏｖｅｒｙ）を提供
する。
【００２１】図２は従来技術によるフィルエントリの構
成を示す図である。図２に示すように、従来の自己復旧
回路は不良セルロウ及びカラムアドレス情報を一度に貯
蔵するためのフィルエントリを具備する。一般に、Ｒ個
のロウ冗長とＣ個のカラム冗長とを具備した内蔵メモリ
に対する自己復旧を実行するために貯蔵しなければなら
ない不良セルの個数は２×Ｒ×Ｃ個である。従って、フ
ィルエントリの全体エントリ個数は２×Ｒ×Ｃ個に構成
される。このような方法でフィルエントリを構成する場
合、フィルエントリ一つに対してロウ及びカラム情報全
てを貯蔵して復旧アルゴリズムを実行しなければならな
いので、不良セル個数が多くなり、メモリ冗長個数が多
くなるほど復旧アルゴリズムに制約が多くなる。
【００２２】図２を参照してフィルエントリの構成を調
べて見ると、‘Ｖａｌｉｄ’は現在のエントリが有効か
否かを示し、‘Ｒｏｗ Ａｄｄｒｅｓｓ’は不良セルの
ロウアドレスを、‘Ｒｏｗ Ｈｉｔ Ｃｏｕｎｔ’は該
当ロウに存在する現在までの不良セルの個数を、‘Ｃｏ
ｌｕｍｎ Ａｄｄｒｅｓｓ’は不良セルのカラムアドレ
スを、そして‘Ｃｏｌｕｍｎ Ｈｉｔ Ｃｏｕｎｔ’は
該当カラムに存在する現在までの不良セルの個数を各々
示している。そして、‘Ｒｏｗ Ｍｕｓｔ’（ロウ復
旧）は、該当エントリに貯蔵された不良セルを復旧する
ためにはロウ冗長を使用しなければならないことを示
し、‘Ｃｏｌｕｍｎ Ｍｕｓｔ’（カラム復旧）は該当
エントリに貯蔵された不良セルを復旧するためにはカラ
ム冗長を使用しなければならないことを示す。
【００２３】後に詳しく説明するが、前述したような構
造を有するフィルエントリを使用して内蔵メモリの不良
セルを復旧するための従来の自己復旧回路は、メモリの
不良セルの個数が増加しメモリに具備されたロウ／カラ
ム冗長が増加すると復旧率が落ちる問題点を持ってい
る。従って、本発明による自己復旧回路２０は、自己復
旧のための不良セルアドレス情報を貯蔵するためのフィ
ルエントリをロウ及びカラム別に各々構成すると同時
に、相手先エントリに対する情報をも一緒に貯蔵するこ
とにより、不良セルの個数が増加しメモリに具備された
ロウ／カラム冗長が増加しても、正確に不良セルを復旧
しようとする。本発明によるロウ及びカラムフィルエン
トリは以下のように構成されている。
【００２４】図３は本発明によるロウフィルエントリの
構成を示す図である。図３を参照すると、Ｒ個のロウ冗
長とＣ個のカラム冗長を具備した内蔵メモリの場合、本
発明によるロウフィルエントリ２５に貯蔵される全ての
エントリ個数はＲ＋Ｒ×Ｃ個である。
【００２５】図を参照すると、‘Ｖａｌｉｄ’は現在の
エントリが有効か否かを、‘ＲｏｗＡｄｄｒｅｓｓ’は
不良セルのロウアドレスを、そして‘Ｒｏｗ Ｈｉｔ
Ｃｏｕｎｔ’は該当ロウに存在する現在までの不良セル
の個数をそれぞれ示している。ここで、‘Ｒｏｗ Ｈｉ
ｔ Ｃｏｕｎｔ’値は、該当ロウに存在する現在までの
不良セルの個数がメモリ３０に具備されたカラム冗長の
個数（即ちＣ）より大きくなるともうそれ以上増加しな
いという特徴を有する。‘Ｃｏｌｕｍｎ Ｆｉｌｌ Ｅ
ｎｔｒｙ Ｐｏｉｎｔｅｒ’は、不良セルが発見された
時、カラム情報がカラムフィルエントリ２６の何番目の
エントリに貯蔵されているかを示すポインタとして、カ
ラム冗長にＣ個ほど割り当てられる。そして、‘Ｒｏｗ
Ｍｕｓｔ’（ロウ復旧）は、該当エントリに貯蔵され
た不良セルを復旧するためにはロウ冗長が使用されなけ
ればならないことを示す。
【００２６】図４は本発明によるカラムフィルエントリ
を示す図である。図４を参照すると、Ｒ個のロウ冗長と
Ｃ個のカラム冗長とを具備した内蔵メモリの場合、本発
明によるカラムフィルエントリ２６に貯蔵される全ての
エントリ個数はＣ＋Ｃ×Ｒ個である。
【００２７】図を参照すると、‘Ｖａｌｉｄ’は現在の
エントリが有効か否かを、‘Ｃｏｌｕｍｎ Ａｄｄｒｅ
ｓｓ’は不良セルのカラムアドレスを、そして‘Ｃｏｌ
ｕｍｎ Ｈｉｔ Ｃｏｕｎｔ’は該当カラムに存在する
現在までの不良セルの個数をそれぞれ示している。ここ
で、‘Ｃｏｌｕｍｎ Ｈｉｔ Ｃｏｕｎｔ’値は、該当
カラムに存在する現在までの不良セル個数がメモリ３０
に具備されたロウ冗長個数（即ち、Ｒ）より大きくなる
ともうそれ以上増加しないという特徴を有する。‘Ｒｏ
ｗ Ｆｉｌｌ Ｅｎｔｒｙ Ｐｏｉｎｔｅｒ’は、不良
セルが発見された時、ロウ情報がロウフィルエントリ２
５の何番目のエントリに貯蔵されているかを示すポイン
タとして、ロウ冗長にＲ個ほど割り当てられ、‘Ｃｏｌ
ｕｍｎＭｕｓｔ’（カラム復旧）は該当エントリに貯蔵
された不良セルを復旧するためにカラム冗長が使用され
なければならないことを示す。
【００２８】図５及び図６は図３及び図４に示した各々
のエントリに含まれるデータ貯蔵領域の構成を示す図で
ある。図を参照すると、各々のエントリを構成している
データ貯蔵領域の大きさが示されている。一例で、‘Ｖ
ａｌｉｄ’は各々１ビットで構成され、内蔵メモリ３０
がＭ×Ｎの大きさで構成される時、‘Ｒｏｗ Ａｄｄｒ
ｅｓｓ’はｌｏｇ2Ｍ ビットに、‘Ｃｏｌｕｍｎ Ａ
ｄｄｒｅｓｓ’はｌｏｇ2Ｎ ビットで構成される。
‘Ｒｏｗ Ｈｉｔ Ｃｏｕｎｔ’は｛「ｌｏｇ2Ｃ」＋
１｝ビットに、‘Ｃｏｌｕｍｎ Ｈｉｔ Ｃｏｕｎｔ’
は｛「ｌｏｇ2Ｒ」＋１」｝ビットで構成され、‘Ｃｏ
ｌｕｍｎ Ｆｉｌｌ Ｅｎｔｒｙ Ｐｏｉｎｔｅｒ’は
「ｌｏｇ2（Ｃ＋ＣＲ）」 ビットにＣ個が構成され、
‘Ｒｏｗ Ｆｉｌｌ Ｅｎｔｒｙ Ｐｏｉｎｔｅｒ’は
「ｌｏｇ2（Ｒ＋ＲＣ）」 ビットにＲ個が構成され
る。そして‘Ｒｏｗ Ｍｕｓｔ’及び‘Ｃｏｌｕｍｎ
Ｍｕｓｔ’は各々１ビットで構成される。
【００２９】このようなデータ貯蔵領域の構成以外に
も、‘ ＣｏｌｕｍｎＦｉｌｌ Ｅｎｔｒｙ Ｐｏｉｎ
ｔｅｒ’はカラム冗長個数に該当するビット（即ち、Ｃ
ビット）ほど割り当てられ、‘Ｒｏｗ Ｆｉｌｌ Ｅｎ
ｔｒｙ Ｐｏｉｎｔｅｒ’はロウ冗長個数に該当するビ
ット（即ち、Ｒビット）ほど割り当てられ、不良セル位
置情報を貯蔵しているエントリを示すビットフラグ（ｂ
ｉｔ ｆｌａｇ）に使用することができる。ここで、
‘ Ｃｏｌｕｍｎ Ｆｉｌｌ Ｅｎｔｒｙ Ｐｏｉｎｔ
ｅｒ’ 及び‘Ｒｏｗ Ｆｉｌｌ Ｅｎｔｒｙ Ｐｏｉ
ｎｔｅｒ’を構成している各々のビットは、不良セルに
対するロウ又はカラムアドレス情報が相手先フィルエン
トリの何番目エントリに貯蔵されているかに対する情報
を示す。従って、 Ｃｏｌｕｍｎ Ｆｉｌｌ Ｅｎｔｒ
ｙ Ｐｏｉｎｔｅｒ’ 及び‘ＲｏｗＦｉｌｌ Ｅｎｔ
ｒｙ Ｐｏｉｎｔｅｒ’ の何番目のビットが‘１’に
設定されているかを調べれば、不良セルに対するロウ又
はカラムアドレス情報が相手先フィルエントリの何番目
エントリに貯蔵されているかが分かる。
【００３０】そして、‘Ｒｏｗ Ｈｉｔ Ｃｏｕｎｔ’
及び‘Ｃｏｌｕｍｎ Ｈｉｔ Ｃｏｕｎｔ’は、‘相手
先冗長個数＋１’ほどのビットを各々割り当てられた
後、不良セル個数が増加するごとに、当初‘１’に設定
された最下位ビット（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａ
ｎｔ ｂｉｔ；ＬＳＢ）を左側に１ビットずつシフトさ
せる。この場合、‘Ｒｏｗ Ｈｉｔ Ｃｏｕｎｔ’は
‘Ｃ＋１’ビットで、‘Ｃｏｌｕｍｎ Ｈｉｔ Ｃｏｕ
ｎｔ’は‘Ｒ＋１’ビットで各々構成され、各々の‘Ｈ
ｉｔ Ｃｏｕｎｔ’の最下位ビット（ＬＳＢ）は前述し
たように当初、‘１’に設定される。この場合、仮に、
不良セルが発見されないと、各々の‘Ｈｉｔ Ｃｏｕｎ
ｔ’のＬＳＢは‘１’の状態を維持し、不良セルが発見
されないことが分かる。仮に、不良セルが発見されると
‘１’に設定されたビットが左側にシフトする。従っ
て、‘１’に設定されたビットの位置によって該当ロウ
又はカラムから現在まで発生した不良セルの個数を知る
ことができる。
【００３１】図７は図１に示す内蔵メモリ３０上に発生
した不良の一例を示す図である。例えば、内蔵メモリ３
０に不良セルが発生した場合、不良が発生したメモリ３
０Ａの不良セルの分布は図７に示すようになる。この場
合、不良セルが発生する順序はａ，ｂ，ｃ，．．．，ｊ
の順である。この時、例えば、メモリに具備されたロウ
冗長が３個（即ち、Ｒ＝３）で、カラム冗長が２個（即
ち、Ｃ＝２）であると仮定すると、本発明の自己復旧回
路による不良セル復旧方法は次のようになる。
【００３２】図８乃至図１７は図７に示す内蔵メモリ上
に発生した不良セルに対するアドレス等の情報を、図３
及び図４に示すロウ及びカラムフィルエントリに貯蔵す
る方法を説明するための図である。
【００３３】まず、図８を参照すると、メモリ３０Ａに
具備されたロウ冗長が３個（即ち、Ｒ＝３）で、カラム
冗長が２個（即ち、Ｃ＝２）であるので、ロウフィルエ
ントリの全体エントリ個数は９個（即ち、３＋３×２＝
９）になり、カラムフィルエントリの全体エントリ個数
は８個（即ち、２＋２×３＝８）になる。この時、カラ
ム冗長が２個（即ち、Ｃ＝２）であるから、ロウフィル
エントリ２５のカラムフィルエントリのポインタには２
個（Ｃｏｌ．Ｅｎｔｒｙ Ｐｔｒｌ，Ｃｏｌ．Ｅｎｔｒ
ｙ ｐｔｒ２）が割り当てられる。そしてロウ冗長が３
個（即ち、Ｒ＝３）であるからカラムフィルエントリ２
６のロウフィルエントリのポインタには３個（Ｒｏｗ．
Ｅｎｔｒｙ Ｐｔｒｌ，Ｒｏｗ Ｅｎｔｒｙ ｐｔｒ
２，ＲｏｗＥｎｔｒｙ ｐｔｒ３）が割り当てられる。
【００３４】ロウフィルエントリ２５を参照すると、第
１不良セル（ａ）が発見されると、第１不良セル（ａ）
のロウアドレスがエントリに貯蔵されているか否かを判
定する。この場合、第１不良セル（ａ）のロウアドレス
（即ち、１）はロウフィルエントリ２５に貯蔵されてい
ないので、ロウフィルエントリ２５の第１エントリが有
効（Ｖａｌｉｄ）となり、第１不良セル（ａ）のロウア
ドレス（即ち、１）がロウアドレス（Ｒｏｗ Ａｄｄｒ
ｅｓｓ）欄に書き込まれる。そして、現在までロウから
発見された不良セルの個数は１個であるからロウヒット
カウント（Ｒｏｗ Ｈｉｔ Ｃｏｕｎｔ）欄に‘１’が
書き込まれる。この時、第１不良セル（ａ）のカラムア
ドレス情報はカラムフィルエントリ２６の第１エントリ
に書き込まれるから、カラムフィルエントリポインタ
（Ｃｏｌ．Ｅｎｔｒｙ Ｐｔｒｌ１）欄に‘１’が書き
込まれる。
【００３５】続いて、カラムフィルエントリ２６を参照
すると、第１不良セル（ａ）が発見されると、第１不良
セル（ａ）のカラムアドレスがエントリに貯蔵されてい
るか否かを判定する。この場合、第１不良セル（ａ）の
カラムアドレス（即ち、３）はカラムフィルエントリ２
６に貯蔵されていないので、カラムフィルエントリ２６
の第１エントリが有効となり、第１不良セル（ａ）のカ
ラムアドレス（即ち、３）がカラムアドレス（Ｃｏｌｕ
ｍｎ Ａｄｄｒｅｓｓ）欄に書き込まれる。そして、現
在までカラムから発見された不良セルの個数は１個であ
るからカラムヒットカウント（Ｃｏｌｕｍｎ Ｈｉｔ
Ｃｏｕｎｔ）欄に‘１’が書き込まれる。この時、第１
不良セル（ａ）のロウアドレス情報はロウフィルエント
リ２５の第１エントリに書き込まれるから、ロウフィル
エントリポインタ（Ｒｏｗ．Ｅｎｔｒｙ Ｐｔｒ１）欄
に‘１’が書き込まれる。
【００３６】続いて、図９に示すロウフィルエントリ２
５を参照すると、第１不良セル（ａ）に続いて第２不良
セル（ｂ）が発見されると、第２不良セル（ｂ）のロウ
アドレスがエントリに貯蔵されているか否かを判定す
る。この時、第２不良セル（ｂ）のロウアドレス（即
ち、１）はもうロウフィルエントリ２５の第１エントリ
に貯蔵されているので、第１エントリを共有して第２不
良セル（ｂ）の不良情報を貯蔵し、ロウアドレスが同一
であるからロウアドレス（Ｒｏｗ Ａｄｄｒｅｓｓ）欄
のデータ値は変更しない。そして、現在までロウ（即
ち、１）から発見された不良セルの個数は全部で２個で
あるから、ロウヒットカウント（Ｒｏｗ Ｈｉｔ Ｃｏ
ｕｎｔ）欄に‘２’が書き込まれる。この場合、第２不
良セル（ｂ）のカラムアドレス情報はカラムフィルエン
トリ２６の第２エントリに書き込まれるから、カラムフ
ィルエントリポインタ（Ｃｏｌ．Ｅｎｔｒｙ Ｐｔｒ
２）欄に‘２’が書き込まれる。
【００３７】続いて、図９に図示されたカラムフィルエ
ントリ２６を参照すると、第２不良セル（ｂ）が発見さ
れると、第２不良セル（ｂ）のカラムアドレスがエント
リに貯蔵されているか否かを判定する。この場合、第２
不良セル（ｂ）のカラムアドレス（即ち、５）はカラム
フィルエントリ２６に貯蔵されていないので、カラムフ
ィルエントリ２６の第２エントリが有効となり、第２不
良セル（ｂ）のカラムアドレス（即ち、５）がカラムア
ドレス（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ）欄に書き込ま
れる。現在までカラムから発見された不良セルの個数は
１個であるから、カラムヒットカウント（Ｃｏｌｕｍｎ
Ｈｉｔ Ｃｏｕｎｔ）欄に‘１’が書き込まれる。こ
の時、第２不良セル（ｂ）のロウアドレス情報はロウフ
ィルエントリ２５の第１エントリに書き込まれるから、
ロウフィルエントリポインタ（Ｒｏｗ Ｅｎｔｒｙ Ｐ
ｔｒ１）欄に‘１’が書き込まれる。
【００３８】しかし、前述した場合のようにメモリ３０
Ａに具備されたロウ冗長が３個（即ち、Ｒ＝３）であ
り、カラム冗長が２個（即ち、Ｃ＝２）である場合、仮
に、ロウ（即ち、１）から３個以上の不良セルが発見さ
れると、（即ち、‘Ｒｏｗ Ｈｉｔ Ｃｏｕｎｔ’値が
カラム冗長個数を超過することになると）、この不良セ
ルはカラム冗長の復旧範囲を超過することになるから、
ロウ冗長を使用しなければ復旧が不可能である。従っ
て、このように任意のロウからカラム冗長個数を超過す
る不良が発見されると、該当ロウの‘Ｒｏｗ Ｍｕｓ
ｔ’欄は‘１’に設定され、該当ロウに貯蔵されている
不良セルのカラムアドレスを貯蔵しているカラムフィル
エントリの ‘Ｃｏｌｕｍｎ Ｈｉｔ Ｃｏｕｎｔ’値
は各々‘１’ずつ減らされる。ついで、ロウエントリの
カラムフィルエントリポインタが削除され、次のロウに
対する不良セルのチェックが行われる。このような動作
は、ロウフィルエントリ２５を例に挙げて説明したが、
カラムフィルエントリ２６でも同様に行われる。
【００３９】前述のような方法を図１０乃至図１７に対
して反復して実行すると、図１７に示すようにロウフィ
ルエントリ２５とカラムフィルエントリ２６とが求めら
れる。ロウフィルルエントリ２５とカラムフィルエント
リ２６とが求められると、本発明による自己復旧回路２
０はエントリ２５，２６に基づいて不良セルに対する復
旧方法を決定し、自動的な復旧を実行する。本発明によ
る不良セルの復旧方法の決定過程は次のようになる。
【００４０】図１８乃至図２３は、図８乃至図１７に示
した方法によって貯蔵されたロウ及びカラムフィルエン
トリ情報に基づき内蔵メモリ３０上に発生した不良セル
の復旧方法を決定する過程を説明するための図である。
本発明による自己復旧回路２０はロウ及びカラムフィル
エントリ２５，２６に貯蔵された不良セルアドレス情報
に基づき、該当エントリに含まれた不良セルに対する復
旧方法を決定しながら、これに対応する相手先エントリ
に貯蔵された不良セルの個数を減少させる。このような
方法によって、最終的にロウ及びカラムフィルエントリ
２５，２６に残った情報によってロウ／カラム冗長を利
用した最適の復旧が実行される。復旧が実行されると、
自己復旧回路２０は不良セルが発生した位置のアドレス
を受け入れ、これを修復したアドレス（Ｒｅｐａｉｒｅ
ｄ Ａｄｄｒｅｓｓ）に変換してメモリ３０に送出す
る。
【００４１】このような復旧方法の決定のために、エン
トリ２５，２６は、メジャー（ｍａｊｏｒ）エントリと
マイナ（ｍｉｎｏｒ）エントリとに区分される。この
時、メジャーエントリとマイナエントリとはメモリ３０
に具備されたロウ及びカラム冗長個数によって決定され
る。例えば、ロウ冗長個数が３（即ち、Ｒ＝３）であ
り、カラム冗長個数が２（即ち、Ｃ＝２）である場合、
ロウフィルエントリ２５がメジャーエントリになり、カ
ラムフィルエントリ２６がマイナエントリになる。復旧
が実行される情報だけをロウ及びカラムフィルエントリ
２５、２６に残し、他の情報を一度に除去するために
は、マイナエントリから選択して次のような動作を実行
する。
【００４２】まず、図１８を参照すると、マイナエント
リであるカラムフィルエントリ２６に含まれた複数個の
エントリ中の不良個数を示すカラムヒットカウント値が
一番多い第１エントリが選択される。選択された第１エ
ントリは、カラム冗長を利用して復旧することに決定さ
れる。第１エントリに貯蔵された不良セルのロウアドレ
スに対する情報はロウフィルエントリポインタ（Ｒｏｗ
Ｅｎｔｒｙ Ｐｔｒ１，Ｒｏｗ Ｅｎｔｒｙ Ｐｔｒ
２，Ｒｏｗ Ｅｎｔｒｙ Ｐｔｒ３）欄に表示されてい
る。エントリポインタ（Ｒｏｗ Ｅｎｔｒｙ Ｐｔｒ
１，Ｒｏｗ Ｅｎｔｒｙ Ｐｔｒ２，Ｒｏｗ Ｅｎｔｒ
ｙ Ｐｔｒ３）の欄を参照すると、｀１，３，６´が貯
蔵されているが、これはロウフィルエントリ２５の第
１，第３及び第６エントリに前記第１エントリに貯蔵さ
れた不良セルのロウアドレスに対する情報が貯蔵されて
いることを意味する（矢印参照）。
【００４３】カラムフィルエントリ２６の第１エントリ
は前述したように、カラム冗長を利用して復旧されるか
ら、カラム復旧（Ｃｏｌｕｍｎ Ｍｕｓｔ）欄には｀１
´が書き込まれ、ロウフィルエントリポインタ（Ｒｏｗ
Ｅｎｔｒｙ Ｐｔｒ１，Ｒｏｗ Ｅｎｔｒｙ Ｐｔｒ
２，Ｒｏｗ Ｅｎｔｒｙ Ｐｔｒ３）欄は削除される。
そして、ロウフィルエントリ２５の第１，第３及び第６
エントリに貯蔵されたロウヒットカウント値が各々｀１
´ずつ減らされる。この場合、仮に減らされたロウヒッ
トカウント値が各々｀０´になると、該当するエントリ
は削除される。例えば、ロウフィルエントリ２５の第１
エントリのロウヒットカウント値は｀２´から｀１´に
減らされ、ロウフィルエントリ２５の第３及び第６エン
トリのロウヒットカウント値は｀１´から｀０´に減ら
される。その結果、第３及び第６エントリ全体がロウフ
ィルエントリ２５から削除される。
【００４４】図１８乃至２３は前述した過程が実行され
た以後の結果を示している。図１９を参照すると、マイ
ナエントリであるカラムフィルエントリ２６に含まれた
複数個のエントリの中でカラム復旧（Ｃｏｌｕｍｎ Ｍ
ｕｓｔ）に指定されないエントリ中のカラムヒットカウ
ント値が一番大きい第２エントリが選択される。選択さ
れた第２エントリは、カラム冗長を利用して復旧するこ
とに決定される。第２エントリに貯蔵された不良セルの
ロウアドレスに対する情報はロウフィルエントリポイン
タ（Ｒｏｗ Ｅｎｔｒｙ Ｐｔｒ１，Ｒｏｗ Ｅｎｔｒ
ｙ Ｐｔｒ２，Ｒｏｗ Ｅｎｔｒｙ Ｐｔｒ３）欄に表
示されている。エントリポインタ（Ｒｏｗ Ｅｎｔｒｙ
Ｐｔｒ１，Ｒｏｗ Ｅｎｔｒｙ Ｐｔｒ２，Ｒｏｗ
Ｅｎｔｒｙ Ｐｔｒ３）欄を参照すると、｀１，４，５
´が貯蔵されているが、これはロウフィルエントリ２５
の第１，第４及び第５エントリに前記第２エントリに貯
蔵された不良セルのロウアドレスに対する情報が貯蔵さ
れていることを意味する（矢印参照）。
【００４５】図１８で実行した過程と同様に、カラムフ
ィルエントリ２６の第２エントリのカラム復旧（Ｃｏｌ
ｕｍｎ Ｍｕｓｔ）欄にはカラム冗長を利用して復旧す
ることを示す｀１´が書き込まれ、ロウフィルエントリ
ポインタ（Ｒｏｗ Ｅｎｔｒｙ Ｐｔｒ１，Ｒｏｗ Ｅ
ｎｔｒｙ Ｐｔｒ２，Ｒｏｗ Ｅｎｔｒｙ Ｐｔｒ３）
欄は削除される。そして、ロウフィルエントリ２５の第
１，第４及び第５エントリに貯蔵されたロウヒットカウ
ント値が各々｀１´ずつ減らされる。例えば、ロウフィ
ルエントリ２５の第１エントリのロウヒットカウント値
は｀１´から｀０´に減らされた後、エントリ全体が削
除され、第４及び第５エントリのロウヒットカウント値
は｀２´から｀１´に減らされる。
【００４６】前述したように、マイナエントリを優先的
に選択する理由は、マイナ冗長個数が少ないので選択す
る回数が少なく、各々のマイナエントリ選択時に、これ
に対応するもっと多いメジャーエントリヒット値を減ら
すことで復旧サイクル（Ｒｅｐａｉｒ ｃｙｃｌｅ）を
減らすことができるからである。
【００４７】図２０は前述した過程が実行された以後の
結果を示している。図２０を参照すると、内蔵メモリに
具備された２個のカラム冗長による復旧方法が全て選択
されたことが分かる。従って、今後はメジャーエントリ
を基準にして、前述した一連の過程が反復されて実行さ
れる。
【００４８】まず、メジャーエントリロウフィルエント
リ２５に含まれた多数個のエントリ中の不良個数を示す
ロウヒットカウント値が一番大きい第２エントリが選択
される。選択された第２エントリは、ロウ冗長を利用し
て復旧することに決定される。第２エントリに貯蔵され
た不良セルのカラムアドレスに対する情報はカラムフィ
ルエントリポインタ（Ｃｏｌ． Ｅｎｔｒｙ Ｐｔｒ
１，Ｃｏｌ． Ｅｎｔｒｙ Ｐｔｒ２）欄に表示されて
いる。エントリポインタ（Ｃｏｌ． ＥｎｔｒｙＰｔｒ
１，Ｃｏｌ． Ｅｎｔｒｙ Ｐｔｒ２）欄を参照する
と、｀３，４´が貯蔵されているが、これはカラムフィ
ルエントリ２６の第３及び第４エントリに前記第２エン
トリに貯蔵された不良セルのカラムアドレスに対する情
報が貯蔵されていることを意味する（矢印参照）。
【００４９】この時、ロウフィルエントリ２５の第２エ
ントリのロウ復旧（Ｒｏｗ Ｍｕｓｔ）欄にはロウ冗長
を利用して復旧することを示す｀１´が書き込まれ、カ
ラムフィルエントリポインタ（Ｃｏｌ． Ｅｎｔｒｙ
Ｐｔｒ１，Ｃｏｌ． Ｅｎｔｒｙ Ｐｔｒ２）欄は削除
される。そして、カラムフィルエントリ２６の第３及び
第４エントリに貯蔵されたカラムヒットカウント値が各
々｀１´ずつ減らされる。例えば、カラムフィルエント
リ２６の第３エントリのカラムヒットカウント値は｀２
´から｀１´に減らされ、第４エントリのカラムヒット
カウント値は｀１´から｀０´に減らされた後、第４エ
ントリ全体が削除される。
【００５０】前述したような過程を図２１及び図２２に
示すように反復して実行すると、結局は図２３に示すよ
うな結果が得られる。図２３を参照すると、内蔵メモリ
に具備されたロウ冗長個数だけ不良セル情報がロウフィ
ルエントリ２５とカラムフィルエントリ２６とに各々最
終的に残されていることが分かる。その結果、ロウフィ
ルエントリ２５にアドレス情報が貯蔵された不良セルは
ロウ冗長を使用して復旧され、カラムフィルエントリ２
６にアドレス情報が貯蔵された不良セルはカラム冗長を
使用して復旧される。この時、仮にロウ又はカラムエン
トリ２５，２６にロウ復旧又はカラム復旧に指定されな
い有効エントリが存在すると、このエントリに貯蔵され
た不良セルは復旧が不可能な状態となる。
【００５１】このように復旧が不可能な状態は、不良セ
ル位置分布が特定な位置に対して全ての方向に対称にな
っている時等に発生し、このようなセルにはその位置分
布故に本発明を適用させ復旧可能であると判定されるこ
とも、復旧不可能であると判定されることもある。しか
し、このような特定の不良の発生頻度は極めて低く、次
に復旧結果グラフを通じて詳しく説明するが、本発明に
よる自己復旧回路及びその自己復旧方法はほとんどの不
良に対して実行することができ、復旧率もまた高い。
【００５２】図８は図１８乃至図２３に示された過程に
よって決定された不良セル復旧方法によって不良セルが
復旧された結果を示す図である。図８を参照すると、ａ
乃至ｊの位置に不良セルが存在した内蔵メモリ３０Ａは
メモリに具備されているロウ及びカラム冗長によって図
２４に示されるメモリ３０Ｂのように復旧される。
【００５３】図２５は図１に示す自己復旧回路２０の動
作手順を示す流れ図である。図２５を参照すると、本発
明による自己復旧回路２０は、段階Ｓ２０で図８乃至図
１７のような過程を経てロウフィルエントリ２５及びカ
ラムフィルエントリ２６を各々形成する。続いて、段階
Ｓ４０では段階Ｓ２０によって形成されたロウフィルエ
ントリ２５及びカラムフィルエントリ２６情報を利用し
て図１８乃至図２３に示された過程のように、復旧効率
が一番高いエントリから選択して不良（欠陥）に対する
復旧方法を決定し、これに対応する相手先エントリに貯
蔵されたヒットカウント値（即ち、不良の個数）を´１
｀ずつ減らしていくことで、復旧を実行する情報だけを
最終的に残す。ここで、復旧効率はエントリに貯蔵され
た不良の個数が多いほど高くなる特徴を有する。続い
て、自己復旧回路２０は段階Ｓ６０から、不良セルに対
する論理的復旧を実行し、復旧されたアドレス（Ｒｅｐ
ａｉｒ Ａｄｄｒｅｓｓ）をメモリに送出する。
【００５４】図２６及び図２７は図２５に示す流れ図中
のロウフィルエントリ及びカラムフィルエントリを形成
する方法の手順を詳細に示す流れ図である。
【００５５】まず、図２６を参照すると、段階Ｓ２１で
はメモリ全体に対して不良チェックが完了したか否かを
判定する。判定の結果、メモり全体に対する不良チェッ
クが完了していると図２８に示す段階Ｓ４１に進み、メ
モり全体に対する不良チェックが完了していないと、段
階Ｓ２２に進んで、メモリ不良セル（Ｆ１）が発生して
いるかを判定する。判定の結果、メモリに不良セル（Ｆ
１）が発生していたら段階Ｓ２３に進んで、不良セル
（Ｆ１）のロウアドレスがロウフィルエントリに存在す
るか否かを判定する。不良セル（Ｆ１）のロウアドレス
がロウフィルエントリに存在すると、段階Ｓ２４に進ん
で、ロウフィルエントリに含まれたロウヒットカウント
（Ｒｏｗ Ｈｉｔ Ｃｏｕｎｔ）値を｀１´だけ増加さ
せる。そして段階Ｓ２５では、不良セル（Ｆ１）のカラ
ムアドレスが貯蔵されるカラムフィルエントリ位置をロ
ウフィルエントリ中のカラムフィルエントリポインタ
（Ｃｏｌｕｍｎ Ｆｉｌｌ Ｅｎｔｒｙ Ｐｏｉｎｔｅ
ｒ）に貯蔵した後、図２６に示す段階Ｓ２６に進む。
【００５６】段階Ｓ２３での判定の結果、不良セル（Ｆ
１）のロウアドレスがロウフィルエントリに存在しない
と、段階Ｓ２９に進んでロウフィルエントリにオーバー
フロウが発生しているか否かを判定する。判定の結果、
ロウフィルエントリにオーバーフロウが発生していなか
ったら、段階Ｓ３０で不良セル（Ｆ１）のロウアドレス
をロウフィルエントリに貯蔵した後、段階Ｓ２５に進ん
で、不良セル（Ｆ１）のカラムアドレスが貯蔵されるカ
ラムフィルエントリ位置をロウフィルエントリ中のカラ
ムフィルエントリポインタに貯蔵する。そして、図２７
に示す段階Ｓ２６に進む。しかし、ロウフィルエントリ
にオーバーフロウが発生していると不良セル（Ｆ１）は
復旧不可能であると判定する。
【００５７】図２７を参照すると、段階Ｓ２６では不良
セル（Ｆ１）のカラムアドレスがカラムフィルエントリ
中に存在するか否かを判定する。判定の結果、不良セル
（Ｆ１）のカラムアドレスがカラムフィルエントリに存
在すると、段階Ｓ２７に進んで、カラムフィルエントリ
に含まれたカラムヒットカウント（Ｃｏｌｕｍｎ Ｈｉ
ｔ Ｃｏｕｎｔ）値を｀１´だけ増加させる。続いて、
段階Ｓ２８に進んで、不良セル（Ｆ１）のロウアドレス
が書き込まれたロウフィルエントリの位置をカラムフィ
ルエントリのロウフィルエントリポインタ（Ｒｏｗ Ｆ
ｉｌｌ Ｅｎｔｒｙ Ｐｏｉｎｔｅｒ）に貯蔵した後、
図２６に示す段階Ｓ２１に戻る。
【００５８】段階Ｓ２６での判定の結果、不良セル（Ｆ
１）のカラムアドレスがカラムフィルエントリに存在し
ないと、段階Ｓ３１に進み、カラムフィルエントリがオ
ーバーフロウしているか否かを判定する。判定の結果、
カラムフィルエントリがオーバーフロウしていないと、
段階Ｓ３２で、不良セル（Ｆ１）のカラムアドレスをカ
ラムフィルエントリに貯蔵した後、段階Ｓ２８に進む。
しかし、カラムフィルエントリがオーバーフロウしてい
たら不良セル（Ｆ１）は復旧不可能であると判定され
る。
【００５９】図２８及び図２９は図２５に示す流れ図中
のロウフィルエントリ及びカラムフィルエントリ情報を
利用してロウ及びカラム冗長を利用した復旧方法を決定
する順序を詳細に示した流れ図である。ロウ及びカラム
冗長を利用した復旧方法を決定する前に、本発明による
自己復旧回路２０はロウ及びカラムフィルエントリの各
々に対して復旧が実行される情報だけを残し、他の情報
は削除する過程を経る。
【００６０】まず、図２８を参照すると、段階Ｓ４１で
は復旧可能な情報以外の情報を一度に出来るだけ多数削
除するために、ロウフィルエントリとカラムフィルエン
トリとをメジャーエントリ（ｍａｊｏｒ ｅｎｔｒｙ）
とマイナエントリ（ｍｉｎｏｒ ｅｎｔｒｙ）とに区分
する。ここで、内蔵メモリに具備されたロウ及びカラム
冗長個数がメジャーエントリとマイナエントリとを区分
する基準になる。
【００６１】続いて段階Ｓ４２では、マイナエントリの
冗長個数だけロウ復旧（Ｒｏｗ Ｍｕｓｔ）又はカラム
復旧（Ｃｏｌｕｍｎ Ｍｕｓｔ）に復旧方法が指定され
ているか否かを判定する。判定の結果、マイナエントリ
が冗長個数だけロウ復旧方法が指定されていると、図２
９に示された段階Ｓ５１に進み、マイナエントリが冗長
個数だけロウ復旧方法を指定していないと、段階Ｓ４３
に進む。段階Ｓ４３では、復旧方法が指定されていない
マイナエントリ中のヒットカウント（ＨｉｔＣｏｕｎ
ｔ）値が一番大きいエントリを選択してロウ復旧又はカ
ラム復旧を指定する。続いて、段階Ｓ４４では選択され
たマイナエントリに対する情報を貯蔵しているメジャー
エントリのヒットカウント値を｀１´だけ減らす。そし
て段階Ｓ４５ではヒットカウント値が減らされたメジャ
ーエントリのヒットカウント値が｀０´であるか否かを
判定し、メジャーエントリのヒットカウント値が｀０´
であると、段階Ｓ４６で該当エントリ全体を削除する。
メジャーエントリのヒットカウント値が｀０´ではない
と段階Ｓ４２に戻る。
【００６２】続いて図２９を参照すると、段階Ｓ５１で
はメジャーエントリが冗長個数だけロウ復旧又はカラム
復旧の復旧方法が指定されているか否かを判定する。判
定の結果、メジャーエントリの冗長個数だけ復旧方法が
指定されていないと段階Ｓ５２に進む。段階Ｓ５２で
は、復旧方法が指定されていないメジャーエントリ中の
ヒットカウント値が一番大きいエントリを選択してロウ
復旧又はカラム復旧の復旧方法を指定する。続いて段階
Ｓ５３では選択されたメジャーエントリに対する情報を
貯蔵しているマイナエントリのヒットカウント値を｀１
´だけ減らす。そして、段階Ｓ５４ではヒットカウント
値が減らされたマイナエントリのヒットカウント値が｀
０´であるか否かを判定し、マイナエントリのヒットカ
ウント値が｀０´であると、段階Ｓ５５で該当エントリ
全体を削除する。そしてメジャーエントリのヒットカウ
ント値が｀０´ではないと段階Ｓ５１に戻る。
【００６３】段階Ｓ５１での判定の結果、メジャーエン
トリが冗長個数だけロウ復旧又はカラム復旧の復旧方法
が指定されていないと、段階Ｓ５６に進み、復旧方法が
指定されていない有効エントリが存在するか否かを判定
する。判定の結果、そのような条件を満足するエントリ
が存在すると、そのエントリに対応する不良セルは復旧
不可能であり、そのような条件を満足するエントリが存
在しないと、全ての不良セルは復旧可能であると判定す
る。
【００６４】図３０は本発明による不良セル復旧結果と
従来技術による不良セルの復旧結果とを対比した図であ
る。図３０を参照すると、｀Ａ´に示すグラフは本発明
による自己復旧回路の復旧結果を示し、｀Ｂ´に示すグ
ラフは従来技術による自己復旧回路の復旧結果を示す。
このグラフ（Ａ，Ｂ）は各々内蔵メモリのロウ冗長が３
個であり、カラム冗長が２個である場合に対するグラフ
である。復旧結果グラフは、各々の不良セル個数（即
ち、６個〜１２個）に対して１千万回ずつ、合わせて７
千万回の模擬実験を行った結果を示している。
【００６５】この場合、従来技術及び本発明による自己
復旧回路の模擬実験（ｓｉｍｕｌａｔｉｏｎ）結果は、
内蔵メモリに６個又は１２個の不良セルが存在する場合
に対してだけ示されている。ここで、不良セルに対する
復旧シミュレーションを｀６´から始めた理由は、ロウ
冗長とカラム冗長の合計が｀５´であるから、５個以下
の不良セルが発生した場合に対してはどんな復旧方法を
使用しても十分に復旧が可能だからである。そして、自
己復旧回路の不良セルに対する復旧シミュレーションを
｀１２´まで実行した理由は、ロウ冗長が３個であり、
カラム冗長が２個である場合、本発明による自己復旧回
路はもちろん、従来のどんな自己復旧回路も｀２×Ｒ×
Ｃ´（即ち、２×３×２＝１２）個を超過する不良セル
に対しては復旧が不可能であるからである。従って、｀
１２´を超過する不良セルの復旧に対しては考慮してい
ない。
【００６６】図３０に示すように、｀Ｂ´に示す従来技
術による自己復旧回路の復旧結果グラフは｀Ａ´に表す
本発明による自己復旧回路の復旧結果グラフに比べ、不
良セル個数が増加するほど復旧率（Ｒｅｐａｉｒ Ｃｏ
ｖｅｒａｇｅ）が急激に落ちることが分かる。これに比
べて本発明による復旧結果は不良セルの個数が増加して
もほとんど一定した復旧率を維持する。
【００６７】図３０を参照すると、本発明による復旧結
果グラフ（Ａ）は、不良セル個数が１１個である場合よ
り１２個である場合の方が復旧率が高く現れることが分
かる。その理由は、マイナエントリに復旧しなければな
らないマイナエントリ（例えば、カラムフィルエント
リ）中のヒットカウント値がメジャー冗長個数（例え
ば、Ｒ＝３）以上であることが最少なマイナ冗長個数
（例えば、Ｃ＝２）以上存在するから、マイナ冗長に復
旧するためにエントリ選択する正確度がより高くなるか
らである。そして、メジャーエントリに復旧しなければ
ならないメジャーエントリ（例えば、ロウフィルエント
リ）中のヒットカウント値がマイナ冗長個数（例えば、
Ｃ＝２）以上であることが最少なメジャー冗長個数（例
えば、Ｒ＝３）以上存在するから、メジャー冗長に復旧
するためにエントリ選択する正確度がより高くなるから
である。
【００６８】
【発明の効果】前述したように、従来技術による復旧結
果（Ｂ）では、不良セル個数が増加するほど復旧率が急
激に落ちるが、本発明による復旧結果（Ａ）では不良セ
ルの個数が増加してもほとんど一定した復旧率を維持す
るという特徴を有する。その外にも、従来技術による復
旧方法では内蔵メモリに具備されたロウ及びカラム冗長
の個数に多くの制約を受けるが、本発明による自己復旧
回路及びそれによる不良セルの復旧方法では内蔵メモリ
に具備されたロウ及びカラム冗長の個数に制約をほとん
ど受けないという特徴を有する。
【００６９】従って、本発明による自己復旧回路は、内
蔵メモリが複数個のロウ／カラム冗長を具備する場合は
もちろん、内蔵メモリから発生する不良セルの個数が増
加してもほとんど一定した復旧率を維持することができ
る。したがって、多重冗長を持った内蔵メモリの不良セ
ルをより正確に復旧することができる。
【００７０】以上、本発明による回路の構成及び動作を
図面を参照して説明したが、これは一例に過ぎず本発明
の技術的思想を脱しない範囲で多様な変化及び変更が可
能であることはいうまでもない。
【００７１】以上のように本発明によると、多重冗長を
有した内蔵メモリに発生した不良セルをより正確に復旧
することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る集積半導体装置の構
成を示すブロック図。
【図２】従来技術によるフィルエントリの構成を示す
図。
【図３】本発明によるロウフィルエントリの構成を示す
図。
【図４】本発明によるカラムフィルエントリの構成を示
す図。
【図５】図３及び図４に示す各々のエントリに含まれる
データ貯蔵領域の構成を示す図。
【図６】図３及び図４に示す各々のエントリに含まれる
データ貯蔵領域の構成を示す図。
【図７】図１に示す内蔵メモリ上に発生した不良の一例
を示す図。
【図８】図７に示す内蔵メモリ上に発生した不良セルに
対するアドレスなどの情報を図３及び図４に示すロウ及
びカラムフィルエントリに貯蔵するための方法を説明す
る図。
【図９】図７に示す内蔵メモリ上に発生した不良セルに
対するアドレスなどの情報を図３及び図４に示すロウ及
びカラムフィルエントリに貯蔵するための方法を説明す
る図。
【図１０】図７に示す内蔵メモリ上に発生した不良セル
に対するアドレスなどの情報を図３及び図４に示すロウ
及びカラムフィルエントリに貯蔵するための方法を説明
する図。
【図１１】図７に示す内蔵メモリ上に発生した不良セル
に対するアドレスなどの情報を図３及び図４に示すロウ
及びカラムフィルエントリに貯蔵するための方法を説明
する図。
【図１２】図７に示す内蔵メモリ上に発生した不良セル
に対するアドレスなどの情報を図３及び図４に示すロウ
及びカラムフィルエントリに貯蔵するための方法を説明
する図。
【図１３】図７に示す内蔵メモリ上に発生した不良セル
に対するアドレスなどの情報を図３及び図４に示すロウ
及びカラムフィルエントリに貯蔵するための方法を説明
する図。
【図１４】図７に示す内蔵メモリ上に発生した不良セル
に対するアドレスなどの情報を図３及び図４に示すロウ
及びカラムフィルエントリに貯蔵するための方法を説明
する図。
【図１５】図７に示す内蔵メモリ上に発生した不良セル
に対するアドレスなどの情報を図３及び図４に示すロウ
及びカラムフィルエントリに貯蔵するための方法を説明
する図。
【図１６】図７に示す内蔵メモリ上に発生した不良セル
に対するアドレスなどの情報を図３及び図４に示すロウ
及びカラムフィルエントリに貯蔵するための方法を説明
する図。
【図１７】図７に示す内蔵メモリ上に発生した不良セル
に対するアドレスなどの情報を図３及び図４に示すロウ
及びカラムフィルエントリに貯蔵するための方法を説明
する図。
【図１８】図８〜図１７に示す方法によって貯蔵された
ロウ及びカラムフィルエントリ情報に基づき、内蔵メモ
リ上に発生した不良セルの復旧方法を決定する過程を説
明する図。
【図１９】図８〜図１７に示す方法によって貯蔵された
ロウ及びカラムフィルエントリ情報に基づき、内蔵メモ
リ上に発生した不良セルの復旧方法を決定する過程を説
明する図。
【図２０】図８〜図１７に示す方法によって貯蔵された
ロウ及びカラムフィルエントリ情報に基づき、内蔵メモ
リ上に発生した不良セルの復旧方法を決定する過程を説
明する図。
【図２１】図８〜図１７に示す方法によって貯蔵された
ロウ及びカラムフィルエントリ情報に基づき、内蔵メモ
リ上に発生した不良セルの復旧方法を決定する過程を説
明する図。
【図２２】図８〜図１７に示す方法によって貯蔵された
ロウ及びカラムフィルエントリ情報に基づき、内蔵メモ
リ上に発生した不良セルの復旧方法を決定する過程を説
明する図。
【図２３】図８〜図１７に示す方法によって貯蔵された
ロウ及びカラムフィルエントリ情報に基づき、内蔵メモ
リ上に発生した不良セルの復旧方法を決定する過程を説
明する図。
【図２４】図１８〜図２３に示す過程によって決定され
た復旧方法により不良セルが復旧された結果を示す図。
【図２５】図１に示す自己復旧回路の動作手順を簡略に
示す流れ図。
【図２６】図２５に示す流れ図中のロウフィルエントリ
及びカラムフィルエントリを形成する方法の動作手順を
示す流れ図。
【図２７】図２５に示す流れ図中のロウフィルエントリ
及びカラムフィルエントリを形成する方法の動作手順を
示す流れ図。
【図２８】図２５に示す流れ図中のロウフィルエントリ
及びカラムフィルエントリ情報を利用してロウ及びカラ
ム冗長を利用した復旧方法を決定する手順を詳しく示す
流れ図。
【図２９】図２５に示す流れ図中のロウフィルエントリ
及びカラムフィルエントリ情報を利用してロウ及びカラ
ム冗長を利用した復旧方法を決定する手順を詳しく示す
流れ図。
【図３０】本発明による不良セルの復旧結果と従来技術
による不良セルの復旧結果とを対比して示す図。
【符号の説明】
１０ 自己診断回路 １１ 自己診断制御器 １２ アドレス発生器 １３ データ発生器 １４ 比較器 ２０ 自己復旧回路 ２１ 自己復旧制御器 ２２ アドレスチェッカ ２３ 第１フィルロジック ２４ 第２フィルロジック ２５ ロウフィルエントリ ２６ カラムフィルエントリ ２７ アロケーションロジック ３０ 内蔵メモリ ３１ ロウ冗長 ３２ カラム冗長
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B018 GA06 JA12 JA21 KA16 NA10 RA02 5F038 DF04 DF05 DT08 DT14 DT18 EZ20 5L106 CC01 CC14 CC17 CC21 DD24 DD25

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 集積回路半導体装置において、 複数個のロウ冗長と複数個のカラム冗長とを具備した内
    蔵メモリと、 前記メモリの不良を検出するための自己診断回路と、 前記自己診断回路から検出された不良に対する情報をロ
    ウ及びカラム別に区分して貯蔵し、前記情報に応答して
    不良に対する復旧方法を決定し、前記復旧方法によって
    復旧されたアドレスを前記内蔵メモリに送出するための
    自己復旧回路とを含み、 前記自己復旧回路は、 前記自己復旧回路の諸動作を制御するための自己復旧制
    御器と、 複数個のデータ貯蔵領域を含む複数個のエントリで構成
    され、前記メモリに発生した不良のロウアドレスと、該
    ロウから発生する不良の個数を貯蔵するための第１貯蔵
    手段と、 前記自己復旧制御器の制御に応答して、前記ロウアドレ
    スと前記不良の個数とを前記第１貯蔵手段に貯蔵するた
    めの第１ロジックと、 複数個のデータ貯蔵領域を含む複数個のエントリで構成
    され、前記メモリで発生した不良のカラムアドレスと、
    該カラムから発生する不良の個数を貯蔵するための第２
    貯蔵手段と、 前記自己復旧制御器の制御に応答して、前記カラムアド
    レスと前記不良の個数とを前記第２貯蔵手段に貯蔵する
    ための第２ロジックと、 前記不良に対する情報の貯蔵時に、前記自己復旧制御器
    の制御に応答して、前記第１又は第２貯蔵手段に貯蔵さ
    れたロウ／カラムアドレスに対応するカラム／ロウアド
    レスが貯蔵された相手先貯蔵手段の位置情報を前記第１
    又は第２貯蔵手段に貯蔵し、前記不良に対する復旧方法
    の決定時に、前記自己復旧制御器の制御に応答して、前
    記位置情報が示す相手先貯蔵手段に貯蔵された不良の個
    数を一つずつ減少させるための第３ロジックと、 前記自己復旧制御器の制御に応答して、復旧されたロウ
    及びカラムアドレスを前記貯蔵メモリに送出するアドレ
    スチェカとを含むことを特徴とする内蔵メモリのための
    自己復旧回路を具備する集積回路半導体装置。
  2. 【請求項２】 前記自己復旧制御器は、 前記第１又は第２貯蔵手段中のエントリ個数が少ない貯
    蔵手段に貯蔵されている不良に対する復旧方法をまず決
    定し、エントリ個数が多い貯蔵手段に貯蔵されている不
    良に対する復旧方法を後に決定することを特徴とする請
    求項１に記載の内蔵メモリのための自己復旧回路を具備
    する集積回路半導体装置。
  3. 【請求項３】 前記自己復旧制御器は、 ロウ又はカラム冗長個数だけ第１又は第２貯蔵手段を構
    成しているエントリを選択して前記復旧方法を決定し、
    前記エントリ中の貯蔵された不良の個数が多いエントリ
    から選択することを特徴とする請求項２に記載の内蔵メ
    モリのための自己復旧回路を具備する集積回路半導体装
    置。
  4. 【請求項４】 前記第３ロジックは、 前記エントリの選択時に、前記自己復旧制御器の制御に
    応答して、選択されたエントリが示す相手先貯蔵手段の
    エントリに貯蔵された不良の個数を一つずつ減少させ、
    減少された不良の個数が０である時、該エントリ全体を
    削除することを特徴とする請求項３に記載の内蔵メモリ
    のための自己復旧回路を具備する集積回路半導体装置。
  5. 【請求項５】 前記第１貯蔵手段に含まれた各々のエン
    トリは、 該エントリが有効であることを示す情報を貯蔵するため
    の第１貯蔵領域と、 前記メモリで発生した不良セルのロウアドレスを貯蔵す
    るための第２貯蔵領域と、 前記第２貯蔵領域に貯蔵された前記ロウアドレスと同一
    のロウアドレスに存在する不良セルの個数を貯蔵するた
    めの第３貯蔵領域と、 前記第２貯蔵領域に貯蔵された不良セルのロウアドレス
    に対応するカラムアドレスが前記第１貯蔵手段の何番目
    のエントリに貯蔵されているかに対する位置情報を貯蔵
    するための第４貯蔵領域と、 該エントリの不良セルに対する復旧情報を貯蔵するため
    の第５貯蔵領域とを含むことを特徴とする請求項４に記
    載の内蔵メモリのための自己復旧回路を具備する集積回
    路半導体装置。
  6. 【請求項６】 前記メモリに具備された前記ロウ冗長の
    個数がＲであり、前記カラム冗長の個数がＣである時、
    前記第３貯蔵領域は｛「ｌｏｇ2Ｃ＋１」｝ビットで構
    成され、前記第４貯蔵領域は「ｌｏｇ2（Ｃ＋ＣＲ）」
    ビットでＣ個が構成されることを特徴とする請求項５に
    記載の内蔵メモリのための自己復旧回路を具備する集積
    回路半導体装置。
  7. 【請求項７】 前記メモリに具備された前記ロウ冗長の
    個数がＲであり、前記カラム冗長の個数がＣである時、
    前記第３貯蔵領域は最下位ビットが｀１´に設定された
    （Ｃ＋１）ビットで構成され、同一ロウに存在する不良
    個数が増加する毎に、前記第３貯蔵領域を構成している
    前記ビットが左側にシフトされ、前記第４領域はＣビッ
    トで構成され、各々のビットが前記位置情報を示すため
    のビットフラグとして使用されることを特徴とする請求
    項５に記載の内蔵メモリのための自己復旧回路を具備す
    る集積回路半導体装置。
  8. 【請求項８】 前記第２貯蔵手段に含まれた各々のエン
    トリは、 該エントリが有効であることを示す情報を貯蔵するため
    の第１貯蔵領域と、 前記メモリで発生した不良セルのカラムアドレスを貯蔵
    するための第２貯蔵領域と、 前記第２貯蔵領域に貯蔵された前記カラムアドレスと同
    一のカラムアドレスに存在する不良セルの個数を貯蔵す
    るための第３貯蔵領域と、 前記第２貯蔵領域に貯蔵された不良セルのカラムアドレ
    スに対応するロウアドレスが前記第２貯蔵手段の何番目
    のエントリに貯蔵されているかに対する位置情報を貯蔵
    するための第４貯蔵領域と、 該エントリに貯蔵された不良セルに対する復旧情報を貯
    蔵するための第５貯蔵領域とを含むことを特徴とする請
    求項１に記載の内蔵メモリのための自己復旧回路を具備
    する集積回路半導体装置。
  9. 【請求項９】 前記メモリに具備された前記ロウ冗長の
    個数がＲであり、前記カラム冗長の個数がＣである時、
    前記第３貯蔵領域は｛「ｌｏｇ2Ｒ＋１」｝ビットで構
    成され、前記第４貯蔵領域は「ｌｏｇ2（Ｒ＋ＲＣ）」
    ビットでＲ個が構成されることを特徴とする請求項８に
    記載の内蔵メモリのための自己復旧回路を具備する集積
    回路半導体装置。
  10. 【請求項１０】 前記メモリに具備された前記ロウ冗長
    の個数がＲであり、前記カラム冗長の個数がＣである
    時、前記第３貯蔵領域は最下位ビットが｀１´に設定さ
    れた（Ｒ＋１）ビットに構成され、同一カラムに存在す
    る不良個数が増加する毎に、前記第３貯蔵領域を構成し
    ている前記ビットが左側にシフトされ、前記第４領域は
    Ｒビットで構成され、各々のビットが前記位置情報を示
    すためのビットフラグとして使用されることを特徴とす
    る請求項８に記載の内蔵メモリのための自己復旧回路を
    具備する集積回路半導体装置。
  11. 【請求項１１】 複数個のロウ冗長と複数個のカラム冗
    長とを具備した内蔵メモリの自己復旧実行方法におい
    て、 前記メモリで検出された不良に対するロウ／カラムアド
    レスと、前記アドレスと同一のロウ／カラムから発生し
    た不良の個数及び前記不良のロウ／カラムアドレスに対
    応するカラム／ロウアドレスを貯蔵している相手先貯蔵
    手段の位置情報を各々貯蔵するための複数個のエントリ
    で構成された第１及び第２貯蔵手段を形成する段階と、 ロウ又はカラム冗長個数だけ第１又は第２貯蔵手段を構
    成しているエントリを選択して前記不良に対する復旧方
    法を決定し、前記エントリ中の貯蔵された不良の個数が
    多いエントリ順に選択し、前記エントリの選択時に、選
    択されたエントリが示す相手先貯蔵手段のエントリに貯
    蔵された不良の個数を一つずつ減少させる段階と、 前記決定された復旧方法に応答して復旧されたアドレス
    を前記メモリに送出する段階とを含むことを特徴とする
    内蔵メモリのための自己復旧回路を具備する集積回路半
    導体装置のメモリ復旧方法。
  12. 【請求項１２】 前記第１貯蔵手段は、複数個のデータ
    貯蔵領域で構成された複数個のエントリを含み、各々の
    エントリは、 該エントリが有効であることを示す情報を貯蔵するため
    の第１貯蔵領域と、 前記メモリで発生した不良セルのロウアドレスを貯蔵す
    るための第２貯蔵領域と、 前記第２貯蔵領域に貯蔵された前記ロウアドレスと同一
    のロウアドレスに存在する不良セルの個数を貯蔵するた
    めの第３貯蔵領域と、 前記第２貯蔵領域に貯蔵された不良セルのロウアドレス
    に対応するカラムアドレスが前記第２貯蔵手段の何番目
    のエントリに貯蔵されているかに対する位置情報を貯蔵
    するための第４貯蔵領域と、 該エントリの不良セルに対する復旧情報を貯蔵するため
    の第５貯蔵領域とを含むことを特徴とする請求項１１に
    記載の内蔵メモリのための自己復旧回路を具備する集積
    回路半導体装置のメモリ復旧方法。
  13. 【請求項１３】 前記第２貯蔵手段は、複数個のデータ
    貯蔵領域で構成された複数個のエントリを含み、各々の
    エントリは、 該エントリが有効であることを示す情報を貯蔵するため
    の第１貯蔵領域と、 前記メモリで発生した不良セルのカラムアドレスを貯蔵
    するための第２貯蔵領域と、 前記第２貯蔵領域に貯蔵された前記カラムアドレスと同
    一のカラムアドレスに存在する不良セルの個数を貯蔵す
    るための第３貯蔵領域と、 前記第２貯蔵領域に貯蔵された不良セルのカラムアドレ
    スに対応するロウアドレスが前記第２貯蔵手段の何番目
    エントリに貯蔵されているかに対する位置情報を貯蔵す
    るための第４貯蔵領域と、 該エントリに不良セルに対する復旧情報を貯蔵するため
    の第５貯蔵領域とを含むことを特徴とする請求項１１に
    記載の内蔵メモリのための自己復旧回路を具備する集積
    回路半導体装置のメモリ復旧方法。
  14. 【請求項１４】 前記第１及び第２貯蔵手段を形成する
    段階は、 前記メモリに不良が発生した時、前記不良のロウアドレ
    スが前記第１貯蔵手段に貯蔵されているかを判定する段
    階と、 判定の結果、前記不良のロウアドレスが前記第１貯蔵手
    段に貯蔵されていれば、前記ロウフィルエントリの第３
    貯蔵領域に貯蔵された不良セルの個数を１だけ増加させ
    た後、前記不良のカラムアドレスが貯蔵される前記第２
    貯蔵手段の位置情報を前記第４貯蔵領域に貯蔵する段階
    と、 判定の結果、前記不良のロウアドレスが前記第１貯蔵手
    段に貯蔵されていなければ、前記第１貯蔵手段に前記不
    良のアドレスを貯蔵した後、前記不良のカラムアドレス
    が貯蔵される前記第２貯蔵手段の位置情報を前記第４貯
    蔵領域に貯蔵する段階と、 前記不良のカラムアドレスが前記第２貯蔵手段に貯蔵さ
    れているか否かを判定する手段と、 判定の結果、前記不良のカラムアドレスが前記第２貯蔵
    手段に貯蔵されていれば、前記第２貯蔵手段の第３貯蔵
    領域に貯蔵された不良セルの個数を１だけ増加させた
    後、前記不良のロウアドレスが貯蔵された前記第１貯蔵
    手段の位置情報を前記第４貯蔵領域に貯蔵する段階と、 判別の結果、前記不良のカラムアドレスが前記第２貯蔵
    手段に貯蔵されていなければ、前記第２貯蔵手段に前記
    不良のカラムアドレスを貯蔵した後、前記不良のロウア
    ドレスが貯蔵された前記第１貯蔵手段の位置情報を前記
    第４貯蔵領域に貯蔵する段階とを含むことを特徴とする
    請求項１２又は請求項１３に記載の内蔵メモリのための
    自己復旧回路を具備する集積回路半導体装置のメモリ復
    旧方法。
  15. 【請求項１５】 前記復旧方法を決定する段階は、 前記第１及び第２貯蔵手段中の全体のエントリ個数が少
    ない貯蔵手段を選択する段階と、 選択された前記貯蔵手段を構成しているエントリ中の同
    一のロウ又はカラムから発生した不良の個数が一番多い
    エントリを選択して前記不良に対する復旧方法を決定
    し、選択された前記エントリが示す相手先貯蔵手段のエ
    ントリに貯蔵された不良の個数を一つずつ減少させるた
    めの第１復旧段階と、 前記第１復旧段階を該当ロウ又はカラム冗長個数だけ反
    復して実行する段階と、 前記第１及び第２貯蔵手段中の全体のエントリ個数が多
    い貯蔵手段を選択する段階と、 選択された前記貯蔵手段を構成しているエントリ中の同
    一のロウ又はカラムから発生した不良の個数が一番多い
    エントリを選択して前記不良に対する復旧方法を決定
    し、選択された前記エントリが示す相手先貯蔵手段のエ
    ントリに貯蔵された不良の個数を一つずつ減少させるた
    めの第２復旧段階と、 前記第２復旧段階を該当ロウ又はカラム冗長個数だけ反
    復して実行する段階とを含むことを特徴とする請求項１
    １に記載の内蔵メモリのための自己復旧回路を具備する
    集積回路半導体装置のメモリ復旧方法。
  16. 【請求項１６】 前記不良に対する復旧方法は、前記ロ
    ウ冗長を使用することを特徴とする請求項１５に記載の
    内蔵メモリのための自己復旧回路を具備する集積回路半
    導体装置のメモリ復旧方法。
  17. 【請求項１７】 前記不良に対する復旧方法は、前記カ
    ラム冗長を使用することを特徴とする請求項１５に記載
    の内蔵メモリのための自己復旧回路を具備する集積回路
    半導体装置のメモリ復旧方法。
  18. 【請求項１８】 前記第１及び第２復旧段階は、 相手先エントリに貯蔵された不良の個数が減少して０に
    なると、該エントリ全体を削除する段階を各々含むこと
    を特徴とする請求項１５に記載の内蔵メモリのための自
    己復旧回路を具備する集積回路半導体装置のメモリ復旧
    方法。
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