JP5319387B2

JP5319387B2 - 半導体チップの救済設計方法

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Publication number: JP5319387B2
Application number: JP2009116355A
Authority: JP
Inventors: 千鶴松本; 枢山崎; 教伸中尾; 良和斉藤
Original assignee: Renesas Electronics Corp
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Priority date: 2009-05-13
Filing date: 2009-05-13
Publication date: 2013-10-16
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Description

本発明は、ＬＳＩに代表されるような薄膜デバイスであり、複数のＲＡＭ（ランダムアクセスメモリ）および論理回路を内蔵した半導体チップ（半導体集積回路）において、ＲＡＭのテスト回路および論理回路のテスト回路を搭載する場合に適用して有効な技術、さらにはＲＡＭの救済方法を決定するための技術に関する。本発明は、例えばＲＡＭおよびＣＰＵ（中央処理装置）を内蔵したシステムＬＳＩ（大規模集積回路）などの論理ＬＳＩに適用して有効な技術である。

近年、ＲＡＭやＣＰＵ等を搭載したシステムＬＳＩと呼ばれる論理ＬＳＩの高機能化に伴い、チップ内に搭載されるＲＡＭの種類とその搭載規模が増大している。このＲＡＭ部では、チップ内でも特に配線およびトランジスタが密集しており、不良となりやすいため、不良が発生した場合に置き換えが可能な予備の回路、すなわち、救済回路を搭載して歩留り向上を図ることが一般的である。

このシステムＬＳＩの救済回路設計では、搭載規模の増加に伴うテスト時間の増加や、搭載ＲＡＭ数の増加に伴うテスタ接続のための外部入出力ピン数の増加が問題となっており、これらを縮減する救済設計が求められるようになっている。そのため、従来、チップ内部に搭載した回路を用いてＲＡＭ部の良否判定を行う、ＢＩＳＴ（Ｂｕｉｌｔ−ｉｎＳｅｌｆＴｅｓｔ）（特許文献１）、さらに、自動で救済まで実施するＢＩＳＲ（Ｂｕｉｌｔ−ｉｎＳｅｌｆＲｅｐａｉｒ）が開発されている。

また、チップ内に百種類以上の多種多様なＲＡＭを搭載するシステムＬＳＩでは、救済回路搭載に伴うチップ面積の増加と歩留り向上のトレードオフを考慮した設計方式として、救済時に必要な救済ヒューズの過剰搭載によるチップ面積の増加防止を目的とし、従来、ＲＡＭごとに実施していたＩ／Ｏ救済を、いくつかのＲＡＭグループに纏めて、このＲＡＭグループごとにＩ／Ｏ救済を実施するＩ／Ｏグループ救済方式（特許文献２）と、グループ数を適性化するための歩留り算出方法（特許文献３）が報告されている。

特開平８−２６２１１６号公報特開２００６−２３６５５１号公報特開２００７−３０５６７０号公報

ＭｕｌｔｉｐｌｅＷｏｒｄ／ＢｉｔＬｉｎｅＲｅｄｕｎｄａｎｃｙｆｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒＭｅｍｏｒｉｅｓ，ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ−１３，Ｎｏ．５，ｐｐ．６９８−７０３，１９７８Ｒｅｐａｉｒｙｉｅｌｄｓｉｍｕｌａｔｉｏｎｗｉｔｈｉｔｅｒａｔｉｖｅｃｒｉｔｉｃａｌａｒｅａａｎａｌｙｓｉｓｆｏｒｄｉｆｆｅｒｅｎｔｔｙｐｅｓｏｆｆａｉｌｕｒｅ，ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎＤｅｆｅｃｔａｎｄＴｏｌｅｒａｎｃｅｉｎＶＬＳＩＳｙｓｔｅｍｓ，ｐｐ．３０５−３１３，２００２．

ところで、ＲＡＭの救済方式は、不良箇所を含むＩ／Ｏ単位で救済回路への置き換えを行うＩ／Ｏ救済、カラム（Ｃｏｌｕｍｎ：列方向、以下Ｃｏｌと記す）単位で行うＣｏｌ救済、ロウ（Ｒｏｗ：行方向、以下Ｒｏｗと記す）単位で行うＲｏｗ救済が一般的に知られている。これらの救済方式のうち、最適な救済方式を決めるためには、対象となるＲＡＭのＩ／Ｏ数、各Ｉ／Ｏのメモリセルアレイの形状、さらにＲＡＭの規模を考慮する必要がある。

例えば、各Ｉ／Ｏのメモリセルアレイが縦長のＲＡＭの場合、縦方向に救済回路を搭載した方が救済できる確率が高くなるため、縦方向単位で救済を行うＣｏｌ救済が有効となる。ただし、このうちでＲＡＭの規模が小さい場合、あるいは、欠陥密度が低い場合には、ＲＡＭ内で不良が発生する確率は低いため、救済できる確率は低くても救済回路の面積増加が小さいＲｏｗ救済が有利となり得る。また、ＲＡＭの規模が小さくかつＩ／Ｏ数が大きいような場合には、Ｃｏｌ救済よりもＩ／Ｏ救済の方が救済回路の面積増加が小さくなるため、Ｉ／Ｏ救済が最適な救済方式となり得る。

そのため、多種多様なＲＡＭを搭載するシステムＬＳＩにおいてチップ救済効率を適正化するためには、Ｉ／Ｏ救済、Ｃｏｌ救済、Ｒｏｗ救済といった、異なる救済方式を有するＲＡＭを同一チップ内に搭載できるようにし、これらのＲＡＭについて、同じ救済方式を搭載するＲＡＭををいくつかのグループにまとめて救済を行う方式（ここでは「複数救済方式混載グループ救済」と記す）が望まれる。

しかし、前述の特許文献２，３等の従来の技術は、Ｉ／Ｏグループ救済のみに限られており、１チップ内で複数方式のグループ救済を行う救済回路の発明は存在しなかった。また、複数救済方式混載グループ救済では、救済設計の適正化による救済効率向上によって製品利益率を最大化するために、ＲＡＭごとに救済回路搭載の有無を決め、さらに、どのＲＡＭにどの救済方式を割当てるかを決定した上で、これらのＲＡＭのうち、どのＲＡＭ同士をグループ化するかを決める必要があるが、これらを実現するための具体的な救済設計方法も報告されていない。

そこで、本発明は、以上に述べられた問題点に鑑みてなされたもので、「複数救済方式混載グループ救済」を実現する救済回路の提供を第１の目的とするものである。また、製品利益率を適性化するための救済設計方法の提供を第２の目的とするものである。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。

すなわち、代表的なものの概要は、複数のＲＡＭを搭載した半導体チップにおいて、複数のＲＡＭのそれぞれは、複数の救済方式を設定可能であり、複数の救済方式からＲＡＭ毎に選択して良品チップ面積が最小となるように救済方式を設定する救済回路を有することを特徴とする。

具体的には、ＲＡＭ種類、サイズ等の組合せが任意であるＲＡＭに対し、Ｉ／Ｏ救済、Ｒｏｗ救済、Ｃｏｌ救済等の救済回路のいずれを搭載するかもしくはいずれも搭載しないか任意に選択できるＲＡＭハードマクロ生成手法を用いる。本手法により、同一チップ内に異なる救済方式を有するＲＡＭを搭載できる。なお、本手法は、Ｉ／Ｏ救済方式については既に確立しており、Ｒｏｗ救済およびＣｏｌ救済にも拡張することにより実現できる。

次に、上記のように同一チップに搭載された各ＲＡＭの仕様に併せてテストおよび救済するために、内蔵自己テスト（ＢＩＳＴ）回路、内蔵自己修復（ＢＩＳＲ）回路およびヒューズを挿入する自動設計手法を用いる。本手法により、同一チップ内に異なる救済方式を有するＲＡＭが搭載されていても、テストおよび救済が可能となる。なお、本手法は、Ｉ／Ｏ救済方式については既に確立しており、Ｒｏｗ救済およびＣｏｌ救済にも拡張することにより実現できる。

なお、ＢＩＳＴ回路およびＢＩＳＲ回路のオーバーヘッドはチップ面積の増加につながるため、救済方式毎に同オーバーヘッドが最小となる回路構成を提供する。なお、Ｉ／Ｏ救済方式については、前述の特許文献２に示す通り既に確立されている。

また、本発明では、救済回路搭載に伴うチップ歩留り向上と面積増加のトレードオフを考慮した、複数救済方式混載グループ救済の救済設計手法とそのシステムを提供する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

（１）ＲＡＭのＩ／Ｏ数、各Ｉ／Ｏのメモリセルアレイの形状、さらに規模に合わせて、救済回路の搭載有無および、救済ＲＡＭに対して、ＲＡＭごとに救済回路方式を選択できるため、従来のＩ／Ｏグループ救済と比較して、救済効率向上を図ることができ、製品利益率の向上に寄与できる。

（２）境界ラッチを用いたことで、救済情報を取得するための特別なハードウエアを必要としないため、チップ面積を縮減できる。

（３）従来の救済解析方式（ＡＴＥ：ＡｕｔｏｍａｔｉｃＴｅｓｔＥｑｕｉｐｍｅｎｔ）では、テスト中にフェイルアドレスを蓄え、テスト終了後に救済可否判定、救済コード生成等の救済解析を実行しているが、本手法では、フェイルアドレスから救済情報を得ることができるため、特別なシーケンスを必要とせず、従来手法よりもテスト時間を短縮できるため、テストコストを削減できる。

（４）Ｃｏｌ救済、Ｒｏｗ救済はＩ／Ｏ救済よりも救済解析を含めた救済テスト時間が短いため、複数救済方式の混載に伴うテスト時間増加を抑制できる。

（５）要求機能を満たす複数の搭載候補ＲＡＭの中から最適な候補、および、その救済設計方式を選定できるため、製品利益率の向上に寄与できる。

本発明の一実施の形態において、半導体チップにおける複数救済方式混載グループ救済の概念を示す図である。本発明の一実施の形態において、Ｒｏｗ救済方式の救済回路を有するＲＡＭの一例を示す図である。本発明の一実施の形態において、Ｃｏｌ救済方式の救済回路を有するＲＡＭの一例を示す図である。本発明の一実施の形態において、ＢＩＳＴ回路およびＢＩＳＲ回路の概略を示す図である。本発明の一実施の形態において、Ｒｏｗ救済またはＣｏｌ救済の場合のブリッジ回路の一例を示す図である。本発明の一実施の形態において、Ｒｏｗ救済またはＣｏｌ救済の場合のブリッジ回路の他の一例を示す図である。本発明の一実施の形態において、Ｒｏｗ救済の場合のＢＩＳＲ回路の詳細を示す図である。本発明の一実施の形態において、図７の信号の説明を示す図である。本発明の一実施の形態において、救済可能な場合の動作概念を示す図である。本発明の一実施の形態において、救済不可能な場合の動作概念を示す図である。本発明の一実施の形態において、半導体チップにおける複数救済方式混載グループ救済を実現する救済設計システムの概略を示す図である。本発明の一実施の形態において、救済設計システムにおける演算部の処理を示すフローチャートである。本発明の一実施の形態において、救済ＲＡＭグループ候補の組合せ抽出例を示す図である。本発明の一実施の形態において、良品ＲＡＭ所要面積の一覧を示す図である。本発明の一実施の形態において、（ａ）（ｂ）はＲＡＭ救済グループ候補の割当ての適性化手法の概念を示す図である。本発明の一実施の形態において、任意の搭載ＲＡＭ候補における、任意の救済ＲＡＭグループ候補において、平準化ステップごとの良品チップ所要面積を表示するグラフの概略を示す図である。本発明の一実施の形態において、救済ＲＡＭグループ候補ごとの良品チップ所要面積を表示するグラフの概略を示す図である。本発明の一実施の形態において、搭載ＲＡＭ候補ごとの良品チップ所要面積の適性化結果を表示するグラフの概略を示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

＜実施形態の概要＞
〔複数救済方式混載グループ救済の概念〕
図１は、本発明の一実施の形態において、半導体チップにおける複数救済方式混載グループ救済の概念を示す図である。

図１では、１つのチップ１０の中に、Ｉ／Ｏ救済回路３０と冗長Ｉ／Ｏ４０を搭載したＲＡＭ２０と、Ｒｏｗ救済回路３１と冗長Ｒｏｗ４１を搭載したＲＡＭ２１、Ｒｏｗ救済回路３２と冗長Ｒｏｗ４２を搭載したＲＡＭ２２、Ｒｏｗ救済回路３３と冗長Ｒｏｗ４３を搭載したＲＡＭ２３、Ｃｏｌ救済回路３４と冗長Ｃｏｌ４４を搭載したＲＡＭ２４、Ｃｏｌ救済回路３５と冗長Ｃｏｌ４５を搭載したＲＡＭ２５、Ｃｏｌ救済回路３６と冗長Ｃｏｌ４６を搭載したＲＡＭ２６、Ｃｏｌ救済回路３７と冗長Ｃｏｌ４７を搭載したＲＡＭ２７、Ｃｏｌ救済回路３８と冗長Ｃｏｌ４８を搭載したＲＡＭ２８、Ｃｏｌ救済回路３９と冗長Ｃｏｌ４９を搭載したＲＡＭ２９を搭載している。

Ｉ／Ｏ救済を搭載した場合、冗長Ｉ／Ｏは、冗長Ｉ／Ｏ４０に示すように、ＲＡＭ単位でＣｏｌ方向に設置される。一方、Ｃｏｌ救済を搭載した場合、冗長Ｃｏｌは、冗長Ｃｏｌ４４〜４９に示すように、Ｉ／Ｏ単位でＣｏｌ方向に設置される。また、Ｒｏｗ救済を搭載した場合、冗長Ｒｏｗは、冗長Ｒｏｗ４１〜４３に示すように、ＲＡＭ単位でＲｏｗ方向に配置される。

図１では、ＲＡＭ２０はヒューズ５０と、ＲＡＭ２１、ＲＡＭ２２、ＲＡＭ２３はグループ化した後、ヒューズ５１と、ＲＡＭ２４、ＲＡＭ２５、ＲＡＭ２６、ＲＡＭ２７、ＲＡＭ２８、ＲＡＭ２９はグループ化した後、ヒューズ５２と接続しており、このヒューズ単位で救済を実施する。これらのヒューズ５０〜５２は不揮発メモリの一例である。

ここで、各ＲＡＭグループの救済回路をシリアル接続する場合、ヒューズ出力の際にパラレルーシリアル変換するためのレジスタを設ける必要がある。また、パラレル接続の場合も低電力化を図る場合など、レジスタを設けることがある。このレジスタは揮発メモリの一例である。

なお、以下において、Ｉ／Ｏ救済方式については、前述の特許文献２に示す通り既に確立されているので、ここでの説明は省略する。

〔Ｒｏｗ救済方式〕
図２は、Ｒｏｗ救済方式の救済回路を有するＲＡＭの一例を示す図である。図２では、冗長Ｒｏｗを１セット有するＲｏｗ救済方式のＲＡＭの部分（図１に示したＲｏｗ救済回路３１と冗長Ｒｏｗ４１を搭載したＲＡＭ２１）を示すが、他の部分（Ｒｏｗ救済回路３２と冗長Ｒｏｗ４２を搭載したＲＡＭ２２、Ｒｏｗ救済回路３３と冗長Ｒｏｗ４３を搭載したＲＡＭ２３）も同様である。

一例として、正規のワード数が１０２４ワード＝２５６Ｒｏｗ×４Ｃｏｌ、正規のＩ／Ｏ数が１６ｂｉｔであり、救済単位は４Ｒｏｗである。２１はＲＡＭであり、正規Ｒｏｗ選択回路、正規Ｃｏｌ選択回路、２５６Ｒｏｗ×４Ｃｏｌ分の正規メモリセルアレイで構成される。３１がＲｏｗ救済回路であり、４１が冗長Ｒｏｗである。冗長Ｒｏｗ４１は、冗長Ｒｏｗ選択回路、４Ｒｏｗ分の冗長メモリセルアレイで構成される。アドレス信号がａｄ［９：０］で与えられた場合、Ｒｏｗアドレスはａｄ［９：２］、Ｃｏｌアドレスはａｄ［１：０］に該当し、Ｒｏｗアドレスａｄ［９：２］の８ｂｉｔから下位２ｂｉｔを除いた残り６ｂｉｔのａｄ［９：４］が救済アドレスとなる。

〔Ｃｏｌ救済方式〕
図３は、Ｃｏｌ救済方式の救済回路を有するＲＡＭの一例を示す図である。図３では、冗長Ｃｏｌを各Ｉ／Ｏ毎に１セット有するＣｏｌ救済方式のＲＡＭの部分（図１に示したＣｏｌ救済回路３４と冗長Ｃｏｌ４４を搭載したＲＡＭ２４）を示すが、他の部分（Ｃｏｌ救済回路３５と冗長Ｃｏｌ４５を搭載したＲＡＭ２５、Ｃｏｌ救済回路３６と冗長Ｃｏｌ４６を搭載したＲＡＭ２６、Ｃｏｌ救済回路３７と冗長Ｃｏｌ４７を搭載したＲＡＭ２７、Ｃｏｌ救済回路３８と冗長Ｃｏｌ４８を搭載したＲＡＭ２８、Ｃｏｌ救済回路３９と冗長Ｃｏｌ４９を搭載したＲＡＭ２９）も同様である。

一例として、正規のワード数およびＩ／Ｏ数、ＲｏｗおよびＣｏｌのアドレス構成は図２と同じである。救済単位は１Ｃｏｌである。２４はＲＡＭであり、正規Ｃｏｌ選択回路、正規Ｒｏｗ選択回路、Ｉ／Ｏ毎に４Ｃｏｌ分の正規メモリセルアレイで構成される。３４がＣｏｌ救済回路であり、４４が冗長Ｃｏｌである。冗長Ｃｏｌ４４は、Ｉ／Ｏ毎に設けられ、冗長Ｃｏｌ選択回路、１Ｃｏｌ分の冗長メモリセルアレイで構成される。Ｃｏｌアドレスがａｄ［１：０］で与えられた場合、同２ｂｉｔがそのまま救済アドレスとなる。

〔ＢＩＳＴ回路およびＢＩＳＲ回路〕
図４は、ＢＩＳＴ回路およびＢＩＳＲ回路の概略を示す図である。

図４に示すように、各ＲＡＭ１０１〜１０３に対しテストおよび救済解析を実施するブリッジ回路１０４〜１０６が設けられる。テストに必要なアドレスや書込データおよび期待値データは、パターン発生器１２０が生成する。ＢＩＳＴ制御回路１１０は、テスト開始前にパターン発生器１２０、ブリッジ回路１０４〜１０６を初期化したり、テスト終了後にブリッジ回路１０４〜１０６からテスト結果を回収したりする。各ＲＡＭ１０１〜１０３と各ブリッジ回路１０４〜１０６との間で、チップイネーブル（ＣＥ）、アドレス（ＡＤ０〜ＡＤｎ）、データ入力／データ出力（Ｄｉｎ０／Ｄｏｕｔ０〜Ｄｉｎｍ／Ｄｏｕｔｍ）の各信号が入出力される。

なお、ブリッジ回路１０４〜１０６の構成はＲＡＭのワード数、ＲｏｗおよびＣｏｌのアドレス構成、Ｉ／Ｏ数、および救済方式に依存する。したがって、各ＲＡＭ１０１〜１０３の仕様に合わせて、ブリッジ回路１０４〜１０６は自動設計される。ブリッジ回路１０４〜１０６には、境界ラッチ１３１〜１３３、比較器１４０、ＢＩＳＲ回路１５０などを含むが、これについては後述する。

〔ブリッジ回路〕
図５は、Ｒｏｗ救済またはＣｏｌ救済の場合のブリッジ回路の一例を示す図である。図５では、図４に示したブリッジ回路１０４の部分を示すが、他の部分（ブリッジ回路１０５，１０６）も同様である。

ブリッジ回路１０４−１は、シフトレジスタ配置で接続された境界ラッチ１３１−１、比較器１４０−１、ＢＩＳＲ回路１５０−１から構成される。ＢＩＳＲ回路１５０−１は境界ラッチ１３１−１の付属回路として設けられており、境界ラッチ１３１−１をフェイルアドレス格納用ＦＦとしても使用する。そして、境界ラッチ１３１−１に格納されたフェイルアドレスを基に救済情報を得る。救済情報を得るのに特別な動作は不要であり、テスト実行中に得ることが可能である。なお、ＢＩＳＲ回路１５０−１は、主にフェイルしたＲｏｗ数（またはＣｏｌ数）によって救済可否を判定するマルチフェイル回路１１４−１から構成される。マルチフェイル回路１１４−１の特徴は、境界ラッチ１３１−１の活用により救済情報を取得する為の特別なハードウエアを必要としないためチップ面積を低減できること、さらにフェイルアドレスから救済情報を得る為の特別なシーケンスを必要としないためテストコストを削減できることである。

図６は、Ｒｏｗ救済またはＣｏｌ救済の場合のブリッジ回路の他の一例を示す図である。

図６に示すブリッジ回路１０４−２は、図５と同様の構成であるが、ＢＩＳＲ回路１５０−２にフェイルアドレスレジスタおよびマルチフェイル回路１１４−２を含む。本図のフェイルアドレスレジスタおよびマルチフェイル回路１１４−２は、境界ラッチ１３１−２を活用できない場合、例えばＲＡＭ１０１側に境界ラッチ１３１−２を含む場合等に適用する。

〔ＢＩＳＲ回路〕
図７は、Ｒｏｗ救済の場合のＢＩＳＲ回路の詳細を示す図である。図７では、図２に示すＲＡＭ２１に図５のブリッジ回路１０４−１を設けた場合のＢＩＳＲ回路１５０の例を示す。図７に示した信号の説明は、図８に示す通りである。

一例として、マルチフェイル回路１１４−１の出力は、救済イネーブル（ｒｅｉ）１６１、複数Ｒｏｗフェイルを示す信号（ｍｕｌｔｉｆａｉｌ）１６２、救済アドレス情報５ビット（ｒａｉ［５：０］）１６３となる。ＲＡＭのＲｏｗ数や救済単位に応じて、参照するＲｏｗアドレス１６４を変えることで、構成が異なるＲＡＭに対応できる。また、同様にしてＣｏｌの救済も可能であり、例えば図３に示すＲＡＭ２４にも対応可能である。

〔救済可能な場合の動作概念〕
図９は、救済可能な場合の動作概念を示す図である。図９では、図７の例の動作概念で救済可能な場合を示す。

ＲｏｗアドレスＦ，ＤのＲｏｗに不良があると仮定する。初期化終了時は全てのレジスタは初期化される。ａｄｆｆはｆａｉｌ信号で制御されており、アクセス毎にａｄｆｆは更新されるが、１ｓｔフェイルが発生するとフェイルしたアドレスが取り込まれ、以降更新されなくなる。単一のフェイルや、複数のフェイルでも冗長Ｒｏｗ（Ｒｏｗアドレス：Ｃ〜Ｆ）でカバーできればｍｕｌｔｉｆａｉｌ＝０かつｒｅｉ＝１となり、テスト終了後にｒｅｉ、ｒａｉ［５：０］を救済情報として取り出せる。なお、これらの情報はレジスタに格納されているので、シフト動作により取り出すことも可能である。

〔救済不可能な場合の動作概念〕
図１０は、救済不可能な場合の動作概念を示す図である。図１０では、図７の例の動作概念で救済不可能な場合を示す。

Ｒｏｗアドレス４，８，Ｃ，ＦのＲｏｗに不良があると仮定する。下位２ｂｉｔを除くＲｏｗアドレスａｄ［９：４］は常時ａｄｆｆ［９：４］と比較されている。２ｎｄ以降のフェイル発生時に比較結果が異なる場合（ｄｉｆ＿ａｄ＝１）は、１ｓｔフェイルのリペアに割当てた冗長Ｒｏｗ（Ｒｏｗアドレス：０〜３）では新たなフェイルをリペアできないので、救済不可能となりｍｕｌｔｉｆａｉｌ＝１となる。

〔救済設計システム〕
図１１は、半導体チップにおける複数救済方式混載グループ救済を実現する救済設計システムの概略を示す図である。

図１１に示すように、本実施の形態に係わる救済設計システム２００は、入力部２１０と、記憶部２２０と、演算部２３０と、表示・出力部２４０とを備えている。記憶部２２０には、設計情報記憶領域２２１と、ＲＡＭライブラリ２２２と、製品・ＴＥＧテスト結果記憶領域２２３とを備えている。演算部２３０には、救済ＲＡＭグループの組合せ算出部２３１と、搭載ＲＡＭ候補の組合せ算出部２３２と、救済設計評価部２３３とを備えている。

この救済設計システム２００は、コンピュータシステムを用いて構築され、記憶部２２０はＨＤＤやメモリなどの装置、演算部２３０はＣＰＵなどの装置、入力部２１０はキーボードやマウスなどの装置、表示・出力部２４０はディスプレイやプリンタなどの装置により実現される。演算部２３０の救済ＲＡＭグループの組合せ算出部２３１と、搭載ＲＡＭ候補の組合せ算出部２３２、および、救済設計評価部２３３は、ＣＰＵがＨＤＤなどに記憶された救済ＲＡＭグループの組合せ算出プログラムと、搭載ＲＡＭ候補の組合せ算出プログラムと、救済設計評価プログラムを実行することにより実現される。

救済ＲＡＭグループの組合せ算出部２３１は、設計情報記憶領域２２１にて計算パラメータとして設定した、ＲＡＭグループ数を取得し、救済方式候補の組合せを抽出する部分であり、搭載ＲＡＭ候補の組合せ算出部２３２は、製品機能仕様書に基づき選出された搭載可能なＲＡＭの候補をＲＡＭライブラリ２２２から取得し、搭載ＲＡＭ候補の組合せを抽出する部分である。救済設計評価部２３３は、設計情報記憶領域２２１に保存しておいた、ロジック部およびＲＡＭ種類ごとの設計レイアウトシミュレーション（ＣＡＡ）結果と、製品機能仕様書から取得し、設計情報記憶領域２２１に保存しておいた、ロジック面積、ＲＡＭごとの面積、救済置換回路、冗長メモリセルアレイ、ＢＩＳＴ回路の面積の算出式、ヒューズｂｉｔ数とその面積（あるいは面積算出式）と、製品・ＴＥＧテスト結果記憶領域２２３に保存しておいた、平均欠陥密度データに基づき、救済設計評価結果を算出する部分である。

救済設計評価部２３３では、この他に、製品機能仕様書から取得し、設計情報記憶領域２２１に保存しておいた、ロジック面積、ＲＡＭごとの面積、ヒューズの単位とその面積、および、チップに搭載されるヒューズ面積の算出式、救済方式ごとの救済置換回路面積算出式、冗長メモリセルアレイ面積算出式、ＢＩＳＴ回路面積算出式、製品・ＴＥＧテスト結果記憶領域２２３に保存しておいた、ロジック部の不良率、メモリ部フェイルビットモードごとの不良率データに基づき、救済ＲＡＭグループの組合せ算出部２３１、および、搭載ＲＡＭ候補の組合せ算出部２３２で抽出した組合せごとに、救済設計評価結果を算出することも可能である。

本実施の形態に係わる救済設計システム２００には、ＣＡＡレイアウトシミュレーション装置や、設計データベース、機能モジュールをテストするテスト装置などが接続され、設計情報記憶領域２２１に設計レイアウトシミュレーション（ＣＡＡ）結果と設計情報が、ＲＡＭライブラリ２２２に設計情報が、製品・ＴＥＧテスト結果記憶領域２２３に製造テスト結果情報がそれぞれ送信される。

本実施の形態に係わる救済設計システム２００により、救済方式の評価を行い、この評価結果から最適な救済方式を決定する。以下において、最適な救済方式の救済設計を、各実施形態において具体的に説明する。

＜実施形態１＞
本実施形態１においては、図１１を用いた、複数救済方式混載の救済設計適性化方法について説明する。

Ｉ／Ｏ救済、Ｃｏｌ救済、Ｒｏｗ救済を搭載した場合に必要となる救済回路、冗長メモリセルアレイ、ＢＩＳＴ回路の面積はそれぞれ異なり、救済後のチップ歩留りも、救済方式ごとに異なる。従って、ＲＡＭの最適救済方式は、救済回路搭載に伴うＲＡＭ面積の増加と、歩留り向上のトレードオフを考慮して決める必要がある。そのため、これらを考慮した指標値として、式（１）に示す、良品ＲＡＭ所要面積を定義した。

ここで、ＧＡ_{ＲＡＭ＿ｎ}［ｃｍ^２］はＲＡＭ＿ｎの良品ＲＡＭ所要面積、Ａ’_{ＲＡＭ＿ｎ}［ｃｍ^２］は救済回路搭載後のＲＡＭ＿ｎの面積（すなわち、ＲＡＭ、救済回路、冗長メモリセルアレイ、ＢＩＳＴ回路の面積の合計値）、Ｙ’_{ＲＡＭ＿ｎ}［％］は救済後のＲＡＭ＿ｎのチップ歩留りを示し、良品ＲＡＭ所要面積ＧＡ_{ＲＡＭ＿ｎ}が最小となる救済方式が、任意のＲＡＭを対象とした場合の最適救済方式となる。

しかし、複数救済方式混載グループ救済では、全てのＲＡＭに対して最適救済方式を採用した場合に必ずしもチップ全体のグループ救済方式が最適となるとは限らないため、チップ全体のグループ救済方式を適正化する必要がある。

例えば、同規模の１００個のメモリを搭載するチップにおいて、Ｒｏｗ救済の場合に良品ＲＡＭ所要面積が最小となるＲＡＭが２個、Ｉ／Ｏ救済の場合に良品チップ所要面積が最小となるＲＡＭが９８個、救済グループが２つである場合、２個のＲＡＭのみが所属するＲｏｗ救済のグループと、９８個のＲＡＭが所属するＩ／Ｏグループに分けるよりも、たとえ２個のＲＡＭの最適救済方式がＲｏｗ救済方式であっても、これらの２つのＲＡＭもＩ／Ｏ救済方式とし、１００個のＲＡＭを２つのＩ／Ｏ救済グループに分類した方がチップ全体の救済効率の適性化につながる。そのため、複数救済方式混載グループ救済では、チップ全体としての良品チップ所要面積が最小となるようにグループ数を適正化する必要がある。そこで、式（２）に示す、良品チップ所要面積を定義し、この値が最も小さくなるような救済設計方式を求めることを考えた。

ここで、ＧＡ_ｃｈｉｐ［ｃｍ^２］は良品チップ所要面積、Ａ’_{ＲＡＭ＿Ｇｒ．ｉ}［ｃｍ^２］は、ＲＡＭグループ（ＲＡＭ＿Ｇｒ．ｉ）ごとの、ＲＡＭおよびこの救済用に搭載する回路（冗長回路、救済回路、ＢＩＳＴ回路）の合計面積、Ａ_{ＮｏＲｅｐ＿ＲＡＭｉｉ}［ｃｍ^２］は救済回路を搭載しないＲＡＭ（ＲＡＭｉｉ）ごとのチップ面積、Ａ’_Ｆｕｓｅ［ｃｍ^２］はヒューズの面積、Ａ_{Ｌｏｇｉｃ}［ｃｍ^２］はロジック部（Ａ’_{ＲＡＭ＿Ｇｒ．ｉ}、Ａ_{ＮｏＲｅｐ＿ＲＡＭｉｉ}、Ａ’_Ｆｕｓｅ、以外の領域）のチップ面積、Ｙ’_{ＲＡＭ＿Ｇｒ．ｉ}［％］はＲＡＭグループ（ＲＡＭ＿Ｇｒ．ｉ）ごとの救済後の歩留り、Ｙ_{ＮｏＲｅｐ＿ＲＡＭｉｉ}［％］は救済回路を搭載しないＲＡＭ（ＲＡＭｉｉ）ごとの歩留りを、Ｙ’_Ｆｕｓｅ［％］はヒューズの歩留りを、Ｙ_{Ｌｏｇｉｃ}［％］はロジック部の歩留りを示す。

ここで、ＲＡＭグループ（ＲＡＭ＿Ｇｒ．ｉ）ごとの救済回路搭載後のチップ面積Ａ’_{ＲＡＭ＿Ｇｒ．ｉ}［ｃｍ^２］、ヒューズの面積Ａ’_Ｆｕｓｅ［ｃｍ^２］、ＲＡＭグループ（ＲＡＭ＿Ｇｒ．ｉ）ごとの救済後の歩留りＹ’_{ＲＡＭ＿Ｇｒ．ｉ}［％］、ヒューズの歩留りＹ’_Ｆｕｓｅ［％］は、同じＲＡＭグループの結果であっても、搭載する救済方式によって値が変わる。

ＲＡＭグループ（ＲＡＭ＿Ｇｒ．ｉ）ごとの救済後の歩留りＹ’_{ＲＡＭ＿Ｇｒ．ｉ}［％］、救済回路を搭載しないＲＡＭ（ＲＡＭｉｉ）ごとの歩留りＹ_{ＮｏＲｅｐ＿ＲＡＭｉｉ}［％］、ロジック部歩留りＹ_{Ｌｏｇｉｃ}［％］、ヒューズの歩留りＹ’_Ｆｕｓｅ［％］は、式（３）、あるいは、式（４）により算出できる。

ここで、式（３）のＤ０は、製品・ＴＥＧテスト結果記憶領域２２３から取得した平均欠陥密度［個／ｃｍ^２］を、Ａｃ_ＲＡＭｃ、Ａｃ_{ＮｏＲｅｐ＿ＲＡＭｉｉ}、Ａｃ_{Ｌｏｇｉｃ}、Ａｃ’_Ｆｕｓｅはそれぞれ、設計情報記憶領域２２１から取得した、ＲＡＭグループ（ＲＡＭ＿Ｇｒ．ｉ）に所属するＲＡＭごとのＲＡＭ部のクリティカルエリア（冗長回路、救済回路、ＢＩＳＴ回路は除く）、救済回路を搭載しないＲＡＭ（ＲＡＭｉｉ）ごとのクリティカルエリア、ロジック部のクリティカルエリア、ヒューズのクリティカルエリアを、ＲＥＰ_{ＲＡＭ＿Ｇｒ．ｉ}は、ＲＡＭグループ（ＲＡＭ＿Ｇｒ．ｉ）に所属するＲＡＭで発生する不良のうち救済できる不良の発生率を示す。

また、式（４）のＤ_ＲＡＭ、Ｄ_{Ｌｏｇｉｃ}は、それぞれ、製品・ＴＥＧテスト結果記憶領域２２３から取得したＲＡＭ部とＬｏｇｉｃ部の救済前の不良率Ｆ_ＲＡＭ、Ｆ_{Ｌｏｇｉｃ}を用いて、式（５）により算出した致命欠陥密度［個／ｃｍ^２］を、Ａ_ＲＡＭｃ、Ａ_{ＮｏＲｅｐ＿ＲＡＭｉｉ}、Ａ_{Ｌｏｇｉｃ}、Ａ’_Ｆｕｓｅはそれぞれ、設計情報記憶領域２２１から取得した、ＲＡＭグループ（ＲＡＭ＿Ｇｒ．ｉ）に所属するＲＡＭ部の面積（冗長回路、救済回路、ＢＩＳＴ回路は除く）、救済回路を搭載しないＲＡＭ（ＲＡＭｉｉ）ごとの面積、ロジック部の面積、ヒューズの面積を示す。

ここで、Ａ_ＲＡＭはＲＡＭの合計面積（冗長回路、救済回路、ＢＩＳＴ回路は除く）を示す。その他、Ａ_ＲＡＭに、冗長回路、救済回路、ＢＩＳＴ回路を含むＲＡＭの合計面積、Ｆ_ＲＡＭに救済後の不良率を与えてＤ_ＲＡＭを求めても良い。ＲＥＰ_{ＲＡＭ＿Ｇｒ．ｉ}算出方法を含めた救済歩留りの算出方法は、例えば、（非特許文献１）、（非特許文献２）などで報告されている。

複数救済方式搭載グループ救済の設計時には、救済回路を搭載するＲＡＭと搭載しないＲＡＭの分類、救済回路を搭載するＲＡＭを対象とした救済ＲＡＭグルーピング、ならびに、グループごとの救済方式の決定が必要となり、これらの適性化により、良品チップ所要面積が最小となる方式を選定する必要がある。以下では、この実施形態１の概要を、図１２、図１３、図１４、図１５を用いて説明する。

図１２は、救済設計システム２００における演算部２３０の処理を示すフローチャートである。

［ステップ３００］計算パラメータとして、ＲＡＭグループ数、歩留り計算パラメータを設定する。歩留り計算パラメータは、式（３）、あるいは、式（４）に示した歩留り予測計算に使用するパラメータであり、以下の２つのパラメータセットからいずれか一つを選択する。一つは、式（３）に対応したパラメータであり、設計情報記憶領域２２１に保存したクリティカルエリアと、製品・ＴＥＧテスト結果記憶領域２２３に保存された平均欠陥密度を設定する。もう一つは、式（４）に対応したパラメータであり、設計情報記憶領域２２１に保存した面積と、製品・ＴＥＧテスト結果記憶領域２２３に保存したロジック、ＲＡＭの実績不良率を設定する。

［ステップ３０１］ステップ３００で設定した救済グループ数に基づき、救済ＲＡＭグループごとの救済方式の組合せを全て抽出する。例えば、ＲＡＭグループ数を３と設定した場合、救済ＲＡＭグループごとの救済方式の組合せは図１３のようになる。

図１３は、救済ＲＡＭグループ候補の組合せ抽出例を示す図である。図１３の例では、例えば組合せＩでは、Ｉ／Ｏ救済のグループ数が０、Ｒｏｗ救済のグループ数が３、Ｃｏｌ救済のグループ数が０となっており、他は図１３の通りである。

［ステップ３０２］製品仕様機能書の情報を用いて、ＲＡＭライブラリ２２２に保存されたＲＡＭの中から、設計仕様を満たす複数の搭載ＲＡＭ候補の組合せを全て抽出する。

［ステップ３０３］ステップ３０２で抽出した搭載ＲＡＭ候補の組合せから任意の候補を選択する。

［ステップ３０４］ステップ３０１で抽出した救済ＲＡＭグループの組合せから任意の候補を選択する。

［ステップ３０５］ステップ３０３で選択した任意の搭載ＲＡＭ候補、ステップ３０４で選択した任意の救済ＲＡＭグループ候補を対象として、良品チップ所要面積が最小となるようにＲＡＭのグルーピングを実施する。

［ステップ３０６］ステップ３０５で実施した任意の搭載ＲＡＭ候補、任意の救済ＲＡＭグループ候補に対する救済ＲＡＭグルーピング結果、および、良品ＲＡＭ所要面積を救済設計評価部２３３に保存する。

［ステップ３０７］ステップ３０１で抽出した全ての救済ＲＡＭグループ候補を対象として、ＲＡＭのグルーピングを実施したか（割当て完了）を調べる。実施していない場合、ステップ３０４に戻る。

［ステップ３０８］ステップ３０２で抽出した全ての搭載ＲＡＭ候補を対象として、ＲＡＭのグルーピングを実施したか（割当て完了）を調べる。実施していない場合、ステップ３０３に戻る。

［ステップ３０９］出力・表示部２４０に救済ＲＡＭグルーピング結果および、良品ＲＡＭ所要面積を出力、表示する。

ステップ３０５において、良品チップ所要面積を最小とする方法として、救済回路を搭載するＲＡＭと搭載しないＲＡＭの決定、および、救済ＲＡＭグループへの割当て適性化方法を、以下、図１４、図１５を用いて説明する。図１４は、良品ＲＡＭ所要面積の一覧を示す図である。図１５は、ＲＡＭ救済グループ候補の割当ての適性化手法の概念を示す図である。

まず、式（１）を用いてＲＡＭごとに、救済回路を搭載しない場合の良品ＲＡＭ所要面積と、救済方式ごとの良品ＲＡＭ所要面積とを算出し、良品ＲＡＭ所要面積が最小となる方式を求める。図１４は、ＲＡＭＡ，Ｂ，Ｃについて、良品ＲＡＭ所要面積を算出した結果であり、ＲＡＭＡではＩ／Ｏ救済の場合、ＲＡＭＢでは救済なしの場合、ＲＡＭＣではＲｏｗ救済の場合に良品ＲＡＭ所要面積が最小となっている。

ここで、良品ＲＡＭ所要面積が救済なしの場合に最小となるＲＡＭＢは、救済回路搭載に伴うＲＡＭ面積の増加のペナルティが歩留り向上よりも大きいことを示し、救済回路を搭載しない方が有利なケースを意味する。従って、ＲＡＭＢは、救済回路を搭載しないＲＡＭに分類する。

次に、救済回路を搭載するＲＡＭを対象として、救済ＲＡＭグループへの割当て適性化を行う。ここでは、まず、救済ＲＡＭグループ候補に含まれる救済方式を対象として、良品ＲＡＭ所要面積が最小となる救済方式をＲＡＭごとに選択、分類する。図１５は、ステップ３０４で選択した任意の救済ＲＡＭグループ候補が、Ｉ／Ｏ救済２グループ（Ｇｒ．１とＧｒ．２）とＲｏｗ救済１グループ（Ｇｒ．３）の場合を示す。この場合、図１４で算出した良品ＲＡＭ所要面積のうち、Ｉ／Ｏ救済とＲｏｗ救済のＲＡＭの値を比較し、小さい方を選択する。

例えば、図１４の場合、図１５（ａ）に示すように、救済ＲＡＭＡをＩ／Ｏ救済方式のグループへ、ＲＡＭＣをＲｏｗ救済方式のグループへ割当てることとなる。その後、図１５（ｂ）に示すように、各グループの良品ＲＡＭグループ所要面積が平準化するように、ＲＡＭへの救済方式の割当てを行う。この時、最適な良品ＲＡＭ所要面積と、それ以外の救済方式を採用した場合の良品ＲＡＭ所要面積を比較して、それらの差が最も小さいＲＡＭから移動するようにする。

つまり、図１５の例では、まず初めに、良品ＲＡＭ所要面積の差が無いＧｒ．１とＧｒ．２の間で、良品チップ所要面積が最小となるように平準化が進み、その後、Ｇｒ．３も含めた平準化が進むこととなる。この際、ＲＡＭグループを移動させるごとに、救済ＲＡＭグループごとの冗長メモリセルアレイ面積、救済回路面積、ヒューズ面積が変化するため、移動させるごとに移動後の良品チップ所要面積を計算する。

平準化の終了（ＲＡＭの移動停止）判定は、例えば、移動後の良品チップ所要面積が移動前よりも大きくなった場合、あるいは、移動後の良品チップ所要面積がＮ回続けて移動前より大きくなった場合などが考えられる。もちろん、その他の方法でも可能であることは言うまでもない。

＜実施形態２＞
本実施形態２は、前記実施形態１に対して、救済ＲＡＭグループへの割当て適性化を実施するための方法が異なる。すなわち、前記実施形態１に示した、救済ＲＡＭグループへの割当て適性化を実施するための、救済設計システム２００における演算部２３０の別の例について説明する。

救済ＲＡＭグループへの割当て適性化を実施するための平準化方法として、前記実施形態１では、救済方式間の良品ＲＡＭ所要面積の差が小さいＲＡＭから移動させる方式を採用しているが、それ以外にも、ランダム多スタート局所探索法や、遺伝アルゴリズム、アニーリング法などの移動戦略を用いても良い。

＜実施形態３＞
本実施形態３は、前記実施形態１および２に対して、さらに別の例である。すなわち、前記実施形態１および２では、良品チップ所要面積を定義し、この値が最小となるように平準化を行ったが、救済回路搭載に伴う冗長メモリセルアレイ、救済回路、ヒューズ面積の増減を考慮したチップ面積と歩留りを用いた指標値であれば、これに限定するものではない。

＜実施形態４＞
本実施形態４は、前記実施形態１〜３に対して、さらに別の例である。すなわち、前記実施形態１および２では、救済回路を搭載しないＲＡＭを選択する方法として、良品ＲＡＭ所要面積を使用したが、その他に、ユーザが任意に指定する方法も考えられる。例えば、機能仕様書で救済回路搭載を許容しないＲＡＭをユーザが任意に指定する場合や、ある基準以下の規模のＲＡＭを救済対象から除外する方法などが考えられる。

＜実施形態５＞
本実施形態５は、前記実施形態１〜４に対して、さらに別の例である。すなわち、前記実施形態１〜４に示した、良品チップ所要面積最小化方法結果の出力・表示する、救済設計システム２００、表示・出力部２４０の出力・表示の別の例について、図１６、図１７、図１８に基づいて説明する。

図１６は、搭載ＲＡＭ候補−救済ＲＡＭグループ候補（任意の搭載ＲＡＭ候補ａにおける任意の救済ＲＡＭグループ候補ｂ）の平準化ステップごとの良品チップ所要面積を表示するグラフ４００の概略を示す図である。このグラフ４００は、救済ＲＡＭグループ候補への割当て適性化の計算推移を示すものであり、ＲＡＭ候補ごと、救済ＲＡＭグループ候補ごとに出力・表示できる。

図１７は、救済ＲＡＭグループ候補（任意の搭載ＲＡＭ候補ａにおける救済ＲＡＭグループ候補）ごとの良品チップ所要面積を表示するグラフ４１０の概略を示す図である。良品チップ所要面積は、例えば、救済ＲＡＭグループ候補ごとの最小良品チップ所要面積などといった指定値を表示する。最小値を用いた場合には、任意の搭載ＲＡＭ候補ａの中で、救済ＲＡＭグループ候補が最適となるメモリ構成を選出できる。グラフ４１０は、搭載ＲＡＭ候補ごとに作成される。

また、図１８は、搭載ＲＡＭ候補ごとの良品チップ所要面積の適性化結果を表示するグラフ４２０の概略を示す図である。各搭載ＲＡＭ候補の良品チップ所要面積は、図１７で示した搭載ＲＡＭ候補ごとの良品チップ所要面積のうち、例えば、それぞれの最小値などといった、指定値を表示する。最小値を表示した場合、全ての搭載ＲＡＭ候補の中で、最適なＲＡＭ候補とその救済ＲＡＭグループ候補を選択することができる。

＜実施形態の概要および実施形態１〜５の効果＞
以上説明した実施形態の概要および実施形態１〜５によれば、「複数救済方式混載グループ救済」を実現するＩ／Ｏ救済、Ｒｏｗ救済、Ｃｏｌ救済の救済回路および救済設計方法を提供することで、以下のような効果を得ることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、ＬＳＩに代表されるような薄膜デバイスであり、複数のＲＡＭおよび論理回路を内蔵した半導体チップにおいて、ＲＡＭのテスト回路および論理回路のテスト回路を搭載する場合に適用して有効な技術、さらにはＲＡＭの救済方法を決定するための技術に関し、例えばＲＡＭおよびＣＰＵを内蔵したシステムＬＳＩなどの論理ＬＳＩに利用可能である。

１０…チップ、２０〜２９…ＲＡＭ、３０…Ｉ／Ｏ救済回路、３１〜３３…Ｒｏｗ救済回路、３４〜３９…Ｃｏｌ救済回路、４０…冗長Ｉ／Ｏ、４１〜４３…冗長Ｒｏｗ、４４〜４９…冗長Ｃｏｌ、５０〜５２…ヒューズ、
１０１〜１０３…ＲＡＭ、１０４〜１０６…ブリッジ回路、１１０…ＢＩＳＴ制御回路、１２０…パターン発生器、１３１〜１３３…境界ラッチ、１４０…比較器、１５０…ＢＩＳＲ回路、
１０４−１…ブリッジ回路、１１４−１…マルチフェイル回路、１３１−１…境界ラッチ、１４０−１…比較器、１５０−１…ＢＩＳＲ回路、
１０４−２…ブリッジ回路、１１４−２…マルチフェイル回路、１３１−２…境界ラッチ、１４０−２…比較器、１５０−２…ＢＩＳＲ回路、
２００…救済設計システム、２１０…入力部、２２０…記憶部、２２１…設計情報記憶領域、２２２…ＲＡＭライブラリ、２２３…製品・ＴＥＧテスト結果記憶領域、２３０…演算部、２３１…救済ＲＡＭグループの組合せ算出部、２３２…搭載ＲＡＭ候補の組合せ算出部、２３３…救済設計評価部、２４０…表示・出力部。

Claims

設計レイアウトに仮想に複数の異物をランダムに投下するレイアウトシミュレーションによって算出したクリティカルエリアと、製品機能仕様書から取得したロジック部とＲＡＭ部の設計情報、ＲＡＭライブラリ情報、および、製造テスト結果から製品・ＴＥＧテスト結果を記憶する記憶部と、前記記憶部の結果を用いて搭載ＲＡＭ、および、その救済ＲＡＭグループへの割当ての適性化を行う演算部とを備えた救済設計システムによる半導体チップの救済設計方法であって、
前記演算部は、ユーザが設定したグループ数に基づき、救済ＲＡＭグループ候補の組合せを算出する第一ステップと、前記記憶部に記憶しているＲＡＭ部の設計情報とＲＡＭライブラリ情報を用いて、救済ＲＡＭ候補の組合せを算出する第二ステップと、前記記憶部に記憶しているクリティカルエリア、ロジック部とＲＡＭ部の設計情報、製造テスト結果を用いて、複数の救済方式からＲＡＭ毎に選択して同一の救済方式のＲＡＭを１つ以上にグループ化してグループ救済を採る複数救済方式混載グループ救済の設計手法を決定する第三ステップとを実行することを特徴とする半導体チップの救済設計方法。
請求項１記載の半導体チップの救済設計方法において、
前記第三ステップにおいては、前記複数救済方式混載グループ救済の設計手法を決定する際に、救済回路搭載に伴う冗長メモリセルアレイ、救済置換用回路、ＢＩＳＴ回路、ヒューズ面積の増加と、チップの救済後の歩留りとのトレードオフを考慮した指標値を用いることを特徴とする半導体チップの救済設計方法。
請求項２記載の半導体チップの救済設計方法において、
前記指標値を算出する際に、
冗長メモリセルアレイ、救済置換用回路、ＢＩＳＴ回路、ヒューズ面積の増加と、チップの救済後の歩留りとを考慮した指標値を救済ＲＡＭグループごとに算出し、救済ＲＡＭグループごとの指標値が平準化するように、救済ＲＡＭグループの割当てを行うことにより救済グループを決定することを特徴とする半導体チップの救済設計方法。