TWI457942B - Semiconductor wafer and its relief design method - Google Patents

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TWI457942B
TWI457942B TW099114359A TW99114359A TWI457942B TW I457942 B TWI457942 B TW I457942B TW 099114359 A TW099114359 A TW 099114359A TW 99114359 A TW99114359 A TW 99114359A TW I457942 B TWI457942 B TW I457942B
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Description

半導體晶片及其救濟設計方法
本發明關於在以LSI為代表的薄膜裝置，內建有複數個RAM(隨機存取記憶體)及邏輯電路的半導體晶片(半導體積體電路)之中，搭載RAM之測試電路及邏輯電路之測試電路時適用的有效技術，另外，關於用於決定RAM之救濟方法的技術。本發明係關於例如內建有RAM及CPU(中央處理裝置)的系統LSI(大型積體電路)等之邏輯LSI適用之有效技術。
近年來，伴隨搭載RAM或CPU等的稱為系統LSI之邏輯LSI之高機能化，晶片內搭載之RAM之種類及其之搭載規模增大。於該RAM部，晶片內特別是配線及電晶體更為密集，容易成為不良，產生不良時可以替換之預備電路、亦即救濟電路被搭載而實現良品率之提升乃一般者。
在此系統LSI之救濟電路設計中，搭載規模之增加伴隨著測試時間之增加，或者搭載RAM數之增加伴隨著測試連接用之外部輸出入腳位數之增加將成為問題，因此要求將彼等縮減的救濟設計。因此，習知使用晶片內部搭載之電路進行RAM部之良否判斷的BIST(Built-in Self Test)(專利文獻1)，甚而以自動方式直至救濟為止加以實施的BISR(Built-in Self Repair)被開發。
另外，在晶片內搭載百種以上之多種多樣之RAM的系統LSI，在考慮救濟電路搭載所伴隨的晶片面積之增加與良品率提升之間之取捨的設計方式中，為防止救濟時必要之救濟熔絲(fuse)之過剩搭載引起之晶片面積增加，習知有將依據各個RAM實施之I/O救濟，整合為幾個RAM群組，依據該RAM群組之每一個來實施I/O救濟的I/O群組救濟方式(專利文獻2)，及使群組數適合化之良品率算出方法(專利文獻3)被報告。
專利文獻1：特開平8－262116號公報
專利文獻2：特開平2006－236551號公報
專利文獻3：特開2007－305670號公報
非專利文獻1：Multiple Word/Bit Line Redundancy for Semiconductor Memories,IEEE Journal of Solid-State Circuits,Vol. SC-13,No. 5,pp. 698-703,1978
非專利文獻2：Repair yield simulation with iterative critical area analysis for different types of failure,IEEE International Symposium on Defect and Tolerance in VLSI Systems,pp. 305-313,2002.
但是，通常習知之RAM之救濟方式有，依據包含不良位置之I/O單位對救濟電路進行替換的I/O救濟，及依據列(Column：列方向，以下標記為Col)單位進行的Col救濟，及依據行(Row：行方向，以下標記為Row)單位進行的Row救濟。彼等救濟方式之中，欲決定最佳救濟方式時，必須考慮成為對象之RAM之I/O數、各I/O之記憶格陣列之形狀、甚而RAM之規模等。
例如，各I/O之記憶格陣列為縱長之RAM時，於縱向搭載救濟電路時可以救濟之機率變高，因此，以縱向單位進行救濟之Col救濟變為有效。但是，其中RAM之規模小時，或者缺陷密度低時，RAM內之產生之不良之機率變低，因此即使救濟機率較低，基於救濟電路之面積增加較少之故，Row救濟亦為有利。另外，RAM之規模小，而且I/O數較多時，相較於Col救濟，I/O救濟之救濟電路之面積增加較少，因此，I/O救濟成為最適合之救濟方式。
因此，在搭載多種多樣之RAM的系統LSI，為使晶片救濟效率適合化，可以將具有I/O救濟、Col救濟、Row救濟等不同救濟方式的RAM搭載於同一晶片內，針對彼等之RAM，將搭載同一救濟方式的RAM整合為幾個群組，而進行救濟的方式(於此，稱為「複數救濟方式混載群組救濟」)係較好。
但是，上述專利文獻2、3等之習知技術，係僅限定於I/O群組救濟，1晶片內進行複數方式之群組救濟的救濟電路之發明並不存在。另外，於複數救濟方式混載群組救濟，欲藉由救濟設計之適合化來提升救濟效率而使製品利益率達最大化時，依各個RAM來決定救濟電路搭載之有無，進而決定對那一種RAM分配那一種救濟方式，依此來決定彼等RAM之中經那一RAM彼此予以群組化乃必要者，但是實現彼等之具體的救濟設計方法並未被報告。
本發明有鑑於上述問題，第1目的在於提供可實現「複數救濟方式混載群組救濟」的救濟電路。另外，第2目的在於提供可使製品利益率適合化的救濟設計方法。
本發明之上述及其他目的及新穎特徵可由本說明書之記載及附加圖面予以理解。
本發明之代表性概要簡單說明如下。
亦即，代表性概要為，在搭載有複數RAM之半導體晶片之中，複數RAM之各個，係可設定複數救濟方式，具有救濟電路，可由複數救濟方式依各個RAM進行選擇，以使良品晶片面積成為最小的方式，來設定救濟方式。
具體言之為，針對RAM種類、尺寸等之組合為任意的RAM，使用RAM硬體巨集(hard macro)產生手法，而可以任意選擇搭載I/O救濟、Row救濟、Col救濟等之救濟電路之任一或者均不搭載。依據本手法，可於同一晶片內搭載具有不同救濟方式之RAM。另外，本手法，針對I/O救濟方式已加以確立，對於Row救濟及Col救濟亦可藉由擴張加以實現。
接著，如上述說明，為能配合同一晶片所搭載之各RAM之規格進行測試及救濟，而使用內建自我測試(BIST)電路、內建自我修復(BISR)電路、及插入熔絲的自動設計手法。依據本手法，即使同一晶片內搭載具有不同救濟方式之RAM時，亦可進行測試及救濟。另外，本手法，針對I/O救濟方式已加以確立，對於Row救濟及Col救濟亦可藉由擴張加以實現。
另外，BIST電路及BISR電路之成本(overhead)會伴隨著晶片面積之增加，因此提供依據每一救濟方式使該成本成為最小的電路構成。另外，關於I/O救濟方式，亦如上述專利文獻2之說明已被確立。
另外，本發明係針對救濟電路搭載伴隨產生之晶片良品率提升與面積增加之取捨加以考量後，提供複數救濟方式混載群組救濟之救濟設計方法及其系統。
以下參照圖面詳細說明本發明之實施形態。又，實施形態說明之全圖中同一構件原則上附加同一符號，並省略重複說明。
(實施形態之概要) (複數救濟方式混載群組救濟之概念)
圖1為本發明之一實施形態之中，半導體晶片中之複數救濟方式混載群組救濟之概念圖。
於圖1，於1個晶片10之中係搭載：RAM20，其搭載有I/O救濟電路30及冗長I/O40；RAM21，其搭載有Row救濟電路31及冗長Row41；RAM22，其搭載有Row救濟電路32及冗長Row42；；RAM23，其搭載有Row救濟電路33及冗長Row43；RAM24，其搭載有Col救濟電路34及冗長Col44；RAM25，其搭載有Col救濟電路35及冗長Col45；RAM26，其搭載有Col救濟電路36及冗長Col46；RAM27，其搭載有Col救濟電路37及冗長Col47；RAM28，其搭載有Col救濟電路38及冗長Col48；及RAM29，其搭載有Col救濟電路39及冗長Col49。
搭載I/O救濟時，如冗長I/O40所示，冗長I/O係以RAM單位被設置於Col方向。另外，搭載Col救濟時，如冗長Col44～49所示，冗長Col係以I/O單位被設置於Col方向。另外，搭載Row救濟時，如冗長Row41～43所示，冗長Row係以RAM單位被設置於Row方向。
於圖1，RAM20係連接於熔絲50，RAM21、RAM22、RAM23係群組化之後被連接於熔絲51，RAM24、RAM25、RAM26、RAM27、RAM28、RAM29係群組化之後被連接於熔絲52，以該熔絲單位實施救濟。彼等熔絲50～52係非揮發性記憶體之一例。
其中，將各RAM群組之救濟電路序列連接時，熔絲輸出時需要設置並列－序列轉換用的暫存器。另外，並列連接時欲追求低電力化時，亦有設置暫存器之情況。該暫存器為揮發性記憶體之一例。
又，以下，關於I/O救濟方式，係如上述專利文獻2所示已經被確立，因此省略其說明。
(Row救濟方式)
圖2為具有Row救濟方式之救濟電路的RAM之一例之圖。於圖2係表示具備1組冗長Row的Row救濟方式之RAM之部分(搭載有如圖1所示Row救濟電路31及冗長Row41的RAM21)，但是其他部分(搭載有Row救濟電路32及冗長Row42的RAM22、搭載有Row救濟電路33及冗長Row43的RAM23)亦同樣。
作為一例，例如正規之字元數為1024字元=256Row×4Col，正規之I/O數為16位元，救濟單位為4Row。21為RAM，係由正規Row選擇電路、正規Col選擇電路、256Row×4Col分之正規記憶格陣列構成。31為Row救濟電路、41為冗長Row。冗長Row41，係由冗長Row選擇電路、4Row分之冗長記憶格陣列構成。位址信號由ad[9：0]提供時，Row位址係相當於ad[9：2]，Col位址係相當於ad[1：0]，由Row位址ad[9：2]之8位元除去下位2位元後剩餘之6位元之ad[9：4]係成為救濟位址。
(Col救濟方式)
圖3表示具有Col救濟方式之救濟電路的RAM之一例之圖。於圖3係表示對應於各個I/O具有1組冗長Col之Col救濟方式之RAM之一部分(如圖1所示搭載有Col救濟電路34及冗長Col44的RAM24)，但是其他部分(搭載有Col救濟電路35及冗長Col45的RAM25，搭載有Col救濟電路36及冗長Col46的RAM26，搭載有Col救濟電路37及冗長Col47的RAM27，搭載有Col救濟電路38及冗長Col48的RAM28，搭載有Col救濟電路39及冗長Col49的RAM29)亦同樣。
作為一例，例如正規之字元數及I/O數、Row及Col之位址構成係和圖2相同。救濟單位為1Col。24為RAM，係由正規Col選擇電路、正規Row選擇電路、對應於各個I/O之4Col分之正規記憶格陣列構成。34係Col救濟電路，44係冗長Col。冗長Col44係依各個I/O設置，係由冗長Col選擇電路、1Col分之冗長記憶格陣列構成。Col位址由ad[1：0]提供時，該2位元直接成為救濟位址。
(BIST電路及BISR電路)
圖4表示BIST電路及BISR電路之概念圖。
如圖4所示，設置對於各RAM101～103實施測試及救濟解析的橋式電路104～106。測試必要之位址或寫入資料及期待值資料係由圖案產生器120產生。BIST控制電路110，係於測試前進行圖案產生器120、橋式電路104～106之初期化，於測試終了後由橋式電路104～106回收測試結果。於各RAM101～103與各橋式電路104～106之間進行晶片致能(CE)、位址(AD0～ADn)、資料輸入/資料輸出(Din0/Dout0～Dinm/Doutm)之各信號之輸出入。
橋式電路104～106之構成係依存於RAM之字元數、Row及Col之位址構成、I/O數、及救濟方式。因此，配合各RAM101～103之規格，橋式電路104～106係被自動設計。於橋式電路104～106係包含境界閂鎖器131～133、比較器140、BISR電路150等，彼等如後述說明。
(橋式電路)
圖5為Row救濟或Col救濟時之橋式電路之一例之圖。圖5係表示如圖4所示橋式電路104之一部分，但其他部分(橋式電路105、106亦相同)。
橋式電路104－1係由以移位暫存器配置被連接之境界閂鎖器131－1、比較器140－1、BISR電路150－1構成。BISR電路150－1係作為境界閂鎖器131－1之附屬電路被設置，亦可將境界閂鎖器131－1作為失敗位址儲存用FF使用。依據儲存於境界閂鎖器131－1之失敗位址來獲得救濟資訊。欲獲得救濟資訊時無須特別之動作，可於測試執行中獲得。另外，BISR電路150－1，主要係由依據失敗之Row數(或Col數)來判斷救濟可否的多重失敗電路114－1。多重失敗電路114－1之特徵為，藉由境界閂鎖器131－1之活用而取得救濟資訊之特別之硬體成為不必要，因此可減少晶片面積，另外，由失敗位址取得救濟資訊時之特別之時序亦成為不必要，因此可以削減測試成本。
圖6為Row救濟或Col救濟時之橋式電路之另一例之圖。
如圖6所示橋式電路104－2，係和圖5同樣之構成，但於BISR電路150－2包含失敗位址暫存器及多重失敗電路114－2。本圖之失敗位址暫存器及多重失敗電路114－2係適用於，在無法活用境界閂鎖器131－2時，例如於RAM101側包含境界閂鎖器131－2之情況等。
(BISR電路)
圖7為Row救濟時之BISR電路之詳細之圖。於圖7係表示在圖2所示RAM21設置圖5所示橋式電路104－1時之BISR電路150之例。圖7所示信號之說明係如圖8所示。
作為一例例如多重失敗電路114－1之輸出，係成為救濟致能(rei)161、複數Row失敗之表示用信號(multifail)162、及救濟位址資訊5位元(rai[5：0])163。
對應於RAM之Row數或救濟單位，來變更參照之Row位址164，則可對應於不同構成之RAM。另外，同樣，Col之救濟亦可能，例如亦可對應於如圖3所示RAM24。
(救濟可能時之動作概念)
圖9表示救濟可能時之動作概念圖。圖9係表示以圖7之例之動作概念可以救濟之情況。
假設Row位址F、D之Row存在不良。初期化終了時全部暫存器係被初期化。Adff係藉由fail信號被控制，於每一次存取時adff被更新，但第1次(1st)失敗產生時失敗之位址會被取入，以後則不被更新。單一之失敗或複數失敗之情況下，乃可以藉由冗長Row(Row位址：C～F)來對應時，multifail=0而且rei=1，測試終了後以rei、rai[5：0]作為救濟資訊取出。另外，彼等資訊系被儲存於暫存器，因此藉由移位動作可以取出。
(救濟不可能時之動作概念)
圖10表示救濟不可能時之動作概念圖。圖10係表示以圖7之例之動作概念不能救濟之情況。
假設Row位址4、8、C、F之Row存在不良。除下位2位元以外之Row位址ad[9：4]常時被和adff[9：4]比較。第2次(2nd )以後之失敗產生時，比較結果不同時(dif_ad=1)，被分配給第1次(1st)失敗之修復的冗長Row(Row位址：0～3)係無法對新的失敗實施修復，成為救濟不可能而成為multifail=1。
(救濟設計系統)
圖11為實現半導體晶片之複數救濟方式混載群組救濟之救濟設計系統之概念圖。
如圖11所示，本實施形態之救濟設計系統200，係具備輸入部210，記憶部220，運算部230，顯示/輸出部240。於記憶部220具備：設計資訊記憶區域221，RAM資料庫222，及製品‧TEG測試結果記憶區域223。運算部230係具備：救濟RAM群組之組合算出部231，搭載RAM候補之組合算出部232，及救濟設計評估部233。
該救濟設計系統200，係使用電腦系統構成，記憶部220係藉由HDD或記憶體等之裝置，運算部230係藉由CPU等之裝置，輸入部210係藉由鍵盤或滑鼠等之裝置，顯示/輸出部240係藉由顯示器或印表機等之裝置來實現。運算部230之救濟RAM群組之組合算出部231、搭載RAM候補之組合算出部232及救濟設計評估部233，係藉由CPU之執行記憶於HDD等之救濟RAM群組之組合算出程式、搭載RAM候補之組合算出程式、及救濟設計評估程式來實現。
救濟RAM群組之組合算出部231，係取得於設計資訊記憶區域221作為計算參數被設定之RAM群組數，抽出救濟方式候補之組合的部分，搭載RAM候補之組合算出部232，係由RAM資料庫222取得依據製品機能規格書被選出之搭載可能之RAM之候補，而抽出搭載RAM候補之組合的部分。救濟設計評估部233，係依據：設計資訊記憶區域221所保存之各邏輯部及RAM種類之設計佈局模擬(CAA)結果，及由製品機能規格書取得，被保存於設計資訊記憶區域221之邏輯面積、各個RAM之面積、救濟替換電路、冗長記憶格陣列、BIST電路之面積之算出式、熔絲位元數及其面積(或面積算出式)，及保存於製品‧TEG測試結果記憶區域223之平均缺陷密度資料，來算出救濟設計評估結果的部分。
此外，於救濟設計評估部233亦可依據：由製品機能規格書取得，被保存於設計資訊記憶區域221之邏輯面積、各個RAM之面積、熔絲單位及其面積，以及晶片所搭載之熔絲面積之算出式、各救濟方式之救濟替換電路面積算出式、冗長記憶格陣列面積算出式、BIST電路面積算出式，及保存於製品‧TEG測試結果記憶區域223之邏輯部之不良率、各個記憶體部失敗位元模態之不良率資料，對應於救濟RAM群組之組合算出部231及搭載RAM候補之組合算出部232所抽出之各個組合，來算出救濟設計評估結果。
於本實施形態之救濟設計系統200，係被連接CAA佈局模擬裝置、或設計資料庫、測試機能模組用的測試裝置等，設計佈局模擬(CAA)結果與設計資訊係被送訊至設計資訊記憶區域221，設計資訊係被送訊至RAM資料庫222，製造測試結果資訊係被送訊至製品‧TEG測試結果記憶區域223。
藉由本實施形態之救濟設計系統200進行救濟方式之評估，由該評估結果來決定最適合之救濟方式。以下於各實施形態具體說明最適合之救濟方式之救濟設計。
(第1實施形態)
於第1實施形態，使用圖11說明複數救濟方式混載之救濟設計適合化方法。
搭載I/O救濟、Col救濟、Row救濟時必要之救濟電路、冗長記憶格陣列、BIST電路之面積係分別不同，救濟後之晶片良品率亦受救濟方式影響而不同。因此，RAM之最適合救濟方式，需要將救濟電路搭載伴隨之RAM面積增加，與良品率提升之取捨納入考量而予以決定。因此，定義式(1)所示良品RAM所要面積，而作為考量彼等後之指標值。
[數1]
GA RAM_n =A ' RAM_n /Y ' RAM_n 　式(1)
其中，GARAM_n [cm2 ]係表示RAM_n 之良品RAM所要面積，A’RAM_n [cm2 ]係表示救濟電路搭載後之RAM_n 之面積(亦即，RAM、救濟電路、冗長記憶格陣列、BIST電路之面積之合計值)，Y’RAM_n [%]係表示救濟後之RAM_n 之晶片良品率，良品RAM所要面積GARAM_n 為最小的救濟方式，係被設為以任意之RAM為對象時之最適合救濟方式。
但是，於複數救濟方式混載群組救濟中，針對全部RAM採用最適合救濟方式時未必晶片全體之群組救濟方式會成為最適合，因此需要使晶片全體之群組救濟方式適合化。
例如再搭載同一規模之100個記憶體的晶片中，Row救濟時良品RAM所要面積成為最小的RAM有2個，I/O救濟時良品晶片所要面積成為最小的RAM有98個，救濟群組為2個時，相較於將其劃分為僅有2個RAM所屬之Row救濟之群組以及98個RAM所屬之I/O群組之情況，即使2個RAM之最適合救濟方式為Row救濟方式之情況下，將彼等2個RAM亦設為I/O救濟方式，亦即將100個RAM分類為2個I/O救濟群組時，更能實現晶片全體之救濟效率之適合化。因此，於複數救濟方式混載群組救濟中，需要以使晶片全體之良品晶片所要面積成為最小的方式將群組數予以適正化。於此，可考慮定義如式(2)所示之良品晶片所要面積，求出使該值成為最小的救濟設計方式。
[數2]
其中，GAchip [cm2 ]係表示良品晶片所要面積，A’RAM_Gr.i [cm2 ]係表示各個RAM群組(RAM_Gr.i)之RAM及其之救濟用搭載之電路(冗長電路、救濟電路、BIST電路)之合計面積，ANoRep_RAMii [cm2 ]係表示未搭載救濟電路之各個RAM(RAMii)之晶片面積，A’Fuse [cm2 ]係表示熔絲之面積，ALogic [cm2 ]係表示邏輯部(A’RAM_Gr.i 、ANoRep_RAMii 、A’Fuse 以外之區域)之晶片面積，Y’RAM_Gr.i [%]係表示各個RAM群組(RAM_Gr.i)之救濟後之良品率，YNoRep_RAMii [%]係表示未搭載救濟電路之各個RAM(RAMii)之良品率，Y’Fuse [%]係表示熔絲之良品率，YLogic [%]係表示邏輯部之良品率。
各個RAM群組(RAM_Gr.i)之救濟電路搭載後之晶片面積A’RAM_Gr.i [cm2 ]、熔絲之面積A’Fuse [cm2 ]、各個RAM群組(RAM_Gr.i)之救濟後之良品率Y’RAM_Gr.i [%]，熔絲之良品率Y’Fuse [%]，係即使同一RAM群組之結果，其值亦因為搭載之救濟方式而會變化。
各個RAM群組(RAM_Gr.i)之救濟後之良品率Y’RAM_Gr.i [%]、未搭載救濟電路之各個RAM(RAMii)之良品率YNoRep_RAMii [%]、邏輯部之良品率YLogic [%]、熔絲之良品率Y’Fuse [%]可由式(3)或式(4)算出。
[數3]
[數4]
其中，式(3)之D0係表示由製品‧TEG測試結果記憶區域223取得之平均缺陷密度[個/cm2 ]，AcRAMc 、AcNoRep_RAMii 、AcLogic 、Ac’Fuse 分別表示由設計資訊記憶區域221取得之，各個RAM群組(RAM_Gr.i)所屬之各個RAM之RAM部之臨限區域(冗長電路、救濟電路、BIST電路除外)，未搭載救濟電路之各個RAM(RAMii)之臨限區域、邏輯部之臨限區域、熔絲之臨限區域，REPRAM_Gr.i 係表示RAM群組(RAM_Gr.i)所屬之RAM所產生之不良之中可以救濟的不良之產生率。
又，式(4)之DRAM 、DLogic 係分別表示使用由製品‧TEG測試結果記憶區域223取得之RAM部與Logic部之救濟前之不良率FRAM 、FLogic ，由式(5)算出之致命缺陷密度[個/cm2 ]，ARAMc 、ANoRep_RAMii 、ALogic 、A’Fuse 分別表示由設計資訊記憶區域221取得之，RAM群組(RAM_Gr.i)所屬之RAM部之面積(冗長電路、救濟電路、BIST電路除外)、未搭載救濟電路之各個RAM(RAMii)之面積、邏輯部之面積、熔絲之面積。
[數5]
其中，ARAM 表示RAM之合計面積(冗長電路、救濟電路、BIST電路除外)。另外，於ARAM 求出包含冗長電路、救濟電路、BIST電路的RAM之合計面積，於FRAM 提供救濟後之不良率求出DRAM 亦可。包含REPRAM_Gr.i 算出方法的救濟良品率之算出方法，係被揭示於例如(非專利文獻1)、(非專利文獻2)等。
於複數救濟方式混載群組救濟之設計時，搭載救濟電路之RAM與未搭載救濟電路之RAM之分類、以搭載救濟電路之RAM為對象的救濟RAM群組化、以及各個群組之救濟方式之決定乃必要者，藉由彼等之適合化來選定良品晶片所要面積成為最小的方式乃必要者。以下使用圖12～15說明該第1實施形態之概要。
圖12為救濟設計系統200之運算部230之處理流程圖。
(步驟300)設定RAM群組數、良品率計算參數作為計算參數。良品率計算參數，係式(3)或式(4)所示良品率預測計算所使用之參數，可由以下之2個參數組選擇其中任一。其一為式(3)對應之參數，係針對保存於設計資訊記憶區域221之臨限區域、保存於製品‧TEG測試結果記憶區域223之平均缺陷密度予以設定。另一為式(4)對應之參數，係針對保存於設計資訊記憶區域221之面積、保存於製品‧TEG測試結果記憶區域223之邏輯、RAM之實績不良率予以設定。
(步驟301)依據步驟300設定之救濟群組數，抽出各個救濟RAM群組之救濟方式之組合之全部。例如設定之RAM群組數為3時，各個救濟RAM群組之救濟方式之組合係成為如圖13所示。
圖13為救濟RAM群組候補之組合抽出例之圖。於圖13之例，例如於組合I，I/O救濟之群組數為0，Row救濟之群組數為3，Col救濟之群組數為0，其他如圖13所示。
(步驟302)使用製品機能規格書之資訊，由保存於RAM資料庫222之RAM之中，抽出滿足設計規格之複數之搭載RAM候補之組合之全部。
(步驟303)由步驟302抽出之搭載RAM候補之組合，選擇任意之候補。
(步驟304)由步驟301抽出之救濟RAM群組之組合，選擇任意之候補。
(步驟305)以步驟303選擇之任意之搭載RAM候補，步驟304選擇之任意之救濟RAM群組候補為對象，以使良品晶片所要面積成為最小的方式，實施RAM之群組化。
(步驟306)將步驟305所實施之對於任意之搭載RAM候補、任意之救濟RAM群組候補獲得之救濟RAM群組化結果，以及良品RAM所要面積，保存於救濟設計評估部233。
(步驟307)以步驟301抽出之全部之救濟RAM群組候補為對象，調查是否已經實施RAM之群組化(分配完了)，為實施時回至步驟304。
(步驟308)以步驟302抽出之全部之搭載RAM候補為對象，調查是否已經實施RAM之群組化(分配完了)，為實施時回至步驟303。
(步驟309)將救濟RAM群組化結果及良品RAM所要面積，輸出顯示於顯示/輸出部240。
以下針對在步驟305之中，作為設定良品晶片所要面積成為最小之方法，對搭載救濟電路之RAM與未搭載之RAM之決定，以及對救濟RAM群組之分配適合化方法，使用圖14～15來說明。圖14為良品RAM所要面積之一覽之圖。圖15表示RAM救濟群組候補之分配之適合化手法之概念圖。
首先，使用式(1)依各個RAM算出未搭載救濟電路時之良品RAM所要面積、各個救濟方式之良品RAM所要面積，求出良品RAM所要面積成為最小的方式。圖14係針對RAMA、B、C算出良品RAM所要面積的結果，於RAMA係I/O救濟之情況下，於RAMB係未救濟之情況下，於RAMC係Row救濟之情況下良品RAM所要面積成為最小。
其中，良品RAM所要面積在未救濟之情況下成為最小的RAMB，相較於良品率提升之利點，其之搭載救濟電路伴隨產生之RAM面積增加之不利點更大，意味著未搭載救濟電路時更為有利。因此，RAMB被分類為未搭載救濟電路之RAM。
之後，以搭載有救濟電路之RAM為對象，進行對救濟RAM群組之分配適合化。其中，首先，以包含於救濟RAM群組候補之救濟方式為對象，依據各RAM將良品RAM所要面積成為最小的救濟方式予以來選擇、分類。圖15表示步驟304所選擇之任意之救濟RAM群組候補為，I/O救濟2群組(Gr.1與Gr.2)及Row救濟1群組(Gr.3)之情況。此情況下，係比較圖14算出之良品RAM所要面積之中之I/O救濟與Row救濟之RAM之值，選擇較小者。
例如圖14之情況下，係如圖15(a)所示，將救濟RAMA分配為I/O救濟方式之群組，將RAMC分配為Row救濟方式之群組。之後，如圖15(b)所示，以使各群組之良品RAM群組所要面積成為平均化的方式，進行對RAM之救濟方式之分配。此時，係比較最佳之良品RAM所要面積，與採用其以外之救濟方式時之良品RAM所要面積，設為由彼等之差最小之RAM移動。
亦即，於圖15之例，係首先，在良品RAM所要面積之差不存在的Gr.1與Gr.2之間，以使良品晶片所要面積成為最小的方式進行平均化，之後，進行包含Gr.3之平均化。此時，在移動RAM群組之每一次，各救濟RAM群組之冗長記憶格陣列面積、救濟電路面積、熔絲面積會變化，因此，在每一次移動計算移動後之良品晶片所要面積。
平均化之終了(RAM之移動停止)判斷，可為例如移動後之良品晶片所要面積較移動前變大時，或者移動後之良品晶片所要面積連續N次較移動前變大時等。當然，亦可考慮其他方法。
(第2實施形態)
相對於上述第1實施形態，第2實施形態之進行救濟RAM群組之分配適合化方法有所差異。亦即，針對上述第1實施形態所示之進行救濟RAM群組之分配適合化方法用的救濟設計系統200之運算部230之另一例加以說明。
作為進行救濟RAM群組之分配適合化方法的平均化方法，於上述第1實施形態係採用由救濟方式間之良品RAM所要面積之差小的RAM開始移動的方式，此外亦可採用隨機起始(random start)局部探索法或遺傳運算法、退火(annealing)法等之移動戰略。
(第3實施形態)
相對於上述第1、第2實施形態，第3實施形態係另一例。亦即，於上述第1、第2實施形態係定義良品晶片所要面積，以該值成為最小的方式進行平均化，但是若考慮救濟電路搭載伴隨之冗長記憶格陣列、救濟電路、熔絲面積之增減，使用考慮彼等之後的晶片面積與良品率作為指標值，則不限定於此。
(第4實施形態)
相對於上述第1～第3實施形態，第4實施形態係另一例。亦即，於上述第1、第2實施形態係使用良品RAM所要面積，作為選擇未搭載救濟電路之RAM的方法，但除此之外，亦可考慮使用者任意指定之方法。例如亦可考慮於機能規格書由使用者任意指定不容許搭載救濟電路之RAM之情況，或者將某一基準以下規模之RAM排除於救濟對象以外之方法。
(第5實施形態)
相對於上述第1～第4實施形態，第5實施形態係另一例。亦即，依據圖16～18說明上述第1～第4實施形態所示之，良品晶片所要面積最小化方法結果之輸出/顯示用的救濟設計系統200、顯示/輸出部240之輸出/顯示之另一例。
圖16係表示搭載RAM候補－救濟RAM群組候補(任意之搭載RAM候補a之中之任意之救濟RAM群組候補b)之各平均化步驟的良品晶片所要面積之圖表400之概略圖。該圖表400，係表示對救濟RAM群組候補之分配適合化之計算推移，可依據各RAM候補、各救濟RAM群組候補予以輸出/顯示。
圖17係表示各個救濟RAM群組候補(任意之搭載RAM候補a之中之救濟RAM群組候補)之，良品晶片所要面積之圖表410概略圖。良品晶片所要面積，係表示例如各個救濟RAM群組候補之最小良品晶片所要面積等之指定值。使用最小值時，可於任意之搭載RAM候補a之中選出救濟RAM群組候補成為最佳之記憶體構成。圖表410，係依據各個搭載RAM候補被作成。
圖18係表示各個搭載RAM候補之良品晶片所要面積之適合化結果之圖表420之概略圖。各個搭載RAM候補之良品晶片所要面積，係表示如圖17所示各個搭載RAM候補之良品晶片所要面積之中，例如個別之最小值等之指定值。表示最小值時，可於全部之搭載RAM候補之中，選出最適合之RAM候補及其之救濟RAM群組候補。
(實施形態之概要及第1～第5實施形態之效果)
依據上述說明之實施形態之概要及第1～第5實施形態之效果，藉由提供實現「複數救濟方式混載群組救濟」的I/O救濟、Row救濟、Col救濟之救濟電路及救濟設計方法，可獲得以下效果。
(1)可以配合RAM之I/O數、各I/O之記憶格陣列之形狀、以及規模，針對救濟電路之搭載之有無及救濟RAM，依據各RAM來選擇救濟電路方式，和習知I/O群組救濟比較，可提升救濟效率，有助於製品利益率之提升。
(2)藉由使用境界閂鎖器，救濟資訊取得用之特別之硬體變為不需要，可縮小晶片面積。
(3)習知救濟解析方式(ATE：Automatic Test Equipment)，係於測試中儲存失敗位址，測試終了後執行救濟可否判斷、救濟碼之產生等之救濟解析，但是依據本方法，可由失敗位址獲得救濟資訊，特別之時序(Sequence)變為不必要，較習知方法可以縮短測試時間，可削減測試成本。
(4)相較於I/O救濟，Col救濟、Row救濟之包含救濟解析的救濟測試時間較短，因此可以抑制複數救濟方式之混載伴隨產生之測試時間之增加。
(5)可由滿足要求機能之複數之搭載候補RAM之中，選定最適合之候補及其之救濟設計方式，有助於製品利益率之提升。
以上係依據實施形態具體說明本發明，但本發明並不限定於上述實施形態，在不脫離其要旨情況下可做各種變更實施。
(產業上可利用性)
本發明係關於以LSI為代表之薄膜裝置，在內建複數之RAM及邏輯電路的半導體晶片之中，適用於搭載有RAM之測試電路及邏輯電路之測試電路時的有用技術，以及用於決定RAM之救濟方法的技術，例如可以利用於內建RAM及CPU的系統LSI之邏輯LSI。
(發明效果)
本發明之代表性效果簡單說明如下。
(1)可以配合RAM之I/O數、各I/O之記憶格陣列之形狀、甚至規模，來選擇救濟電路之搭載有無，以及對於救濟RAM依據各個RAM來選擇救濟電路方式，因此，和習知I/O群組救濟比較，可提升救濟效率，有助於製品利益率之提升。
(2)藉由使用境界閂鎖器，則無須救濟資訊之取得用的特別之硬體，可縮減晶片面積。
(3)於習知救濟解析方式(ATE：Automatic Test Equipment)，係於測試中儲存失敗位址，於測試終了後執行救濟可否判斷、救濟碼產生等之救濟解析，但是本手法，可由失敗位址獲得救濟資訊，因此無須特別之時序，相較於習知手法可以縮短測試時間。
(4)相較於I/O救濟，Col救濟、Row救濟之包含救濟解析之救濟測試時間較短，因此複數救濟方式之混載伴隨的測試時間增加可以被抑制。
(5)可由滿足要求機能之複數個搭載候補RAM之中選定最適合之候補，及其之救濟設計方式，因此有助於製品利益率之提升。
10．．．晶片
20～29．．．RAM
30．．．I/O救濟電路
31～33．．．Row救濟電路
34～39．．．Col救濟電路
40．．．冗長I/O
41～43．．．冗長Row
44～49．．．冗長Col
50～52．．．熔絲
101～103．．．RAM
104～106．．．橋式電路
110．．．BIST控制電路
120．．．圖案產生器
131～133．．．境界閂鎖器
140．．．比較器
150．．．BISR電路
104－1．．．橋式電路
114－1．．．多重失敗電路
131－1．．．境界閂鎖器
140－1．．．比較器
150－1．．．BISR電路
104－2．．．橋式電路
114－2．．．多重失敗電路
131－2．．．境界閂鎖器
140－2．．．比較器
150－2．．．BISR電路
200．．．救濟設計系統
210．．．輸入部
220．．．記憶部
221．．．設計資訊記憶區域
222．．．RAM資料庫
223．．．製品‧TEG測試結果記憶區域
230．．．運算部
231．．．救濟RAM群組之組合算出部
232．．．搭載RAM候補之組合算出部
233．．．救濟設計評估部
240．．．顯示/輸出部
圖1為本發明之一實施形態之中，半導體晶片之複數救濟方式混載群組救濟之概念圖。
圖2為本發明之一實施形態之中，具有Row救濟方式之救濟電路的RAM之一例之圖。
圖3為本發明之一實施形態之中，具有Col救濟方式之救濟電路的RAM之一例之圖。
圖4為本發明之一實施形態之中，BIST電路及BISR電路之概念圖。
圖5為本發明之一實施形態之中，Row救濟或Col救濟時之橋式電路之一例之圖。
圖6為本發明之一實施形態之中，Row救濟或Col救濟時之橋式電路之另一例之圖。
圖7為本發明之一實施形態之中，Row救濟時之BISR電路之詳細之圖。
圖8為本發明之一實施形態之中，圖7之信號說明圖。
圖9為本發明之一實施形態之中，可以救濟時之動作概念圖。
圖10為本發明之一實施形態之中，不可以救濟時之動作概念圖。
圖11為本發明之一實施形態之中，實現半導體晶片之複數救濟方式混載群組救濟之救濟設計系統之概念圖。
圖12為本發明之一實施形態之中，救濟設計系統之運算部之處理流程圖。
圖13為本發明之一實施形態之中，救濟RAM群組候補之組合抽出例之圖。
圖14為本發明之一實施形態之中，良品RAM所要面積之一覽之圖。
圖15為本發明之一實施形態之中，(a)、(b)表示RAM救濟群組候補之分配之適合化手法之概念圖。
圖16為本發明之一實施形態之中，任意之搭載RAM候補中之，任意之救濟RAM群組候補之各平均化步驟的良品晶片所要面積之表示用之分布概略圖。
圖17為本發明之一實施形態之中，各個救濟RAM群組候補之，良品晶片所要面積之表示用之分布概略圖。
圖18為本發明之一實施形態之中，各個搭載RAM候補之良品晶片所要面積之適合化結果表示用之分布概略圖。
10．．．晶片
20～29．．．RAM
30．．．I/O救濟電路
31．．．Row救濟電路
32．．．Row救濟電路
33．．．Row救濟電路
34．．．Col救濟電路
35～39．．．Col救濟電路
40．．．冗長I/O
41．．．冗長Row
42．．．冗長Row
43．．．冗長Row
44．．．冗長Col
45～49．．．冗長Col
50．．．熔絲
51．．．熔絲
52．．．熔絲

Claims (3)

  1. 一種半導體晶片之救濟設計方法，係藉由救濟設計系統來執行者，該救濟設計系統係具備：記憶部，係將藉由在設計佈局假設複數異物以隨機方式投下的佈局模擬所算出之臨限區域；及由製品機能規格書取得之邏輯部與RAM部之設計資訊、RAM資料庫資訊、以及製造測試結果，而將製品．TEG測試結果予以記憶；及運算部，係使用上述記憶部之結果針對搭載RAM、及其之救濟RAM群組之分配實施適合化；其特徵為：上述運算部，係執行：第1步驟，依據使用者設定之群組數，來算出救濟RAM群組候補之組合；第2步驟，使用上述記憶部所記憶之RAM部之設計資訊及RAM資料庫資訊，來算出救濟RAM候補之組合；及第3步驟，使用上述記憶部所記憶之臨限區域、邏輯部與RAM部之設計資訊、製造測試結果，來決定複數救濟方式混載群組救濟的設計手法，俾由複數救濟方式依據各個RAM進行選擇而將同一救濟方式之RAM群組化為1個以上而採取群組救濟。
  2. 如申請專利範圍第1項之半導體晶片之救濟設計方法，其中於上述第3步驟，在決定上述複數救濟方式混載群組救濟之設計手法時使用之指標值，係考慮救濟電路搭載伴隨之冗長記憶格陣列、救濟替換用電路、BIST電路、熔絲面積之增加，與晶片之救濟後之良品率之間之取捨而成的指標值。
  3. 如申請專利範圍第2項之半導體晶片之救濟設計方法，其中於算出上述指標值時，係依據救濟RAM群組之各個，來算出將冗長記憶格陣列、救濟替換用電路、BIST電路、熔絲面積之增加，與晶片之救濟後之良品率納入考量後的指標值，以使救濟RAM群組之各個之指標值成為平均化的方式，來進行救濟RAM群組之分配，依此來決定救濟RAM群組。
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