CN102855942B - 半导体芯片 - Google Patents

Abstract

本发明提供一种半导体芯片。在搭载有多个RAM的芯片(10)中考虑到搭载救济电路而产生的芯片成品率提高和面积增加的折中。提供一种救济电路，能够对于其芯片内的RAM分别选择是否搭载救济电路以及在搭载时选择I/O救济、Col救济、以及Row救济中的一个或多个救济方式，将这些救济电路搭载RAM分为多个RAM组，按每个RAM组实施救济，实现“多个救济方式混装组救济”。另外，提供一种在可搭载的多个RAM候选中薄膜内的优良芯片获取数为最大的救济方式及其RAM成组化方法的评价方法。可实现“多个救济方式混装组救济”的救济电路和用于使产品利润率合理化的救济设计方法。

Description

半导体芯片

本申请是申请日为2010年5月12日、申请号为201010176664.5、发明名称为“半导体芯片及其救济设计方法”的发明专利申请的分案申请。

技术领域

本发明涉及一种在LSI中代表的薄膜器件、即内置有多个RAM(随机存取存储器)和逻辑电路的半导体芯片(半导体集成电路)中，有效适用于搭载RAM的测试电路和逻辑电路的测试电路时的技术，进而涉及一种用于确定RAM的救济方法的技术。本发明是一种有效适用于例如内置有RAM和CPU(中央处理装置)的系统LSI(大规模集成电路)等的逻辑LSI的技术。

背景技术

近年来，随着搭载了RAM、CPU等的称作系统LSI的逻辑LSI的高性能化，搭载在芯片内的RAM的种类及其搭载规模正在增大。在这种RAM部分中，在芯片内特别是布线和晶体管密集，容易产生故障，因此一般搭载在发生故障时可进行置换的预备电路即救济电路来实现成品率的提高。

在该系统LSI的救济电路设计中，存在如下问题，即：随着搭载规模的增加而产生的测试时间的增加、随着搭载RAM数量的增加而产生的用于测试器连接的外部输入输出引脚数量的增加，从而会谋求减少这些问题的救济设计。因此，以往开发出使用搭载在芯片内部的电路进行RAM部分的好坏判断的BIST(Built-inSelfTest：自建内测)(专利文献1)，进而开发出自动实施到救济阶段的BISR(Built-inSelfRepair：内建自救济)。

另外，在芯片内搭载着百种以上的各种各样的RAM的系统LSI中，作为考虑到随着搭载救济电路而产生的芯片面积增加和提高成品率的折中的设计方法，目前提出有I/O组救济方式(专利文献2)和用于合理化组数的成品率计算方法(专利文献3)，其目的在于防止救济时所需的救济保险丝的过量搭载而产生的芯片面积增加，上述I/O组救济方式将按各RAM实施的I/O救济集中在若干个RAM组中，对各RAM组实施I/O救济。

【专利文献1】日本特开平8-262116号公报

【专利文献2】日本特开2006-236551号公报

【专利文献3】日本特开2007-305670号公报

【非专利文献1】MultipleWord/BitLineRedundancyforSemiconductorMemories，IEEEJournalofSolid-StateCircuits，Vol，SC-13，No.5，PP.698-703，1978

【非专利文献2】Repairyieldsimulationwithiterativecriticalareaanalysisfordifferenttypesoffailure，IEEEInternationalSymposiumonDefectandToleranceinVLSISystems，pp.305-313，2002.

发明内容

一般来说，公众所知晓的RAM的救济方式为：以包含故障部位的I/O为单位置换为救济电路的I/O救济、以列(Column：列方向，以下记为Col)为单位进行的Col救济、以及以行(Row：行方向，以下记为Row)为单位进行的Row救济。在这些救济方式中，为了确定最合适的救济方式，需要考虑作为对象的RAM的I/O数量、各I/O的存储单元阵列的形状、更要考虑RAM的规模。

例如各I/O的存储单元阵列为纵长形的RAM时，在纵向搭载救济电路能提高可救济的概率，因此在纵向单位进行救济的Col救济是有效的。但是，在这其中RAM的规模小或者缺陷密度低时，在RAM内部发生故障的概率低，因此即使可救济的概率低，但救济电路的面积增加小的Row救济能更为有利。另外，在RAM的规模小且I/O数量多时，I/O救济与Col救济相比，其救济电路的面积增加变小，因此I/O救济能成为最适合的救济方式。

因此，为了在搭载各种各样的RAM的系统LSI中合理化芯片救济效率，优选以下方式(这里记为“多个救济方式混装组救济”)：能够将具有I/O救济、Col救济、Row救济这些不同的救济方式的RAM搭载在同一个芯片内，对于这些RAM，将搭载相同救济方式的RAM集中在若干个组中进行救济。

但是，所述的专利文献2、3等现有技术中，只限于I/O组救济，不存在一个芯片内进行多个方式的组救济的救济电路的发明。另外，在多个救济方式混装组救济中，为了利用由救济设计的合理化而产生的救济效率提高来使产品利润率最大化，需要对每个RAM确定是否搭载救济电路，进而确定对哪一个RAM分配怎样的救济方式，然后确定使这些RAM中的哪些RAM成组化，但用于实现这些要求的具体救济设计方法并没有公开出来。

因此，本发明是鉴于以上所述的问题点而提出的，其第一目的在于提供一种实现“多个救济方式混装组救济”的救济电路。其第二目的在于提供为一种使产品利润率合理化的救济设计方法。

本发明的上述目的和其他目的、以及新特征将会从本说明书的记载和附图中得到明确。

简单说明本申请所公开的发明中具有代表性的技术方案的概要如下。

即，具有代表性的技术方案的概要的特征在于：在搭载有多个RAM的半导体芯片中，多个RAM的每一个能设定多个救济方式，且多个RAM的每一个具有可从多个救济方式中按各RAM进行选择来设定救济方式以使优良芯片面积最小的救济电路。

具体而言，相对于任意组合RAM种类、尺寸等的RAM，使用RAM硬宏生成方法，该RAM硬宏生成方法可任意选择搭载I/O救济、Row救济、Col救济等的救济电路的若干个或均不搭载。根据本方法，可在同一个芯片内搭载具有不同救济方式的RAM。另外，本方法已经确定了I/O救济方式，也能够通过扩展成Row救济和Col救济而得以实现。

其次，为了如上述那样配合在同一芯片中搭载的各RAM的规格而进行测试和救济，使用插入内建自测(BIST)电路、内建自救济(BISR)电路以及保险丝的自动设计方法。根据本方法，即使在同一芯片内搭载具有不同救济方式的RAM，也能够进行测试和救济。并且，本方法已经确定了I/O救济方式，也能够通过扩展成Row救济和Col救济来得以实现。

BIST电路和BISR电路的系统开销与芯片面积的增加有关，因此按各救济方式提供该系统开销为最小的电路构成。另外，I/O救济方式已经如上述专利文献2所示那样被确定了。

另外，本发明提供一种考虑到搭载救济电路所带来的芯片成品率提高和面积增加的折中的多个救济方式混装组救济的救济设计方法及其系统。

简单说明由本申请所公开的发明中具有代表性的技术方案所得到的效果如下。

(1)能够配合RAM的I/O数量、各I/O的存储单元阵列的形状、进而配合其规模，针对是否搭载救济电路和救济RAM而按各RAM选择救济电路方式，因此与现有的I/O组救济相比，能够实现救济效率的提高，并且能够有助于产品利润率的提高。

(2)使用了边界锁存器，从而不需要用于获取救济信息的特别的硬件，因此可减小芯片面积。

(3)在现有的救济分析方式(ATE：AutomaticTestEquipment：自动测试设备)中，在测试中存储失效地址，测试结束后执行能否救济判断、救济编码生成等的救济分析，但是，在本方法中，能够从失效地址中得到救济信息，因此不需要特别的顺序，能够比现有方法缩短测试时间，因此能够削减测试成本。

(4)Col救济、Row救济与I/O救济相比，其包括救济分析在内的救济测试时间短，因此能够抑制随着多个救济方式的混装而产生的测试时间的增加。

(5)能够从满足功能要求的多个搭载候选RAM中选定最合适的候选及其救济设计方式，因此能够有助于产品利润率的提高。

附图说明

图1是表示在本发明一个实施方式中在半导体芯片中的多个救济方式混装组救济的概念的图。

图2是表示在本发明一个实施方式中具有Row救济方式的救济电路的RAM一例的图。

图3是表示在本发明一个实施方式中具有Col救济方式的救济电路的RAM一例的图。

图4是表示在本发明一个实施方式中BIST电路和BISR电路的概略的图。

图5是表示在本发明一个实施方式中具有Row救济或Col救济时的电桥电路的一例的图。

图6是表示在本发明一个实施方式中具有Row救济或Col救济时的电桥电路的另一例的图。

图7是表示在本发明一个实施方式中Row救济时的BISR电路的详细的图。

图8是表示在本发明一个实施方式中图7的信号的说明的图。

图9是表示在本发明一个实施方式中可救济时的工作概念的图。

图10是表示在本发明一个实施方式中不可救济时的工作概念的图。

图11是表示在本发明一个实施方式中实现在半导体芯片上的多个救济方式混装组救济的救济设计系统的概念的图。

图12是表示在本发明一个实施方式中救济设计系统中的运算部的处理的流程图。

图13是表示在本发明一个实施方式中救济RAM组候选的组合抽取例的图。

图14是表示在本发明一个实施方式中优良RAM所需面积的一览表的图。

图15中的(a)、(b)是表示在本发明一个实施方式中RAM救济组候选的分配的合理化方法的概念的图。

图16是表示在本发明一个实施方式中任意的搭载RAM候选内的任意救济RAM组候选中显示每个平均化步骤的优良芯片所需面积的图表概略的图。

图17是表示在本发明一个实施方式中显示每个救济RAM组候选的优良芯片所需面积的图表概略的图。

图18是表示在本发明一个实施方式中显示每个搭载RAM候选的优良芯片所需面积的合理化结果的图表概略的图。

标号说明

10芯片

20～29RAM

30I/O救济电路

31～33Row救济电路

34～39Col救济电路

40冗余I/O

41～43冗余Row

44～49冗余Col

50～52保险丝

101～103RAM

104～106电桥电路

110BIST控制电路

120图形发生器

131～133边界锁存器

140比较器

150BISR电路

104-1电桥电路

114-1多重失效电路

131-1边界锁存器

140-1比较器

150-1BISR电路

104-2电桥电路

114-2多重失效电路

131-2边界锁存器

140-2比较器

150-2BISR电路

200救济设计系统

210输入部

220存储部

221设计信息存储区域

222RAM库

223产品·TEG测试结果存储区域

230运算部

231救济RAM组的组合计算部

232搭载RAM候选的组合计算部

233救济设计评价部

240显示输出部

具体实施方式

以下根据附图对本发明的实施方式进行详细说明。另外，在用于说明实施方式的所有附图中，原则上对相同的部件标以相同的标号，省略其反复的说明。

<实施方式的概要>

《多个救济方式混装组救济的概念》

图1是表示在本发明一个实施方式中半导体芯片的多个救济方式混装组救济的概念的图。

在图1中，在一个芯片10中安装有如下部件：搭载有I/O救济电路30和冗余I/O40的RAM20、搭载有Row救济电路31和冗余Row41的RAM21、搭载有Row救济电路32和冗余Row42的RAM22、搭载有Row救济电路33和冗余Row43的RAM23、搭载有Col救济电路34和冗余Col44的RAM24、搭载有Col救济电路35和冗余Col45的RAM25、搭载有Col救济电路36和冗余Col46的RAM26、搭载有Col救济电路37和冗余Col47的RAM27、搭载有Col救济电路38和冗余Col48的RAM28、搭载有Col救济电路39和冗余Col49的RAM29。

在搭载有I/O救济时，冗余I/O如冗余I/O40所示，以RAM为单位设置在Col方向上。另一方面，在搭载有Col救济时，冗余Col如冗余Col44～49所示，以I/O为单位设置在Col方向上。另外，在搭载有Row救济时，冗余Row如冗余Row41～43所示那样，以RAM为单位设置在Row方向。

在图1中，RAM20与保险丝50相连接，RAM21、RAM22、以及RAM23成组化之后与保险丝51相连接，RAM24、RAM25、RAM26、RAM27、RAM28以及RAM29成组化之后与保险丝52相连接，以该保险丝为单位实施救济。这些保险丝50～52为非易失性存储器的一例。

在此，当串联连接各RAM组的救济电路时，需要设置用于保险丝输出时进行并串行转换的寄存器。另外，在并联连接时，有时要实现低功率化等情况下也设置寄存器。该寄存器为易失性存储器的一例。

以下，如上述专利文献2所示那样已经确定了I/O救济方式，因此省略在此的说明。

《Row救济方式》

图2是表示具有Row救济方式的救济电路的RAM的一例的图。在图2中示出具有一组冗余Row的Row救济方式的RAM的部分(图1所示的搭载有Row救济电路31和冗余Row41的RAM21)，其他部分(搭载有Row救济电路32和冗余Row42的RAM22、搭载有Row救济电路33和冗余Row43的RAM23)也是同样的。

作为一例，列举出标准字数为1024字＝256Row×4Col、标准I/O数为16比特、救济单位为4Row。21为RAM，由标准Row选择电路、标准Col选择电路、256Row×4Col量的标准存储单元阵列构成。31为Row救济电路，41为冗余Row。冗余Row41由冗余Row选择电路和4Row量的冗余存储单元阵列构成。地址信号被赋以ad[9:0]时，Row地址相当于ad[9:2]，Col地址相当于ad[1:0]，从Row地址ad[9:2]的8比特去除低位2比特所剩下的6比特的ad[9:4]为救济地址。

《Col救济方式》

图3是表示具有Col救济方式的救济电路的RAM的一例的图。在图3中示出Col救济方式的RAM的部分(图1所示的搭载有Col救济电路34和冗余Col44的RAM24)，该Col救济方式具有按每个I/O配成一组的冗余Col，其他部分(搭载有Col救济电路35和冗余Col45的RAM25、搭载有Col救济电路36和冗余Col46的RAM26、搭载有Col救济电路37和冗余Col47的RAM27、搭载有Col救济电路38和冗余Col48的RAM28、搭载有Col救济电路39和冗余Col49的RAM29)也是同样的。

作为一例，列举出标准字数和I/O数、Row和Col的地址构成与图2相同。救济单位为1Col。24为RAM，由标准Col选择电路、标准Row选择电路、每个I/O具有4Col量的标准存储单元阵列构成。34为Col救济电路，44为冗余Col。冗余Col44按每个I/O进行设置，由冗余Col选择电路、1Col量的冗余存储单元阵列构成。Col地址被赋以ad[1:0]时，该2比特直接成为救济地址。

《BIST电路和BISR电路》

图4是表示BIST电路和BISR电路的概略的图。

如图4所示，设置对各RAM101～103实施测试和救济分析的电桥电路104～106。测试所需的地址、写入数据及期望值数据由图形发生器120生成。BIST控制电路110在测试开始前将图形发生器120、电桥电路104～106初始化，或者在测试结束后从电桥电路104～106回收测试结果。在各RAM101～103和各电桥电路104～106之间输入输出以下各信号：芯片使能信号(CE)、地址信号(AD0～ADn)、以及数据输入/数据输出信号(Din0/Dout0～Dinm/Doutm)。

另外，电桥电路104～106的构成取决于RAM的字数、Row和Col的地址构成、I/O数、以及救济方式。因此，符合各RAM101～103的规格来自动设计电桥电路104～106。在电桥电路104～106中包括边界锁存器131～133、比较器140、BISR电路150等，以后对此进行说明。

《电桥电路》

图5是表示具有Row救济或Col救济时的电桥电路的一例的图。在图5中示出图4所示的电桥电路104的部分，其他部分(电桥电路105、106)也是同样的。

电桥电路104-1包括以移位寄存器配置连接的边界锁存器131-1、比较器140-1、以及BISR电路150-1。BISR电路150-1作为边界锁存器131-1的附属电路而设置，也将边界锁存器131-1用作失效地址存储用FF。并且，根据存储在边界锁存器131-1中的失效地址获取救济信息。不需要特别的工作来获取救济信息，能够在测试执行中获取。另外，BISR电路150-1主要由多重失效电路114-1构成，该多重失效电路114-1根据已失效的Row数(或Col数)来判断能否救济。多重失效电路114-1的特征为：不需要用于灵活使用边界锁存器131-1来获取救济信息的特别的硬件，因此能够减小芯片面积，进而不需要用于从失效地址获取救济信息的特别的顺序，因此能够降低测试成本。

图6是表示Row救济或Col救济时的电桥电路的另一例的图。

图6所示的电桥电路104-2具有与图5相同的结构，但在BISR电路150-2中包含失效地址寄存器和多重失效电路114-2。该图的失效地址寄存器和多重失效电路114-2适用于当不能灵活使用边界锁存器131-2时例如在RAM101侧包含边界锁存器131-2的情况等。

《BISR电路》

图7是表示Row救济时的BISR电路的详细的图。在图7中示出在图2所示的RAM21中设置有图5的电桥电路104-1时的BISR电路150的例子。图7所示的信号的说明如图8所示。

作为一例，列举出多重失效电路114-1的输出为救济使能信号(rei)161、表示多个Row失效的信号(multifail)162、以及救济地址信息5比特(rai[5:0])163。根据RAM的Row数、救济单位，改变进行参照的Row地址164，从而能够应对结构不同的RAM。另外，也可同样地进行Col救济，例如也能应对图3所示的RAM24。

《可救济时的工作概念》

图9是表示可救济时的工作概念的图。图9表示在图7的例子的工作概念中可救济时的情况。

假定Row地址F、D的Row中有故障。初始化结束时全部的寄存器被初始化。adff被fail信号所控制，每存取一次，adff就被更新一次，但若产生第一个失效则读取已失效的地址，以后就不再更新。不管是产生一个失效、还是多个失效，若能用冗余Row(Row地址：C～F)覆盖，则multifail＝0且rei＝1，测试结束后将rei、rai[5:0]作为救济信息取出。另外，这些信息存储在寄存器中，因此也能够通过移位工作来取出。

《不可救济时的工作概念》

图10是表示不可救济时的工作概念的图。图10表示在图7的例子的工作概念中不可救济时的情况。

假定Row地址4、8、C、F的Row中有故障。去除低位2比特的Row地址ad[9:4]始终与adff[9:4]进行比较。产生第二个以后的失效时比较结果不同的情况下(dif_ad＝1)，在已分配到进行第一个失效的修复的冗余Row(Row地址：0～3)中不能修复新的失效，因此变为不可救济，multifail＝1。

《救济设计系统》

图11是表示实现半导体芯片中的多个救济方式混装组救济的救济设计系统的概略的图。

如图11所示，本实施方式的救济设计系统200具有输入部210、存储部220、运算部230、以及显示输出部240。在存储部220中具有设计信息存储区域221、RAM库222、以及产品·TEG测试结果存储区域223。在运算部230中具有救济RAM组的组合计算部231、搭载RAM候选的组合计算部232、以及救济设计评价部233。

该救济设计系统200使用电脑系统构筑，存储部220由HDD、存储器等装置实现，运算部230由CPU等装置实现，输入部210由键盘、鼠标等装置实现，显示输出部240由显示器、打印机等装置实现。运算部230的救济RAM组的组合计算部231、搭载RAM候选的组合计算部232、以及救济设计评价部233通过执行CPU存储在HDD等的救济RAM组的组合计算程序、搭载RAM候选的组合计算程序、以及救济设计评价程序来得以实现。

救济RAM组的组合计算部231是获取在设计信息存储区域221中作为计算参数而设定的RAM组数、并抽取救济方式候选的组合的部分，搭载RAM候选的组合计算部232是从RAM库222中获取基于产品功能规格书所选出的可搭载的RAM的候选、并抽取搭载RAM候选的组合的部分。救济设计评价部233是根据以下各数据计算出救济设计评价结果的部分，即：存储在设计信息存储区域221中的按每个逻辑部和RAM种类的设计布局模拟(CAA)结果；从产品功能规格书获取的存储在设计信息存储区域221中的逻辑面积、每个RAM的面积、救济置换电路、冗余存储单元阵列、BIST电路的面积的计算式、保险丝比特数及其面积(或者面积计算式)；以及存储在产品·TEG测试结果存储区域223中的平均缺陷密度数据。

在救济设计评价部233中，除上述以外，也可以根据以下各数据按从救济RAM组的组合计算部231和搭载RAM候选的组合计算部232中抽取出的每个组合来计算救济设计评价结果，所述各数据为：从产品功能规格书获取的存储在设计信息存储区域221中的逻辑面积、每个RAM的面积、保险丝的单位及其面积、搭载在芯片上的保险丝面积的计算式、每个救济方式的救济置换电路面积计算式、冗余存储单元阵列面积计算式、以及BIST电路面积计算式；存储在产品·TEG测试结果存储区域223中的逻辑部的故障率、以及每个存储部失效比特模式的故障率数据。

在本实施方式的救济设计系统200上连接CAA布局模拟装置、设计数据库、以及测试功能组件的测试装置等，将设计布局模拟(CAA)结果和设计信息发送给设计信息存储区域221，将设计信息发送给RAM库222，将制造测试结果信息发送给产品·TEG测试结果存储区域223。

根据本实施方式的救济设计系统200进行救济方式的评价，从该评价结果中确定最合适的救济方式。以下在各实施方式中对最合适的救济方式的救济设计进行具体的说明。

《实施方式1》

在本实施方式1中，使用图11对多个救济方式混装的救济设计合理化方法进行说明。

搭载有I/O救济、Col救济、Row救济时所需的救济电路、冗余存储单元阵列、BIST电路的面积各不相同，救济后的芯片成品率也随各救济方式的不同而不同。因此，RAM的最佳救济方式需要考虑随着搭载救济电路而产生的RAM面积的增加和成品率提高的折中而确定。为此，作为考虑到这些的指标值定义了如式(1)所示的优良RAM所需面积。

GA_{RAM_n}＝A′_{RAM_n}/Y′_{RAM_n}式(1)

在此，GA_{RAM_n}(cm²)表示RAM_n的优良RAM所需面积，A′_{RAM_n}(cm²)表示搭载救济电路后的RAM_n的面积(即RAM、救济电路、冗余存储单元阵列、BIST电路的面积的总和值)，Y′_{RAM_n}(％)表示救济后的RAM_n的芯片成品率，优良RAM所需面积GA_{RAM_n}为最小的救济方式成为以任意RAM为对象时的最佳救济方式。

但是，在多个救济方式混装组救济中，对所有RAM采用了最佳救济方式时芯片整体的组救济方式并不一定是最合适的，因此需要合理化芯片整体的组救济方式。

例如，在搭载100个相同规模的存储器的芯片中，Row救济时优良RAM所需面积为最小的RAM为2个、I/O救济时优良芯片所需面积为最小的RAM为98个、救济组为2个的情况下，与分为只有2个RAM所属的Row救济的组和98个RAM所属的I/O组相比较，即使2个RAM的最佳救济方式为Row救济方式，也将这2个RAM作为I/O救济方式、将100个RAM分为2个I/O救济组更关系到芯片整体的救济效率的合理化。因此，在多个救济方式混装组救济中，为使作为芯片整体的优良芯片所需面积为最小而需要合理化组数。因此，如式(2)所示，定义优良芯片所需面积，考虑谋求该值为最小的救济设计方式。

${\mathrm{GA}}_{\mathrm{chip}}=({\mathrm{\&Sigma;}}_{i=1}^a{A^{\&prime;}}_{\mathrm{RAM}\_\mathrm{Gr}.i}+{\mathrm{\&Sigma;}}_1^b{A}_{\mathrm{NoRep}\_\mathrm{RAMii}}+A_{\mathrm{Logic}}+{A^{\&prime;}}_{\mathrm{Fuse}})/$

$(\underset{i=1}{\overset{a}{\mathrm{\&Pi;}}}{Y^{\&prime;}}_{\mathrm{RAM}\_\mathrm{Gr}.i}\&times;\underset{\mathrm{ii}=1}{\overset{b}{\mathrm{\&Pi;}}}{Y}_{\mathrm{NoRep}\_\mathrm{RAMii}}\&times;Y_{\mathrm{Logic}}\&times;{Y^{\&prime;}}_{\mathrm{Fuse}})$ 式(2)

在此，GA_chip(cm²)表示优良芯片所需面积，A′_{RAM_Gr.i}(cm²)表示每个RAM组(RAM_Gr.i)的RAM和搭载用于其救济的电路(冗余电路、救济电路、BIST电路)的总面积，A_{NoRep_RAMii}(cm²)表示每个不搭载救济电路的RAM(RAMii)的芯片面积，A′_Fuse(cm²)表示保险丝的面积，A_Logic(cm²)表示逻辑部(A′_{RAM_Gr.i}、A_{NoRep_RAMii}、A′_Fuse以外的区域)的芯片面积，Y′_{RAM_Gr.i}(％)表示每个RAM组(RAM_Gr.i)的救济后的成品率，Y_{NoRep_RAMii}(％)表示每个不搭载救济电路的RAM(RAMii)的成品率，Y′_Fuse(％)表示保险丝的成品率，Y_Logic(％)表示逻辑部的成品率。

在此，即使每个RAM组(RAM_Gr.i)的搭载救济电路后的芯片面积A′_{RAM_Gr.i}(cm²)、保险丝的面积A′_Fuse(cm²)、每个RAM组(RAM_Gr.i)的救济后的成品率Y′_{RAM_Gr.i}(％)、以及保险丝的成品率Y′_Fuse(％)是相同RAM组的结果，也会根据搭载的救济方式而使值发生变化。

每个RAM组(RAM_Gr.i)的救济后的成品率Y′_{RAM_Gr.i}(％)、不搭载救济电路的每个RAM(RAMii)的成品率Y_{NoRep_RAMii}(％)、逻辑部的成品率Y_Logic(％)、以及保险丝的成品率Y′_Fuse(％)可由式(3)或式(4)计算出。

$Y_{\mathrm{RAM}\_\mathrm{Gr}.i}^{\&prime;}=\exp (-D0\&times;{\mathrm{\&Sigma;}}_1^c{\mathrm{Ac}}_{\mathrm{RAMc}})+{\mathrm{REP}}_{\mathrm{RAM}\_\mathrm{Gr}.i}$

Y_{NoRep_RAMii}＝exp(-D0×Ac_{NoRep_RAMii})

Y_Logic＝exp(-D0×Ac_Logic)

Y′_Fuse＝exp(-D0×Ac′_Fuse)式(3)

$Y_{\mathrm{RAM}\_\mathrm{Gr}.i}^{\&prime;}=\exp (-D_{\mathrm{RAM}}\&times;{\mathrm{\&Sigma;}}_1^c{A}_{\mathrm{RANc}})+{\mathrm{REP}}_{\mathrm{RAM}\_\mathrm{Gr}.i}$

Y_{NoRep_RAMii}＝exp(-D_RAM×A_{NoRep_RAMii})

Y_Logic＝exp(-D_Logic×A_Logic)式(4)

Y′_Fuse＝exp(-D_Logic×A′_Fuse)

在此，式(3)的D0表示从产品·TEG测试结果存储区域223获取的平均缺陷密度(个/cm²)，Ac_RAMc、Ac_{NoRep_RAMii}、Ac_Logic、Ac′_Fuse分别表示从设计信息存储区域221获取的以下各数据：所属于RAM组(RAM_Gr.i)的每个RAM的RAM部分的临界区域(除去冗余电路、救济电路、BIST电路)、不搭载救济电路的每个RAM(RAMii)的临界区域、逻辑部的临界区域、以及保险丝的临界区域，REP_{RAM_Gr.i}表示在所属于RAM组(RAM_Gr.i)的RAM中发生故障时可救济的故障的发生率。

另外，式(4)的D_RAM和D_Logic分别表示使用从产品·TEG测试结果存储区域223获取的RAM部和Logic部的救济前的故障率F_RAM、F_Logic并根据式(5)计算出的致命缺陷密度(个/cm²)，A_RAMc、A_{NoRep_RAMii}、A_Logic、以及A′_Fuse分别表示从设计信息存储区域221所获取的所属于RAM组(RAM_Gr.i)的RAM部分的面积(除去冗余电路、救济电路、BIST电路)、不搭载救济电路的每个RAM(RAMii)的面积、逻辑部的面积以及保险丝的面积。

D_RAM＝-ln(1-F_RAM)/A_RAM式(5)

D_Logic＝-ln(1-F_Logic)/A_Logic

在此，A_RAM表示RAM的总面积(除去冗余电路、救济电路、BIST电路)。除此之外，也可以将包括冗余电路、救济电路以及BIST电路的RAM的总面积赋给A_RAM，将救济后的故障率赋给F_RAM而求得D_RAM。例如在非专利文献1、非专利文献2等中公开了包括有REP_{RAM_Gr.i}计算方法的救济成品率的计算方法。

在设计多个救济方式搭载组救济时，需要确定如下情况：搭载和不搭载救济电路的RAM的分类、以搭载救济电路的RAM为对象的救济RAM成组化，以及每个组的救济方式，需要根据这些的合理化来选定优良芯片所需面积为最小的方式。以下，使用图12、图13、图14以及图15对该实施方式1的概要进行说明。

图12是表示在救济设计系统200中运算部230的处理的流程图。

[步骤300]将RAM组数和成品率计算参数作为计算参数而设定。成品率计算参数是使用于如式(3)或式(4)所示的成品率预测计算的参数，从以下的2个参数组中选择任一组。一组为与式(3)对应的参数，设定存储于设计信息存储区域221中的临界区域以及存储于产品·TEG测试结果存储区域223中的平均缺陷密度。另一组为与式(4)对应的参数，设定存储于设计信息存储区域221中的面积，以及存储于产品·TEG测试结果存储区域223中的逻辑部、RAM的实际故障率。

[步骤301]根据在步骤300中设定的救济组数，将每个救济RAM组的救济方式的组合全部抽取。例如，将RAM组数设定为3时，每个救济RAM组的救济方式的组合成为如图13所示那样。

图13是表示救济RAM组候选的组合抽取例的图。在图13的例中，例如组合I中，I/O救济的组数为0，Row救济的组数为3，Col救济的组数为0，其他如图13所示的那样。

[步骤302]使用产品规格功能书的信息，从存储于RAM库222的RAM中，将满足设计规格的多个搭载RAM候选的组合全部抽取。

[步骤303]从步骤302中抽取出的搭载RAM候选的组合中选择任意的候选。

[步骤304]从步骤301中抽取出的救济RAM组的组合中选择任意的候选。

[步骤305]以在步骤303中选择出的任意的搭载RAM候选、在步骤304中选择出的任意的救济RAM组候选为对象，实施RAM的成组化，使得优良芯片所需面积为最小。

[步骤306]将在步骤305中所实施的针对任意的搭载RAM候选、任意的救济RAM组候选的救济RAM成组化结果、以及优良RAM所需面积存储于救济设计评价部233中。

[步骤307]以在步骤301中抽取出的所有的救济RAM组候选为对象，调查是否实施了(分配完成)RAM的成组化。未实施时，返回到步骤304。

[步骤308]以在步骤302中抽取出的所有的搭载RAM候选为对象，调查是否实施了(分配完成)RAM的成组化。未实施时，返回到步骤303。

[步骤309]向输出显示部240输出、显示救济RAM成组化结果和优良RAM所需面积。

在步骤305中，作为使优良芯片所需面积为最小的方法，下面，使用图14、图15来说明搭载和不搭载救济电路的RAM的确定以及对救济RAM组的分配合理化方法。图14是表示优良RAM所需面积的一览表的图。图15是表示RAM救济组候选的分配的合理化方法的概念的图。

首先，使用式(1)，按每个RAM计算出不搭载救济电路时的优良RAM所需面积、和每个救济方式的优良RAM所需面积，谋求优良RAM所需面积为最小的方式。图14是对于RAMA、B、C所计算出的优良RAM所需面积的结果，在RAMA中I/O救济时、在RAMB中无救济时、在RAMC中Row救济时，优良RAM所需面积成为最小。

在此，优良RAM所需面积在无救济时为最小的RAMB表示搭载救济电路所带来的RAM面积的增加的代价比成品率提高更大，意味着不搭载救济电路是更为有利的情形。因此，RAMB分类为不搭载救济电路的RAM。

其次，以搭载救济电路的RAM为对象，进行对救济RAM组的分配合理化。在此，首先，以包含于救济RAM组候选的救济方式为对象，按每个RAM对优良RAM所需面积为最小的救济方式进行选择、分类。图15表示在步骤304中选择出的任意的救济RAM组候选为I/O救济2组(Gr.1和Gr.2)和Row救济1组(Gr.3)的情况。在这种情况下，在图14中计算出的优良RAM所需面积中，比较I/O救济和Row救济的RAM的值，选择较小的一方。

例如，在图14的情况下，如图15的(a)所示，将救济RAMA分配为I/O救济方式的组，将RAMC分配为Row救济方式的组。之后，如图15的(b)所示，进行对RAM的救济方式的分配，以使各组的优良RAM组所需面积平均化。这时，比较最合适的优良RAM所需面积和采用其以外的救济方式时的优良RAM所需面积，从而使得从它们的差为最小的RAM开始移动。

即，在图15的例子中，首先，在优良RAM所需面积相同的Gr.1和Gr.2之间进行平均化，使得优良芯片所需面积为最小，然后，进行包括Gr.3在内的平均化。这时，每使RAM组移动一次，每个救济RAM组的冗余存储单元阵列面积、救济电路面积、保险丝面积就会产生变化，因此，按每次移动来计算移动后的优良芯片所需面积。

平均化的完成(RAM的移动停止)判断可考虑如下的情况：例如，移动后的优良芯片所需面积比移动前变大的情况，或者移动后的优良芯片所需面积连续N次比移动前变大的情况等。当然也可以是其他的方法。

《实施方式2》

本实施方式2与上述实施方法1相比，其用于实施对救济RAM组的分配合理化的方法不同。即，对救济设计系统200中的运算部230的其他例进行说明，该运算部230如上述实施方式1所示，用于实施对救济RAM组的分配合理化。

作为用于实施对救济RAM组的分配合理化的平均化方法，在上述实施方式1中，采用了使从救济方式之间的优良RAM所需面积的差小的RAM开始移动的方式，但是，除此之外也可以使用随机多初始值局部搜索法(RandomMulti-startLocalResearch)、遗传算法、以及模拟退火算法等的移动方式。

《实施方式3》

本实施方式3是相对于上述实施方式1和实施方式2的其他例。即，在上述实施方式1和实施方式2中，定义了优良芯片所需面积，为使该值为最小而进行了平均化，但如果是使用了芯片面积和成品率的指标值，就不必限于该值，其中该芯片面积和成品率考虑到了随着救济电路搭载而产生的冗余存储单元阵列、救济电路、以及保险丝面积的增减。

《实施方式4》

本实施方式4是相对于上述实施方式1～3的其他例。即，在上述实施方式1和实施方式2中，作为选择不搭载救济电路的RAM的方法，使用了优良RAM所需面积，但是除此之外也可以考虑用户任意指定的方法。例如，用户任意指定在功能规格书中不允许搭载救济电路的RAM的情况、从救济对象中除去某一基准以下的规模的RAM的方法等。

《实施方式5》

本实施方式5是相对于上述实施方式1～4的其他例。即，根据图16、图17、图18来说明上述实施方式1～4所示的用于输出显示优良芯片所需面积最小化方法结果的救济设计系统200的显示输出部240的输出显示的其他例。

图16是表示显示搭载RAM候选-救济RAM组候选(任意的搭载RAM候选a中任意的救济RAM组候选b)的每个平均化步骤的优良芯片所需面积的图表400的概略的图。该图表400是表示对救济RAM组候选的分配合理化的计算推移的图表，能够按每个RAM候选、每个救济RAM组候选进行显示输出。

图17是表示显示每个救济RAM组候选(在任意的搭载RAM候选a中的救济RAM组候选)的优良芯片所需面积的图表410的概略的图。优良芯片所需面积显示例如每个救济RAM组候选的最小优良芯片所需面积等这些指定值。在使用了最小值时，在任意的搭载RAM候选a中，能够选出救济RAM组候选为最合适的存储结构。图表410按每个搭载RAM候选制作。

另外，图18是表示显示每个搭载RAM候选的优良芯片所需面积的合理化结果的图表420的概略的图。各搭载RAM候选的优良芯片所需面积显示图17所示的每个搭载RAM候选的优良芯片所需面积中的例如各自的最小值等这些指定值。在显示了最小值时，能够在所有的搭载RAM候选中选择最合适的RAM候选及其救济RAM组候选。

《实施方式的概要和实施方式1～5的效果》

根据以上说明的实施方式的概要和实施方式1～5，提供一种实现“多个救济方式混装组救济”的I/O救济、Row救济、Col救济的救济电路和救济设计方法，从而能够得到以下的效果。

(1)能够配合RAM的I/O数量、各I/O的存储单元阵列的形状、进而配合其规模，针对是否搭载救济电路和救济RAM而按每个RAM选择救济电路方式，因此与现有的I/O组救济相比，能够实现救济效率的提高，并且能够有助于产品利润率的提高。

(2)使用了边界锁存器，从而不需要用于获取救济信息的特别硬件，因此可减小芯片面积。

(3)在现有的救济分析方式(ATE：AutomaticTestEquipment：自动测试设备)中，在测试中存储失效地址，测试结束后执行能否救济判断、救济编码生成等的救济分析，在该方法中，能够从失效地址中得到救济信息，因此不需要特别的顺序，能够比现有方法缩短测试时间，因此能够削减测试成本。

(4)Col救济、Row救济与I/O救济相比，其包括救济分析在内的救济测试时间短，因此能够抑制随着多个救济方式的混装而产生的测试时间的增加。

(5)能够从满足功能要求的多个搭载候选RAM中选定最合适的候选及其救济设计方式，因此能够有助于产品利润率的提高。

以上，根据实施方式具体说明了由本发明人完成的发明，但本发明不限于上述实施方式，当然，在不超出其要旨的范围内可进行各种变更。

产业上的可利用性

本发明涉及一种在LSI中代表的薄膜器件、即在内置有多个RAM和逻辑电路的半导体芯片中有效适用于搭载RAM的测试电路和逻辑电路的测试电路时的技术，进而涉及一种用于确定RAM的救济方法的技术，例如可用于内置有RAM和CPU的系统LSI等的逻辑LSI。

Claims (5)

1.一种半导体芯片，搭载有多个RAM，其特征在于，

上述多个RAM的每一个能设定多个救济方式，

上述多个RAM的每一个具有救济电路，该救济电路从上述多个救济方式中按每个RAM进行选择来设定救济方式，以使优良芯片面积为最小，

设定上述救济方式的救济信息存储在包含保险丝的非易失性存储器或包含寄存器的易失性存储器中，

上述救济电路采用组救济，该组救济将救济方式相同的RAM组成一个以上的组来共享上述救济信息，

上述救济信息包括：由指示置换对象的区域的一个以上的比特所组成的救济地址；和1比特的救济使能信号。

2.根据权利要求1所述的半导体芯片，其特征在于，

上述多个救济方式包括行救济、列救济以及I/O救济，

作为上述救济电路而具有行救济电路、列救济电路以及I/O救济电路。

3.一种半导体芯片，搭载有多个RAM，其特征在于，

上述多个RAM的每一个能设定多个救济方式，

上述多个RAM的每一个具有救济电路，该救济电路从上述多个救济方式中按每个RAM进行选择来设定救济方式，以使优良芯片面积为最小，

在上述救济电路中包含有BIST电路和BISR电路，其中，所述BIST是自建内测，所述BISR是内建自救济，

上述BIST电路包括图形发生器和按上述每个RAM设置的电桥电路，

上述BISR电路内置在上述电桥电路中，

内置上述BISR电路的上述电桥电路按照上述各RAM的规格和救济方式来准备，

上述电桥电路具有在与上述RAM之间设置的边界锁存器电路，

用于行救济和列救济的上述电桥电路的地址部的上述边界锁存器电路作为失效地址寄存器而工作，

用于I/O救济的上述电桥电路的数据部的上述边界锁存器电路作为失效数据寄存器而工作。

4.根据权利要求3所述的半导体芯片，其特征在于，

用于上述行救济和上述列救济的电桥电路具有检测多个地址是否失效的多重失效电路，仅限于一个失效或不跨置换对象区域的多个失效时将失效地址的一部分分配给救济地址。

5.根据权利要求3所述的半导体芯片，其特征在于，

用于上述I/O救济的电桥电路具有检测多个I/O是否失效的多重失效电路，仅限于一个失效，将失效数据的编码信号分配给救济地址。