KR20160028756A - 퓨즈 블록을 포함하는 반도체 집적 회로 장치 - Google Patents

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Abstract

퓨즈 블록을 포함하는 반도체 집적 회로 장치에 관한 기술로서, 반도체 집적 회로 장치는 교차하는 복수의 컬럼 리페어 어드레스 라인 및 복수의 매트 선택 라인, 상기 컬럼 리페어 어드레스 라인 및 상기 매트 신호 라인과 각각 연결되는 복수의 래치 유닛을 포함하는 퓨즈 셋 유닛, 상기 컬럼 리페어 어드레스 라인을 통해 퓨즈 데이터들을 상기 래치 유닛에 제공하도록 구성된 퓨즈 드라이빙 유닛, 및 상기 퓨즈 셋 유닛의 선택 신호 및 상기 퓨즈 셋 유닛의 부트 업 신호에 응답하여 상기 퓨즈 데이터를 동일 레벨로 이퀄라이징시키는 이퀄라이저를 포함한다.

Description

퓨즈 블록을 포함하는 반도체 집적 회로 장치{Semiconductor Integrated Circuit Device Having Fuse block}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 퓨즈 블록을 포함하는 반도체 집적 회로 장치에 관한 것이다.
리던던시(redundancy) 블록, 즉 퓨즈 블록은 결함 셀을 여분의 정상 셀로 대체하기 위한 블록이다. 리던던시 블록은 반도체 메모리 장치의 경우, 로우(row)계 배선(예컨대, 워드 라인) 및 컬럼(column)계 배선(예컨대, 비트 라인) 각각에 대해 설치될 수 있으며, 결함 셀의 어드레스 정보를 생성 및 저장하는 퓨즈 블록을 포함할 수 있다.
퓨즈 블록은 복수의 퓨즈 셋 회로부 및 복수의 퓨즈 배선들을 포함할 수 있다. 퓨즈 셋 회로부는 퓨즈 배선의 컷팅 여부에 따른 데이터 정보를 입,출력할 수 있다. 예를 들어, 하나의 로우 선택 신호 배선(매트 선택 신호 라인)에 복수 개의 퓨즈 셋 회로부가 연결되기 때문에, 선택된 퓨즈 셋 회로부를 제외하고 나머지의 퓨즈 셋 회로부는 플로팅 상태가 된다. 플로팅된 퓨즈 셋 회로부는누설원으로 동작하거나, 리던던시 셀의 데이터 출력시 출력 데이터 값을 가변시킬 수 있다.
본 발명은 누설 전류를 감소시킬 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 선택된 매트 선택 신호 라인 및 비선택된 컬럼 리페어 어드레스 라인과 전기적으로 연결된 퓨즈 셋 유닛의 복수의 저장부에 이퀄라이징된 퓨즈 데이터들을 제공하도록 구성된다.
또한, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 교차하는 복수의 컬럼 리페어 어드레스 라인 및 복수의 매트 선택 라인, 상기 컬럼 리페어 어드레스 라인 및 상기 매트 신호 라인과 각각 연결되는 복수의 래치 유닛을 포함하는 퓨즈 셋 유닛; 상기 컬럼 리페어 어드레스 라인을 통해 퓨즈 데이터들을 상기 래치 유닛에 제공하도록 구성된 퓨즈 드라이빙 유닛; 및 상기 퓨즈 셋 유닛의 선택 신호 및 상기 퓨즈 셋 유닛의 부트 업 신호에 응답하여, 상기 퓨즈 데이터를 동일 레벨로 이퀄라이징시키는 이퀄라이저를 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 로우 및 컬럼 방향으로 배열된 복수의 매트들을 포함하는 한 쌍의 뱅크; 및 상기 한 쌍의 뱅크 사이에 위치되어 공유되는 퓨즈 블록을 포함한다. 여기서, 상기 퓨즈 블록은, 복수의 퓨즈 셋 유닛을 포함하는 퓨즈 회로 블록; 상기 퓨즈 회로 블록에 퓨즈 데이터를 제공하는 퓨즈 드라이빙 블록; 및 상기 퓨즈 셋 유닛의 비선택되었지만, 상기 퓨즈 셋 유닛이 부트 업 되는 경우 상기 퓨즈 데이터들을 이퀄라이징시키는 이퀄라이저를 포함한다.
상기 이퀄라이저는 상기 퓨즈 셋 유닛의 선택 신호 및 상기 퓨즈 셋 유닛의 부트 업 신호에 응답하여, 상기 퓨즈 데이터를 동일 레벨로 이퀄라이징시키도록 구성된다.
본 발명에 따르면, 플로팅된 퓨즈 셋 유닛의 저장부에 이퀄라이징된 퓨즈 데이터를 제공하므로써, 누설 전류 및 플로팅으로 인한 데이터 손실을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 칩의 개략적인 평면도이다.
도 2는 본 발명의 실시예에 따른 퓨즈 블록의 개략적인 평면도이다.
도 3은 본 발명의 실시예에 따른 퓨즈셋 회로 블록 및 퓨즈 드라이빙 블록의 상세 평면도이다.
도 4는 본 발명의 실시예에 따른 CCL(charge coupled latch) 유닛의 상세 회로도이다.
도 5는 본 발명의 실시예에 따른 퓨즈 드라이빙 유닛의 개략적인 블록도이다.
도 6은 본 발명의 실시예에 따른 퓨즈 드라이빙 유닛의 상세 회로도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명하도록 한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 반도체 칩(100)은 복수의 뱅크를 포함할 수 있다. 복수의 뱅크 중 컬럼 방향(column)으로 인접하는 한 쌍의 뱅크들(110a,110b)은 퓨즈 블록(130)을 공유할 수 있다. 퓨즈 블록(130)은 한 쌍의 뱅크(110a,110b) 사이에 위치하는 주변 회로 영역에 위치될 수 있다. 여기서, 각각의 뱅크(110a,110b)는 복수의 매트(MAT), 즉, 복수의 메모리 셀 어레이 영역을 포함할 수 있으며, 상기 매트(MAT)는 복수의 메모리 셀(도시되지 않음)을 포함할 수 있다.
퓨즈 블록(130)은 도 2에 도시된 바와 같이, 퓨즈 셋 회로 블록(130a) 및 상기 퓨즈 셋 회로 블록(130a)에 대응되도록 연결되는 퓨즈 드라이빙 블록(130b)을 포함할 수 있다. 또한, 퓨즈 블록(130)은 복수의 퓨즈 배선(130c)을 더 포함할 수 있으며, 상기 복수의 퓨즈 배선들(130c)은 상기 퓨즈 드라이빙 블록(130b)과 연결되어, 데이터 정보를 상기 퓨즈 드라이빙 블록(130)에 제공한다.
일반적으로 상기 매트(Mat)내의 메모리 셀 중 불량이 발생되는 경우, 불량 메모리 셀에 저장될 데이터가 퓨즈 블록내의 특정 퓨즈 배선(130c)에 저장될 수 있다. 상기 데이터의 저장은 퓨즈 블로잉, 럽처 및 컷팅등의 공정에 의해 행해질 수 있다. 상기 퓨즈 배선(130c)과 연결된 퓨즈 드라이빙 블록(130b)은 상기 퓨즈 배선의 컷팅 상태에 따라 데이터 정보를 입력받아, 이를 드라이빙하여, 상기 퓨즈 셋 회로 블록(130a)에 제공한다.
퓨즈 셋 회로 블록(130a)은 복수의 퓨즈 셋 유닛(130a-1∼130a-n)을 포함하고, 퓨즈 드라이빙 블록(130b)은 복수의 퓨즈 드라이빙 유닛(130b-1∼130b-n)을 포함할 수 있다. 복수의 퓨즈 셋 유닛(130a-1∼130a-n)은 복수의 퓨즈 드라이빙 유닛(130b-1∼130-n)과 각각 대응되도록 구성될 수 있다.
도 3을 참조하면, 복수의 퓨즈 셋 유닛(130a-1∼130a-n)은 각각 동일한 구성을 가질 수 있다. 퓨즈 셋 유닛(130a-1)은 복수의 CCL(cross coupled latch) 유닛(140)을 포함할 수 있다. 복수의 CCL 유닛(140)은 매트릭스 형태, 예를 들어, 컬럼 방향(column) 및 로우 방향(row)으로 복수 개가 배열될 수 있다.
또한, 각각의 퓨즈 셋 유닛(130a-1∼130a-n)의 컬럼 방향(column)으로 복수 개, 예를 들어, 8개의 컬럼 리페어 어드레스 라인(col.0∼col.n)이 지나고, 로우 방향(row)으로 복수 개, 예를 들어, 뱅크(110a,110b)의 컬럼 어드레스 라인(도시되지 않음) 하나에 연결되는 총 매트의 수에 해당하는 매트 선택 신호 라인(FM0∼FMm)이 지날 수 있다.
예를 들어, 상기 CCL 유닛(140)은 컬럼 리페어 어드레스 라인(col.0∼col.n)과 매트 선택 신호 라인(FM0∼FMm)의 교차점 부근에 각각 위치될 수 있다.
상기 CCL 유닛(140)은 퓨즈 데이터를 일시 저장하기 위한 래치 회로부로서, 도 4에 도시된 바와 같이, 제 1 내지 제 4 스위칭 소자(SW1∼SW4), 제 1 내지 제 4 PMOS 트랜지스터(P1∼P4) 및 제 1 내지 제 4 NMOS 트랜지스터(N1∼N4)를 포함할 수 있다.
제 1 내지 제 4 스위칭 소자(SW1∼SW4)는 매트 선택 신호(FM)에 응답하여 퓨즈 드라이빙 블록(130b)으로부터 제공되는 퓨즈 데이터를 스위칭 및 출력하도록 구동된다. 제 1 내지 제 4 스위칭 소자(SW1∼SW4)는 예를 들어, NMOS 트랜지스터일 수 있다.
제 1 내지 제 4 PMOS 트랜지스터(P1∼P4) 및 제 1 내지 제 4 NMOS 트랜지스터(N1∼N4)는 예를 들어, 크로스 커플 형태로 연결되어, 제 1 내지 제 4 스위칭 소자(SW1∼SW4)로부터 전달된 퓨즈 데이터(FD1_T, FD_B, FD_T,FD1_B)를 일시 저장할 수 있다.
예를 들어, 제 1 내지 제 4 PMOS 트랜지스터(P1∼P4)는 그것의 소스들이 전원 전압(VDD)에 연결되고, 드레인들이 제 1 내지 제 4 NMOS 트랜지스터(N1∼N4)의 드레인에 각각 연결되도록 구성된다. 제 1 PMOS 트랜지스터(P1)의 게이트는 제 4 PMOS 트랜지스터(P4)의 드레인과 연결되고, 제 2 PMOS 트랜지스터(P2)의 게이트는 제 1 PMOS 트랜지스터(P1)의 드레인과 연결되며, 제 3 PMOS 트랜지스터(P3)의 게이트는 제 2 PMOS 트랜지스터(P2)의 드레인과 연결되고, 제 4 PMOS 트랜지스터(P4)의 게이트는 제 3 PMOS 트랜지스터(P3)의 드레인과 연결된다.
제 1 내지 제 4 NMOS 트랜지스터(N1∼N4)는 그것의 소스들은 접지 전압(VSS)에 각각 연결되고, 드레인은 제 1 내지 제 4 PMOS 트랜지스터(P1∼P4)의 드레인에 각각 연결된다. 제 1 NMOS 트랜지스터(N1)의 게이트는 제 4 NMOS 트랜지스터(N4)의 드레인과 연결되고, 제 2 NMOS 트랜지스터(N2)의 게이트는 제 1 NMOS 트랜지스터(N1)의 드레인과 연결되며, 제 3 NMOS 트랜지스터(N3)의 게이트는 제 2 NMOS 트랜지스터(N2)의 드레인과 연결되고, 제 4 NMOS 트랜지스터(N4)의 게이트는 제 3 NMOS 트랜지스터(N3)의 드레인과 연결된다.
이와 같은 구성의 CCL 유닛(140)은 일반적인 래치 구동을 하므로써, 입력되는 퓨즈 데이터를 일시 저장했다가 출력할 수 있다.
다시, 도 3을 참조하면, 어느 하나의 매트 선택 신호 라인(FM0∼FMm)이 인에이블되는 경우, 인에이블된 매트 선택 신호 라인(FM0∼FMm)에 연결된 복수의 CCL 유닛(140)들은 모두 인에이블 상태에 놓일 수 있다. 그 중 컬럼 리페어 어드레스 라인(col.0∼col.n)을 통해 퓨즈 데이터(FD_T, FD_B)가 입력되는 CCL 유닛(1130)은 래치 동작을 수행하지만, 그렇지 않은 CCL 유닛(130)은 플로팅 상태가 될 수 있다. 이로 인해, 상술한 바와 같이, 퓨즈 셋 블록(130)내에 다량의 누설 전류가 발생될 수 있으며, 기 저장된 데이터가 유실될 수 있다.
이에 따라, 본 실시예는 선택된 매트 선택 신호 라인(FM0∼FMm) 및 비선택된 컬럼 리페어 어드레스 라인(col.0∼col.n)과 연결된 CCL 유닛(140)에 이퀄라이즈된 퓨즈 데이터를 제공할 것이다.
즉, 도 5 및 도 6에 도시된 바와 같이, 퓨즈 드라이빙 블록(130b)은 드라이버(131) 및 이퀄라이저(135)를 포함할 수 있다.
드라이버(131)는 퓨즈 배선(130c)의 상태를 반영하는 예비 퓨즈 데이터 쌍 신호(FDB, FDT)를 입력받고, 상기 예비 퓨즈 데이터 쌍 신호(FDB,FDT)를 소정의 전압, 예를 들어 페리 전압(Vperi)으로 구동시켜, 퓨즈 데이터 신호(FD_T,FD_B)로서 출력한다. 이와 같은 드라이버(131)는 트루(true) 레벨의 퓨즈 데이터를 생성하는 제 1 데이터 신호 생성부(1311) 및 바(bar) 레벨의 퓨즈 데이터를 생성하는 제 2 데이터 신호 생성부(1315)를 포함할 수 있다.
제 1 데이터 신호 생성부(1311)는 제 1 인버터(IN1) 및 제 1 출력 트랜지스터(PM1)를 포함할 수 있다. 제 1 인버터(IN1)는 제 1 예비 퓨즈 데이터 신호(FDB)를 입력받아 반전시키고, 제 1 출력 트랜지스터(PM1)는 상기 제 1 인버터(IN1)의 출력단에 연결되어, 프리차지 신호(WLCLBYF)에 응답하여 페리 전압(Vperi)을 제 1 퓨즈 데이터 신호(FD_T)로서 출력한다.
제 2 데이터 신호 생성부(1315)는 제 2 인버터(IN2) 및 제 2 출력 트랜지스터(PM2)를 포함한다. 제 2 인버터(IN2)는 상기 제 1 예비 퓨즈 데이터 신호(FDB)와 반대 레벨을 갖는 제 2 예비 퓨즈 데이터 신호(FDT)를 입력받아 반전시키고, 제 2 출력 트랜지스터(PM2)는 상기 제 1 인버터(IN2)의 출력단에 연결되어, 프리차지 신호(WLCLBYF)에 응답하여 페리 전압(Vperi)을 제 2 퓨즈 데이터 신호(FD_T)로서 출력한다.
이퀄라이저(135)는 인버터(IN3), 낸드 게이트(NAND) 및 PMOS 트랜지스터(PM3)를 포함한다. 퓨즈 셋 유닛(130b-1∼130b-n)의 선택 신호(SEL, 이하 퓨즈 셋 선택 신호)는 인버터(IN3)에 입력되고, 상기 인버터(IN3)의 출력 신호, 즉, 반전된 퓨즈 셋 선택 신호(SEL)와 부트 업 신호(BOOTUP)는 낸드 게이트(NAND)에 입력된다. 부트 업 신호(BOOTUP)는 퓨즈 회로 블록(130a)의 퓨즈 셋 유닛들(130a-1∼130a-n)을 순차적으로 구동시키기 위한 신호이다. PMOS 트랜지스터(PM3)는 낸드 게이트(NAND)의 출력 신호에 응답하여, 상기 제 1 퓨즈 데이터 신호(FD_B)와 제 2 퓨즈 데이터 신호(FD_T)를 이퀄라이즈한다. 즉, 상기 낸드 게이트(NAND)는 퓨즈 셋 유닛(130a-1-130a-n)이 선택되지 않고, 상기 퓨즈 셋 유닛(130a-1-130a-n)이 부트 업되는 경우, 이퀄라이징 트랜지스터(PM3)를 구동시키기 위한 인에이블 신호를 제공할 수 있다. 다시 말해, 상기 퓨즈 셋 유닛(130a-1∼130a-n)의 부트 업은 상기 매트 선택 신호(FM0∼FMm)가 인에이블되는 조건에 부합될 수 있으며, 퓨즈 셋 선택 신호(SEL)가 비선택되는 조건은 컬럼 리페어 어드레스(col.0-col.n)에 퓨즈 데이터가 실리지 않는 조건에 부합할 수 있다.
이에 따라, 퓨즈 드라이빙 유닛(130b-1-130b-n)은 퓨즈 셋 유닛(130a-1∼130a-n)이 선택되지 않고, 부트 업 신호(BOOTUP)가 인에이블될 때, 동일한 전압 레벨을 갖는 퓨즈 데이터(FD_T=FD_B)를 출력한다. 이에 따라, 상기 퓨즈 데이터들(FD_T, FD_F)은 컬럼 리페어 어드레스 라인(col.0∼col.n)을 통해 해당 CCL 유닛(140)에 인가되어, 누설 전류를 줄일 수 있으며, 플로팅으로 인한 데이터 손실을 줄일 수 있다.
퓨즈 셋 유닛(130a-1∼130a-n)이 선택되는 경우, 이퀄라이저(135)는 그것의 PMOS 트랜지스터(PM3)가 구동되지 않아, 정상적인 퓨즈 데이터(FD_T,FD_B)를 출력한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
130a : 퓨즈 회로 블록 130a-1-130a-n : 퓨즈 셋 유닛
130b : 퓨즈 드라이빙 블록 130b-1-130b-n : 퓨즈 드라이빙 유닛

Claims (16)

  1. 선택된 매트 선택 신호 라인 및 비선택된 컬럼 리페어 어드레스 라인과 전기적으로 연결된 퓨즈 셋 유닛의 복수의 저장부에 이퀄라이징된 퓨즈 데이터들을 제공하도록 구성된 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 퓨즈 데이터들은 퓨즈 드라이빙 유닛으로부터 제공되고,
    상기 퓨즈 드라이빙 유닛은 상기 퓨즈 데이터들을 동일 전압 레벨로 변경하는 이퀄라이저를 더 포함하는 반도체 집적 회로 장치.
  3. 제 1 항에 있어서,
    상기 퓨즈 드라이빙 유닛은,
    퓨즈 배선들로부터 제공받은 예비 퓨즈 데이터를 드라이빙하여, 상기 퓨즈 데이터로 드라이빙하는 드라이버; 및
    상기 퓨즈 셋 유닛 선택 신호 및 퓨즈 셋 유닛의 부트 업 신호에 응답하여, 상기 퓨즈 데이터들을 이퀄라이징하는 이퀄라이저를 더 포함하는 반도체 집적 회로 장치.
  4. 제 3 항에 있어서,
    상기 이퀄라이저는,
    상기 퓨즈 셋 유닛이 비선택되고, 상기 부트 업 신호가 인에이블 되는 경우, 인에이블 신호를 출력하는 논리 회로부; 및
    상기 인에이블 신호에 응답하여, 상기 퓨즈 데이터들을 전달하는 신호 라인을 이퀄라이징시키는 트랜지스터를 포함하는 반도체 집적 회로 장치.
  5. 교차하는 복수의 컬럼 리페어 어드레스 라인 및 복수의 매트 선택 라인, 상기 컬럼 리페어 어드레스 라인 및 상기 매트 신호 라인과 각각 연결되는 복수의 래치 유닛을 포함하는 퓨즈 셋 유닛;
    상기 컬럼 리페어 어드레스 라인을 통해 퓨즈 데이터들을 상기 래치 유닛에 제공하도록 구성된 퓨즈 드라이빙 유닛; 및
    상기 퓨즈 셋 유닛의 선택 신호 및 상기 퓨즈 셋 유닛의 부트 업 신호에 응답하여, 상기 퓨즈 데이터를 동일 레벨로 이퀄라이징시키는 이퀄라이저를 포함하는 반도체 집적 회로 장치.
  6. 제 5 항에 있어서,
    상기 이퀄라이저는,
    상기 퓨즈 셋 유닛이 비선택되고, 상기 부트 업 신호가 인에이블 되는 경우, 인에이블 신호를 출력하는 논리 회로부; 및
    상기 인에이블 신호에 응답하여, 상기 퓨즈 데이터들을 전달하는 신호 라인을 이퀄라이징시키는 트랜지스터를 포함하는 반도체 집적 회로 장치.
  7. 제 5 항에 있어서,
    상기 퓨즈 드라이빙 유닛은 상기 퓨즈 셋 유닛과 대응되도록 설계되는 반도체 집적 회로 장치.
  8. 제 5 항에 있어서,
    상기 이퀄라이저는 상기 퓨즈 드라이빙 유닛의 상기 퓨즈 데이터를 전달하는 라인들 사이에 위치되는 반도체 집적 회로 장치.
  9. 로우 및 컬럼 방향으로 배열된 복수의 매트들을 포함하는 한 쌍의 뱅크; 및
    상기 한 쌍의 뱅크 사이에 위치되어 공유되는 퓨즈 블록을 포함하며,
    상기 퓨즈 블록은,
    복수의 퓨즈 셋 유닛을 포함하는 퓨즈 회로 블록;
    상기 퓨즈 회로 블록에 퓨즈 데이터를 제공하는 퓨즈 드라이빙 블록; 및
    상기 퓨즈 셋 유닛의 비선택되었지만, 상기 퓨즈 셋 유닛이 부트 업 되는 경우 상기 퓨즈 데이터들을 이퀄라이징시키는 이퀄라이저를 포함하는 반도체 집적 회로 장치.
  10. 제 9 항에 있어서,
    상기 퓨즈 회로 블록은 복수의 퓨즈 셋 유닛을 포함하고,
    상기 각각의 퓨즈 셋 유닛은,
    교차하는 복수의 컬럼 리페어 어드레스 라인 및 복수의 매트 선택 라인, 및 상기 컬럼 리페어 어드레스 라인 및 상기 매트 신호 라인과 각각 연결되는 복수의 래치 유닛을 포함하는 반도체 집적 회로 장치.
  11. 제 10 항에 있어서,
    상기 래치 유닛은 상기 로우 방향으로 상기 컬럼 리페어 어드레스의 수와 대응되는 수가 배열되고, 상기 컬럼 방향으로 상기 하나의 뱅크에서 컬럼 방향으로 배열된 매트의 수로 배열되는 반도체 집적 회로 장치.
  12. 제 10 항에 있어서,
    상기 퓨즈 드라이빙 블록은
    상기 퓨즈 셋 유닛 각각에 대응하여 상기 퓨즈 데이터를 제공하도록 설계된 복수의 퓨즈 드라이빙 유닛을 포함하는 반도체 집적 회로 장치.
  13. 제 12 항에 있어서,
    상기 퓨즈 드라이빙 유닛 각각은,
    퓨즈 배선으로부터 제 1 예비 퓨즈 데이터를 제공받아 드라이빙하는 제 1 데이터 신호 생성부; 및
    상기 퓨즈 배선으로부터 상기 제 1 예비 퓨즈 데이터와 실질적인 반대 레벨의 데이터를 제공받아 드라이빙하는 제 2 데이터 신호 생성부를 더 포함하는 반도체 집적 회로 장치.
  14. 제 9 항에 있어서,
    상기 이퀄라이저는 상기 퓨즈 드라이빙 유닛 각각에 설계되는 반도체 집적 회로 장치.
  15. 제 14 항에 있어서,
    상기 이퀄라이저는,
    상기 퓨즈 셋 유닛의 선택 신호 및 상기 퓨즈 셋 유닛의 부트 업 신호에 응답하여, 상기 퓨즈 데이터를 동일 레벨로 이퀄라이징시키도록 구성되는 반도체 집적 회로 장치.
  16. 제 15 항에 있어서,
    상기 이퀄라이저는,
    상기 퓨즈 셋 유닛이 비선택되고, 상기 부트 업 신호가 인에이블 되는 경우, 인에이블 신호를 출력하는 논리 회로부; 및
    상기 인에이블 신호에 응답하여, 상기 퓨즈 데이터들을 전달하는 신호 라인을 이퀄라이징시키는 트랜지스터를 포함하는 반도체 집적 회로 장치.
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