KR102115638B1 - Otp 메모리 장치 - Google Patents

Otp 메모리 장치 Download PDF

Info

Publication number
KR102115638B1
KR102115638B1 KR1020160095665A KR20160095665A KR102115638B1 KR 102115638 B1 KR102115638 B1 KR 102115638B1 KR 1020160095665 A KR1020160095665 A KR 1020160095665A KR 20160095665 A KR20160095665 A KR 20160095665A KR 102115638 B1 KR102115638 B1 KR 102115638B1
Authority
KR
South Korea
Prior art keywords
otp memory
supply voltage
memory cells
otp
data input
Prior art date
Application number
KR1020160095665A
Other languages
English (en)
Other versions
KR20180012910A (ko
Inventor
정덕주
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020160095665A priority Critical patent/KR102115638B1/ko
Priority to US15/650,283 priority patent/US9984755B2/en
Publication of KR20180012910A publication Critical patent/KR20180012910A/ko
Application granted granted Critical
Publication of KR102115638B1 publication Critical patent/KR102115638B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

OTP 메모리 장치는 외부의 공급 전압(OTPV_IN)을 통해 구동되고 비트 라인을 포함하는 복수의 OTP 메모리 셀들이 행과 열 방향으로 어레이되는 OTP 메모리 셀 어레이, 상기 복수의 OTP 메모리 셀들의 열 각각과 연결되어 상기 공급 전압이 인가될 상기 복수의 OTP 메모리 셀들의 열을 선택하는 복수의 데이터 입력 회로들, 상기 복수의 OTP 메모리 셀들의 행 각각과 연결되어 상기 공급 전압이 인가될 상기 복수의 OTP 메모리 셀들의 행을 선택하는 컬럼 디코더 및 상기 비트 라인과 연결되어 상기 복수의 OTP 메모리 셀들의 리드 동작을 수행하는 감지 증폭기를 포함한다. 따라서, OTP 메모리 장치는 외부의 공급 전압(OTPV_IN)을 수신하고, 소스 라인 없이 비트 라인을 통해 구동되는 복수의 OTP 메모리 셀들이 행과 열 방향으로 어레이될 수 있다.

Description

OTP 메모리 장치 {OTP MEMORY DEVICE}
본 발명은 OTP 메모리 장치에 관한 것으로, 보다 상세하게는 행과 열 방향으로 어레이되는 복수의 OTP 메모리 셀들을 효율적으로 구동하는 OTP 메모리 장치에 관한 것이다.
메모리는 정보(Data)를 저장하기 위해 만들어진 장치로써 현재 사용되고 있는 메모리의 종류는 매우 다양하다. 반도체 메모리는 크게 휘발성(Volatile) 메모리와 비휘발성(Nonvolatile) 메모리로 나눌 수 있다. 휘발성 메모리는 전원이 공급된 상태에서 저장된 데이터는 유지되고, 전원공급이 차단되면 데이터가 지워지는 특징을 가진다. 반면에 비휘발성 메모리는 전원공급이 차단되어도 메모리 셀에 저장된 데이터가 지워지지 않고 유지되는 특징을 가지고 있다.
종래 기술에 의한 OTP 메모리 셀은 워드 라인(Write Word Line), 비트 라인(Bit Line) 및 소스 라인(Source Line)을 통해 구동된다. OTP 메모리 셀은 워드 라인, 소스 라인 및 비트 라인의 전압이 각각 다르게 제어되어 프로그램 동작될 수 있다. 예를 들어, 프로그램된 셀은 소스 라인에 5.5V가 인가되면, 프로그램되지 않은 셀은 소스 라인에 1.5V가 인가된다. 이와 같이, 종래 기술은 OTP 메모리 셀을 구동하기 위하여 소스 라인을 추가적으로 배치하고 프로그램 상태에 따라 소스 라인 전압을 다르게 제어해야 하는 어려움을 가진다. 하지만, 종래 기술은 프로그램 동작에서 여러가지 전압을 이용하여 셀 어레이를 구동할 경우, 전압 미스매치에 의하여 프로그램 동작이 정확히 수행되지 않을 수 있고, OTP 셀 어레이에서 여러 개의 파워 라인을 라우팅해야 하는 레이아웃의 어려움이 있다.
본 발명의 일 실시예는 외부의 공급 전압(OTPV_IN)을 수신하고, 소스 라인 없이 비트 라인을 통해 구동되는 복수의 OTP 메모리 셀들이 행과 열 방향으로 어레이되는 OTP 메모리 장치를 제공하고자 한다.
본 발명의 일 실시예는 공급 전압(OTPV_IN) 이외의 추가 공급 전압을 필요로 하지 않고 프로그램 동작을 수행할 수 있는 OTP 메모리 장치를 제공하고자 한다.
본 발명의 일 실시예는 복수의 데이터 입력 회로들 및 컬럼 디코더로부터 동시에 선택되면 비트 라인과 독립적으로 프로그램 동작이 수행되는 복수의 OTP 메모리 셀들을 포함하는 OTP 메모리 장치를 제공하고자 한다.
본 발명의 일 실시예는 하나의 컬럼 디코더와 하나의 바이어스 생성 회로를 통해 복수의 OTP 메모리 셀 어레이들을 구동할 수 있는 OTP 메모리 장치를 제공하고자 한다.
본 발명의 일 실시예는 2개의 OTP 메모리 셀들 각각의 피모스들이 동일한 피모스 소스를 공용하도록 레이아웃되는 복수의 OTP 메모리 셀들을 포함하는 OTP 메모리 장치를 제공하고자 한다.
실시예들 중에서, OTP 메모리 장치는 외부의 공급 전압(OTPV_IN)을 통해 구동되고 비트 라인을 포함하는 복수의 OTP 메모리 셀들이 행과 열 방향으로 어레이되는 OTP 메모리 셀 어레이, 상기 복수의 OTP 메모리 셀들의 열 각각과 연결되어 상기 공급 전압이 인가될 상기 복수의 OTP 메모리 셀들의 열을 선택하는 복수의 데이터 입력 회로들, 상기 복수의 OTP 메모리 셀들의 행 각각과 연결되어 상기 공급 전압이 인가될 상기 복수의 OTP 메모리 셀들의 행을 선택하는 컬럼 디코더 및 상기 비트 라인과 연결되어 상기 복수의 OTP 메모리 셀들의 리드 동작을 수행하는 감지 증폭기를 포함한다.
상기 복수의 OTP 메모리 셀들은 상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더로부터 동시에 선택되면 프로그램 동작이 수행될 수 있다. 상기 복수의 OTP 메모리 셀들은 상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더로부터 동시에 선택되면 상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더 각각으로부터 상기 공급 전압을 수신할 수 있다.
상기 복수의 OTP 메모리 셀들 각각은 소스 라인을 포함하지 않고, 상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더로부터 동시에 선택되면 상기 비트 라인과 독립적으로 프로그램 동작이 수행할 수 있다. 일 실시예에서, 상기 복수의 OTP 메모리 셀들 각각은 상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더 각각으로부터 상기 공급 전압을 수신하는 NAND 게이트, 상기 NAND 게이트의 출력에 의하여 턴-온 또는 턴-오프되는 피모스, 상기 피모스가 턴-온되면 상기 공급 전압을 통해 프로그램 동작이 수행되는 OTP 셀 및 상기 비트 라인과 상기 OTP 셀 사이에 배치되는 엔모스를 포함할 수 있다.
상기 복수의 OTP 메모리 셀들 각각은 상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더로부터 동시에 선택되면 상기 피모스를 턴-온시켜 상기 피모스의 소스를 통해 수신된 상기 공급 전압을 상기 OTP 셀에 다이렉트로 인가할 수 있다. 상기 복수의 OTP 메모리 셀들은 2개의 OTP 메모리 셀들 각각의 피모스들이 동일한 피모스 소스를 공용하도록 레이아웃될 수 있다.
상기 OTP 메모리 장치는 외부의 공급 전압 패드로부터 상기 공급 전압을 수신하여 상기 복수의 OTP 메모리 셀들, 상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더에 제공하는 전원 스위치 회로를 더 포함할 수 있다. 상기 전원 스위치 회로는 라이트 인에이블 신호 및 라이트 인에이블바 신호를 기초로 개폐되는 제1 및 제2 스위칭 소자들을 통해 상기 공급 전압 또는 정격 전압(VCI)을 선택하여 상기 복수의 OTP 메모리 셀들, 상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더에 제공할 수 있다.
상기 전원 스위치 회로는 상기 라이트 인에이블 신호 및 상기 라이트 인에이블바 신호를 레벨 시프팅하고 상기 제1 및 제2 스위칭 소자들 중 하나를 턴-온시켜 상기 공급 전압 또는 상기 정격 전압을 선택할 수 있다. 상기 복수의 OTP 메모리 셀들 각각은 상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더로부터 동시에 선택되면 상기 전원 스위치 회로로부터 제공된 상기 공급 전압을 통해 프로그램 동작이 수행될 수 있다.
상기 전원 스위치 회로는 상기 OTP 메모리 셀 어레이 상에 라우팅된 메쉬 구조를 통해 상기 공급 전압을 상기 복수의 OTP 메모리 셀들에 제공될 수 있다. 상기 OTP 메모리 장치는 전원 전압(VDD)을 상기 공급 전압으로 레벨 시프팅하고 상기 레벨 시프팅된 공급 전압을 프리 디코딩하는 어드레스 디코더를 더 포함할 수 있다.
상기 컬럼 디코더는 상기 프리 디코딩된 공급 전압을 기초로 리드 스위치 신호 및 컬럼 스위치 신호를 생성하여 상기 복수의 OTP 메모리 셀들에 제공할 수 있다. 상기 OTP 메모리 장치는 상기 OTP 메모리 셀 어레이, 상기 복수의 데이터 입력 회로들 및 상기 감지 증폭기를 각각 포함하는 복수의 뱅크 어드레스들을 더 포함할 수 있다. 상기 복수의 뱅크 어드레스들 각각에 포함된 상기 복수의 OTP 메모리 셀들은 하나의 상기 컬럼 디코더를 통해 제어될 수 있다.
실시예들 중에서, OTP 메모리 장치는 외부의 공급 전압(OTPV_IN)을 통해 구동되는 복수의 OTP 메모리 셀들이 행과 열 방향으로 어레이되는 OTP 메모리 셀 어레이, 상기 복수의 OTP 메모리 셀들의 열 각각과 연결되어 상기 공급 전압이 인가될 상기 복수의 OTP 메모리 셀들의 열을 선택하는 복수의 데이터 입력 회로들, 상기 복수의 OTP 메모리 셀들의 행 각각과 연결되어 상기 공급 전압이 인가될 상기 복수의 OTP 메모리 셀들의 행을 선택하는 컬럼 디코더, 외부의 공급 전압 패드로부터 상기 공급 전압을 수신하여 상기 복수의 데이터 입력 회로들, 상기 컬럼 디코더 및 상기 복수의 OTP 메모리 셀들에 제공하는 전원 스위치 회로 및 전원 전압(VDD)을 상기 공급 전압으로 레벨 시프팅하고 상기 레벨 시프팅된 공급 전압을 프리 디코딩하는 어드레스 디코더를 포함한다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명의 일 실시예에 따른 OTP 메모리 장치는 외부의 공급 전압(OTPV_IN)을 수신하고, 소스 라인 없이 비트 라인을 통해 구동되는 복수의 OTP 메모리 셀들이 행과 열 방향으로 어레이될 수 있다.
본 발명의 일 실시예에 따른 OTP 메모리 장치는 공급 전압(OTPV_IN) 이외의 추가 공급 전압을 필요로 하지 않고 프로그램 동작을 수행할 수 있다.
본 발명의 일 실시예에 따른 OTP 메모리 장치는 복수의 데이터 입력 회로들 및 컬럼 디코더로부터 동시에 선택되면 비트 라인과 독립적으로 프로그램 동작이 수행되는 복수의 OTP 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시예에 따른 OTP 메모리 장치는 하나의 컬럼 디코더와 하나의 바이어스 생성 회로를 통해 복수의 OTP 메모리 셀 어레이들을 구동할 수 있다.
본 발명의 일 실시예에 따른 OTP 메모리 장치는 2개의 OTP 메모리 셀들 각각의 피모스들이 동일한 피모스 소스를 공용하도록 레이아웃되는 복수의 OTP 메모리 셀들을 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 OTP 메모리 장치를 나타내는 블록도이다.
도 2는 도 1에 있는 OTP 메모리 장치의 복수의 뱅크 어드레스들을 설명하는 블록도이다.
도 3은 도 1 및 도 2에 있는 OTP 메모리 장치의 OTP 메모리 셀을 설명하는 도면이다.
도 4는 도 1에 있는 OTP 메모리 장치의 OTP 메모리 셀, 데이터 입력 회로, 감지 증폭기 및 컬럼 디코더 간의 구성을 설명하는 도면이다.
도 5는 도 1에 있는 OTP 메모리 장치의 전원 스위치 회로를 설명하는 회로도이다.
도 6은 도 1에 있는 OTP 메모리 장치의 감지 증폭기를 설명하는 회로도이다.
도 7은 도 1에 있는 OTP 메모리 장치의 어드레스 디코더를 설명하는 도면이다.
도 8은 도 1에 있는 OTP 메모리 장치의 컬럼 디코더를 설명하는 도면이다.
도 9는 도 1에 있는 OTP 메모리 장치의 전원 스위치 회로가 공급 전압을 제공하는 구성을 설명하는 도면이다.
도 10은 종래 기술에 의한 OTP 메모리 장치의 피모스 레이아웃을 설명하는 도면이다.
도 11은 도 1에 있는 OTP 메모리 장치의 피모스 레이아웃을 설명하는 도면이다.
본 발명의 실시예에 관한 설명은 본 발명의 구조적 내지 기능적 설명을 위한 실시 예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시 예에 의하여 제한되는 것으로 해석되어서는 아니 된다.
본 발명의 실시예에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것이다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 OTP 메모리 장치를 나타내는 블록도이고, 도 2는 도 1에 있는 OTP 메모리 장치의 복수의 뱅크 어드레스들을 설명하는 블록도이다.
도 1 및 도 2를 참조하면, OTP 메모리 장치(100)는 OTP 메모리 셀 어레이(110), 복수의 데이터 입력 회로들(120), 감지 증폭기(130), 컬럼 디코더(140), 바이어스 생성 회로(150) 및 주변 회로(160)를 포함한다. 주변 회로(160)는 전원 스위치 회로(161), 커맨드 로직 회로(162) 및 어드레스 디코더(163)를 포함할 수 있다.
OTP 메모리 셀 어레이(110)는 외부의 공급 전압(OTPV_IN)을 통해 구동되고 비트 라인을 포함하는 복수의 OTP 메모리 셀들(111)이 행과 열 방향으로 어레이될 수 있다. 복수의 OTP 메모리 셀들(111)의 열 방향은 복수의 데이터 입력 회로들(120)과 연결되고, 복수의 OTP 메모리 셀들(111)의 행 방향은 컬럼 디코더(140)와 연결될 수 있다.
복수의 OTP 메모리 셀들(111)은 복수의 데이터 입력 회로들(120) 및 컬럼 디코더(140)로부터 동시에 선택되면 프로그램 동작이 수행될 수 있다. 보다 구체적으로, 복수의 OTP 메모리 셀들(111)은 복수의 데이터 입력 회로들(120) 및 컬럼 디코더(140)로부터 동시에 선택되면 복수의 데이터 입력 회로들(120) 및 컬럼 디코더(140) 각각으로부터 공급 전압(OTPV_IN)을 수신할 수 있다. 복수의 OTP 메모리 셀들(111)의 행은 복수의 데이터 입력 회로들(120)에 의하여 선택되고, 복수의 OTP 메모리 셀들(111)의 열은 컬럼 디코더(140)에 의하여 선택됨으로써, 복수의 OTP 메모리 셀들(111)은 복수의 데이터 입력 회로들(120) 및 컬럼 디코더(140) 각각으로부터 행과 열이 동시에 선택될 수 있다. 한편, 복수의 데이터 입력 회로들(120)와 컬럼 디코더(140) 중 하나에 의하여만 선택된 복수의 OTP 메모리 셀들(111)은 프로그램 동작이 수행되지 않는다.
복수의 데이터 입력 회로들(120)은 복수의 OTP 메모리 셀들(111)의 행 각각과 연결되어 공급 전압(OTPV_IN)이 인가될 복수의 OTP 메모리 셀들(111)의 행을 선택할 수 있다. 보다 구체적으로, 복수의 데이터 입력 회로들(120)은 복수의 OTP 메모리 셀들(111)에 라이트-데이터 신호(W_DATA)를 제공하여 복수의 OTP 메모리 셀들(111) 중 일부를 선택할 수 있다. 예를 들어, 뱅크 어드레스(210)가 2개의 OTP 메모리 셀 어레이(110)를 포함하고 2개의 OTP 메모리 셀 어레이들(110) 각각은 8행*128열로 배열된 복수의 OTP 메모리 셀들(111)을 포함하는 경우 복수의 데이터 입력 회로들(120)은 8개로 구현될 수 있다.
감지 증폭기(130)는 비트 라인과 연결되어 복수의 OTP 메모리 셀들의 리드 동작을 수행할 수 있다. 일 실시예에서, 감지 증폭기(130)는 복수의 OTP 메모리 셀들(111)의 행 개수에 따라 구현될 수 있다. 예를 들어, 뱅크 어드레스(210)가 2개의 OTP 메모리 셀 어레이(110)를 포함하고 2개의 OTP 메모리 셀 어레이들(110) 각각은 8행*128열으로 배열된 복수의 OTP 메모리 셀들(111)을 포함하는 경우, 감지 증폭기(130)는 8개로 구현될 수 있다.
컬럼 디코더(140)는 복수의 OTP 메모리 셀들(111)의 열 각각과 연결되어 공급 전압(OTPV_IN)이 인가될 복수의 OTP 메모리 셀들(111)의 열을 선택할 수 있다. 보다 구체적으로, 컬럼 디코더(140)는 복수의 OTP 메모리 셀들(111)에 컬럼 스위치 신호(COL_SW)를 제공하여 복수의 OTP 메모리 셀들(111) 중 일부를 선택할 수 있다.
바이어스 생성 회로(150)는 바이어스 전류(IBIAS)를 생성하여 감지 증폭기(130)에 제공할 수 있다. 일 실시예에서, OTP 메모리 장치(100)가 복수의 뱅크 어드레스들(210~260)을 통해 구현되는 경우, OTP 메모리 장치(100)는 하나의 바이어스 생성 회로(150)를 통해 복수의 뱅크 어드레스들(210~260)에 포함된 감지 증폭기(130)에 바이어스 전류(IBIAS)를 제공할 수 있다.
일 실시예에서, OTP 메모리 장치(100)가 복수의 뱅크 어드레스들(210~260)을 통해 구현되는 경우, OTP 메모리 장치(100)는 하나의 주변 회로(160)를 통해 복수의 뱅크 어드레스들(210~260)을 제어할 수 있다. 전원 스위치 회로(161)는 외부의 공급 전압 패드로부터 공급 전압(OTPV_IN)을 수신하여 복수의 OTP 메모리 셀들(111), 복수의 데이터 입력 회로들(120) 및 컬럼 디코더(140)에 제공할 수 있다. 커맨드 로직 회로(162)는 복수의 OTP 메모리 셀들(111)의 프로그램 동작 또는 리드 동작을 수행하기 위하여 제어 신호를 제공할 수 있다. 어드레스 디코더(163)는 전원 전압(VDD)을 공급 전압(OTPV_IN)으로 레벨 시프팅하고 레벨 시프팅된 공급 전압을 프리 디코딩할 수 있다.
OTP 메모리 장치(100)는 복수의 뱅크 어드레스들(210~260)을 더 포함할 수 있다. 복수의 뱅크 어드레스들(210~260) 각각은 OTP 메모리 셀 어레이(110), 복수의 데이터 입력 회로들(120) 및 감지 증폭기(130)를 포함할 수 있다. 일 실시예에서, 복수의 뱅크 어드레스들(210~260) 각각은 복수의 OTP 메모리 셀 어레이들(110)을 포함할 수 있다. 복수의 OTP 메모리 셀 어레이들(110)의 행은 복수의 데이터 입력 회로들(120) 각각을 따라 나열될 수 있다. 복수의 뱅크 어드레스들(210~260) 각각에 포함된 복수의 OTP 메모리 셀들(111)은 하나의 컬럼 디코더(140) 및 하나의 바이어스 생성 회로(150)를 통해 제어될 수 있다. 따라서, OTP 메모리 장치(100)는 하나의 컬럼 디코더(140) 및 하나의 바이어스 생성 회로(150)를 통해 복수의 뱅크 어드레스들(210~260)을 제어함으로써 레이아웃 면적을 감소시킬 수 있다.
도 3은 도 1에 있는 OTP 메모리 장치의 OTP 메모리 셀을 설명하는 도면이고, 도 4는 도 1에 있는 OTP 메모리 장치의 OTP 메모리 셀, 데이터 입력 회로, 감지 증폭기 및 컬럼 디코더 간의 구성을 설명하는 도면이다.
도 3 및 도 4를 참조하면, 복수의 OTP 메모리 셀들(111) 각각은 NAND 게이트(310), 피모스(320), OTP 셀(330), 엔모스(340) 및 비트 라인(350)을 포함할 수 있다.
NAND 게이트(310)는 데이터 입력 회로(120)로부터 라이트-데이터 신호(W_DATA)를 수신하고, 컬럼 디코더(140)로부터 컬럼 스위치 신호(COL_SW)를 수신할 수 있다. NAND 게이트(310)는 데이터 입력 회로(120) 및 컬럼 디코더(140)로부터 동시에 라이트-데이터 신호(W_DATA) 및 컬럼 스위치 신호(COL_SW)를 수신하면 로우 레벨(또는 0)을 출력할 수 있다. NAND 게이트(310)의 출력은 피모스(320)의 게이트와 연결될 수 있다.
피모스(320)는 NAND 게이트(310)의 출력에 의하여 턴-온 또는 턴-오프될 수 있다. 예를 들어, NAND 게이트(310)의 출력이 로우 레벨(또는 0)에 해당하면 피모스(320)는 턴-온될 수 있고, 하이 레벨(또는 1)에 해당하면 피모스(320)는 턴-오프될 수 있다. 즉, 피모스(320)는 NAND 게이트(310)가 데이터 입력 회로(120) 및 컬럼 디코더(140)로부터 동시에 라이트-데이터 신호(W_DATA) 및 컬럼 스위치 신호(COL_SW)를 수신하면 턴-온될 수 있다.
피모스(320)의 소스는 전원 스위치 회로(161)로부터 공급 전압(OTPV_IN)을 수신할 수 있다. 피모스(320)는 턴-온되는 경우 소스에 인가된 공급 전압(OTPV_IN)을 OTP 셀(330)에 제공할 수 있다.
OTP 셀(330)은 피모스(320)가 턴-온되면 공급 전압(OTPV_IN)을 통해 프로그램 동작이 수행될 수 있다. 일 실시예에서, OTP 셀(330)은 엔모스를 통해 구현될 수 있고, OTP 셀(330)는 게이트를 통해 공급 전압(OTPV_IN)을 수신할 수 있다. OTP 셀(330)이 공급 전압(OTPV_IN)을 수신하면 게이트 산화막(Gate Oxide)이 블로잉(Blowing)되어, 게이트와 피-웰(P-Well)이 단락될 수 있다. 즉, OTP 셀(330)이 공급 전압(OTPV_IN)을 수신하면 OTP 셀(330)의 게이트와 피-웰이 연결되어, 공급 전압(OTPV_IN)이 그라운드 전압(VSS)으로 방전될 수 있다. 따라서, 복수의 OTP 메모리 셀들(111) 각각은 소스 라인을 포함하지 않고, 복수의 데이터 입력 회로들(120) 및 컬럼 디코더(140)로부터 동시에 선택되면 비트 라인(350)과 독립적으로 프로그램 동작이 수행될 수 있다.
일 실시예에서, 복수의 OTP 메모리 셀들(111) 각각은 복수의 데이터 입력 회로들(120) 및 컬럼 디코더(140)로부터 동시에 선택되면 전원 스위치 회로(161)로부터 제공된 공급 전압(OTPV_IN)을 통해 프로그램 동작이 수행될 수 있다. 즉, 복수의 OTP 메모리 셀들(111) 각각은 별도의 소스 라인을 포함하지 않기 때문에 공급 전압(OTPV_IN) 외에 별도의 전압을 필요로 하지 않고, OTP 메모리 장치(100)는 면적 및 비용을 최소화하여 설계될 수 있다.
일 실시예에서, 복수의 OTP 메모리 셀들(111) 각각은 복수의 데이터 입력 회로들(120) 및 컬럼 디코더(140)로부터 동시에 선택되면 피모스(320)를 턴-온시켜 피모스(320)의 소스를 통해 수신된 공급 전압(OTPV_IN)을 OTP 셀(330)에 다이렉트로 인가할 수 있다.
엔모스(340)는 비트 라인(350)과 OTP 셀(330) 사이에 배치될 수 있다. 보다 구체적으로, 엔모스(340)는 컬럼 디코더(140)로부터 리드 스위치 신호(RD_SW)를 수신하여 턴-온될 수 있다. OTP 셀(330)은 엔모스(340)가 턴-온되면 비트 라인(350)의 전압을 통해 리드 동작이 수행될 수 있다.
일 실시예에서, OTP 셀(330)의 리드 동작이 수행되는 경우 데이터 입력 회로(120)는 OTP 메모리 셀(111)에 라이트-데이터 신호(W_DATA)를 제공하지 않는다. 즉, OTP 셀(330)의 리드 동작이 수행되는 경우 라이트-데이터 신호(W_DATA)는 로우 레벨(또는 0)에 해당할 수 있고, 피모스(320)는 턴-오프될 수 있다.
예를 들어, OTP 셀(330)의 리드 동작이 수행되는 경우 DIN 입력과 라이트-데이터 신호(W_DATA)는 로우 레벨(또는 0)에 해당하고, OTP 메모리 셀(111)의 피모스(320)는 턴-오프 상태를 유지할 수 있다. 컬럼 디코더(140)는 리드 스위치 신호(RD_SW)를 엔모스(340)에 제공하여 엔모스(340)를 턴-온시킬 수 있다. 엔모스(340)가 턴-온되면 프로그램된 OTP 메모리 셀(111)은 비트 라인(350)의 전압이 그라운드 전압(VSS)으로 방전될 수 있다. 한편, 프로그램되지 않은 OTP 메모리 셀(111)은 리드 스위치 신호(RD_SW)를 통해 엔모스(340)가 턴-온되어도 OTP 셀(330)의 블로잉(Blowing)이 발생하지 않기 때문에 비트 라인(350)의 전압이 하이 레벨(또는 1)을 유지할 수 있다.
도 5는 도 1에 있는 OTP 메모리 장치의 전원 스위치 회로를 설명하는 회로도이다.
도 5를 참조하면, 전원 스위치 회로(161)는 외부의 공급 전압 패드(10)로부터 공급 전압(OTPV)을 수신하여 복수의 OTP 메모리 셀들(111), 복수의 데이터 입력 회로들(120) 및 컬럼 디코더(140)에 공급 전압(OTPV_IN)을 제공할 수 있다. 여기에서 외부 패드로부터 공급되는 전압(OTPV)과 공급 전압(OTPV_IN)은 동일한 전압에 해당한다. 단지, 전원 스위치 회로(161) 외부에는 전압(OTPV)으로 명칭하고, 전원 스위치 회로 내부에는 공급 전압(OTPV_IN)으로 구분하여 명칭할 . 보다 구체적으로, 전원 스위치 회로(161)는 제1 및 제2 NOT 게이트들(510, 520), 제1 및 제2 레벨 시프터들(530, 540), 제1 및 제2 스위칭 소자들(550, 560)을 포함할 수 있다. 전원 스위치 회로(161)는 라이트 인에이블 신호(WR_EN) 및 라이트 인에이블바 신호(WR_ENB)를 기초로 개폐되는 제1 및 제2 스위칭 소자들(550, 560)을 통해 공급 전압(OTPV_IN) 또는 정격 전압(VCI)을 선택하여 복수의 OTP 메모리 셀들(111), 복수의 데이터 입력 회로들(120) 및 컬럼 디코더(140)에 제공할 수 있다. 즉, 전원 스위치 회로(161)는 라이트 인에이블 신호(WR_EN) 및 라이트 인에이블바 신호(WR_ENB)를 레벨 시프팅하고 제1 및 제2 스위칭 소자들(550, 560) 중 하나를 턴-온시켜 공급 전압(OTPV_IN) 또는 정격 전압(VCI)을 선택할 수 있다. 공급 전압(OTPV_IN)은 정격 전압(VCI)보다 더 높은 전압 레벨을 가질 수 있다.
제1 및 제2 NOT 게이트들(510, 520)은 직렬로 연결되어, 제1 NOT 게이트(510)의 출력이 제2 NOT 게이트(520)의 입력으로 인가될 수 있다. 즉, 제1 및 제2 NOT 게이트들(510, 520)의 출력은 항상 다르게 구현될 수 있다. 일 실시예에서, 전원 스위치 회로(161)는 라이트 신호(WRITE)를 수신하고, 제1 및 제2 NOT 게이트들(510, 520)을 통해 라이트 인에이블 신호(WR_EN) 및 라이트 인에이블바 신호(WR_ENB)를 생성할 수 있다. 제1 및 제2 레벨 시프터들(530, 540) 각각은 라이트 인에이블 신호(WR_EN) 및 라이트 인에이블바 신호(WR_ENB)를 수신하고 공급 전압(OTPV_IN)으로 레벨 시프팅하여 제1 및 제2 스위칭 소자들(550, 560)에 제공할 수 있다.
일 실시예에서, 복수의 OTP 메모리 셀들(111)의 프로그램 동작이 수행되는 경우, 전원 스위치 회로(161)는 하이 레벨(또는 1)의 라이트 신호(WRITE)를 수신할 수 있다. 전원 스위치 회로(161)가 하이 레벨(또는 1)의 라이트 신호(WRITE)를 수신하면 라이트 인에이블바 신호(WR_ENB)는 로우 레벨(또는 0)에 해당하고, 라이트 인에이블 신호(WR_EN)는 하이 레벨(또는 1)에 해당할 수 있다. 라이트 인에이블바 신호(WR_ENB)는 로우 레벨(또는 0)에 해당하고 라이트 인에이블 신호(WR_EN)는 하이 레벨(또는 1)에 해당하면, 제1 레벨 시프터(530)는 로우 레벨(또는 0)을 출력하여 제1 스위칭 소자(550)를 턴-온시키고, 제2 레벨 시프터(540)는 하이 레벨(또는 1)을 출력하여 제2 스위칭 소자(560)를 턴-오프시킬 수 있다. 즉, 복수의 OTP 메모리 셀들(111)의 프로그램 동작이 수행되는 경우 전원 스위치 회로(161)는 제1 스위칭 소자(550)를 턴-온시켜, 공급 전압(OTPV_IN)을 복수의 OTP 메모리 셀들(111), 복수의 데이터 입력 회로들(120) 및 컬럼 디코더(140)에 제공할 수 있다.
일 실시예에서, 복수의 OTP 메모리 셀들(111)의 리드 동작이 수행되는 경우, 전원 스위치 회로(161)는 로우 레벨(또는 0)의 라이트 신호(WRITE)을 수신할 수 있다. 전원 스위치 회로(161)가 로우 레벨(또는 0)을 수신하면 라이트 인에이블바 신호(WR_ENB)는 하이 레벨(또는 1)에 해당하고, 라이트 인에이블 신호(WR_EN)는 로우 레벨(또는 0)에 해당할 수 있다. 라이트 인에이블바 신호(WR_ENB)는 하이 레벨(또는 1)에 해당하고 라이트 인에이블 신호(WR_EN)는 로우 레벨(또는 0)에 해당하면, 제1 레벨 시프터(530)는 하이 레벨(또는 1)을 출력하여 제1 스위칭 소자(550)를 턴-오프시키고, 제2 레벨 시프터(540)는 로우 레벨(또는 0)을 출력하여 제2 스위칭 소자(560)를 턴-온시킬 수 있다. 즉, 복수의 OTP 메모리 셀들(111)의 리드 동작이 수행되는 경우 전원 스위치 회로(161)는 제2 스위칭 소자(560)를 턴-온시켜, 정격 전압(VCI)을 복수의 OTP 메모리 셀들(111), 복수의 데이터 입력 회로들(120) 및 컬럼 디코더(140)에 제공할 수 있다.
도 6은 도 1에 있는 OTP 메모리 장치의 감지 증폭기를 설명하는 회로도이다.
도 6을 참조하면, 감지 증폭기(130)는 전류 미러(610), 제3 및 제4 스위칭 소자들(620, 630), 제3 및 제4 NOT 게이트들(640, 650), 트랜스미션(660) 및 제5 NOT 게이트(670)를 포함할 수 있다.
감지 증폭기(130)는 바이어스 생성 회로(150)로부터 바이어스 전류(IBIAS)를 수신하고 전류 미러(610)를 통해 바이어스 전류를 복사할 수 있다. 전류 미러(610)를 통해 복사된 전류는 제3 및 제4 스위칭 소자들(620, 630)의 구조에 의하여 다시 복사될 수 있다. 감지 증폭기(130)는 전류 미러(610)와 제3 및 제4 스위칭 소자들(620, 630)을 통해 제4 스위칭 소자(630)에 흐르는 전류량을 제어할 수 있다.
일 실시예에서, 이미 프로그램된 복수의 OTP 메모리 셀들(111)의 리드 동작이 수행되는 경우, 이미 프로그램된 복수의 OTP 메모리 셀들(111)의 엔모스(340)는 리드 스위치 신호(RD_SW)를 수신하여 턴-온될 수 있다. 복수의 OTP 메모리 셀들(111)의 엔모스(340)가 턴-온되면 OTP 셀(330)은 비트 라인(350)의 전압을 수신할 수 있다. OTP 셀(330)이 비트 라인(350)의 전압을 수신하면 블로잉된 게이트 산화막을 통해 게이트와 피-웰(P-Well)이 단락될 수 있다. 즉, OTP 셀(330)이 비트 라인(350)의 전압을 수신하면 OTP 셀(330)의 게이트와 피-웰이 연결되어, 비트 라인(350)의 전압이 그라운드 전압(VSS)으로 방전될 수 있다. 비트 라인(350)의 전압이 그라운드 전압(VSS)으로 방전되면 감지 증폭기(130)는 리드 인에이블 신호(READ_EN)를 수신하여 감지 증폭기(130)의 출력(DOUT)은 하이 레벨(또는 1)로 래치될 수 있다.
도 7은 도 1에 있는 OTP 메모리 장치의 어드레스 디코더를 설명하는 도면이고, 도 8은 도 1에 있는 OTP 메모리 장치의 컬럼 디코더를 설명하는 도면이다.
도 7을 참조하면, 어드레스 디코더(163)는 제3 레벨 시프터(710) 및 프리 디코더(720)를 포함할 수 있다. 어드레스 디코더(163)는 VDD 전원 전압레벨을 가지는 어드레스 신호(ADD<7:0>)를 제3 레벨 시프터(710)를 통해 공급 전압(OTPV_IN)으로 레벨 시프팅하고, 레벨 시프팅된 공급 전압(OTPV_IN)을 프리 디코더(720)를 통해 프리 디코딩할 수 있다. 여기서 프리 디코더(720)은 입력 어드레스 신호(ADD<7:0>)을 ADD012<7:0>, ADD345<7:0>, ADD67<3:0>로 디코딩하여 출력할 수 있다. 예를 들어, 어드레스 디코더(163)는 VDD 전압 레벨의 어드레스 신호를 수신하여(ADD<7:0>) 공급 전압(OTPV_IN) 레벨의 어드레스 신호(ADD012<7:0>, ADD345<7:0>, ADD67<3:0>)로 출력 할 수 있다.
도 8을 참조하면, 컬럼 디코더(140)는 프리 디코딩된 어드레스 신호(ADD012<7:0>, ADD345<7:0>, ADD67<3:0>)를 기초로 리드 스위치 신호(RD_SW) 및 컬럼 스위치 신호(COL_SW)를 생성하여 복수의 OTP 메모리 셀들(111)에 제공할 수 있다. 예를 들어, 컬럼 디코더(140)는 NAND 게이트(310)의 제2 입력단에 컬럼 스위치 신호(COL_SW)를 제공하고, 엔모스(340)의 게이트에 리드 스위치 신호(RD_SW)를 제공할 수 있다.
도 9는 도 1에 있는 OTP 메모리 장치의 전원 스위치 회로가 공급 전압을 제공하는 구성을 설명하는 도면이다.
도 9를 참조하면, 전원 스위치 회로(161)는 OTP 메모리 셀 어레이(110) 상에 라우팅된 메쉬 구조를 통해 공급 전압(OTPV_IN)을 복수의 OTP 메모리 셀들(111)에 제공할 수 있다. 일 실시예에서, 전원 스위치 회로(161)는 복수의 OTP 메모리 셀 어레이들(110a~110l) 상에 공급 전압(OTPV_IN)의 라인을 메쉬 구조로 라우팅하여, 복수의 OTP 메모리 셀들(111)의 피모스(320) 소스와 연결시킬 수 있다. 따라서, OTP 메모리 장치(100)는 프로그램 동작이 수행될 복수의 OTP 메모리 셀들(111)의 피모스(320)를 턴-온시켜 공급 전압(OTPV_IN)을 OTP 셀(330)에 다이렉트로 연결할 수 있다. OTP 메모리 장치(100)는 메쉬 구조를 통해 외부의 공급 전압 패드(10)로부터 수신된 공급 전압을 OTP 셀(330)에 다이렉트로 인가하여, 프로그램 동작이 수행되는 동안 공급 전압(OTPV_IN)의 하락을 방지할 수 있고, 목표한 공급 전압(OTPV_IN)을 OTP 셀(330)에 정확하게 인가할 수 있다.
도 10은 종래 기술에 의한 OTP 메모리 장치의 피모스 레이아웃을 설명하는 도면이고, 도 11은 도 1에 있는 OTP 메모리 장치의 피모스 레이아웃을 설명하는 도면이다.
도 10을 참조하면, 종래 기술에 의한 OTP 메모리 장치는 엔-웰(N-Well)(1020), 피모스 소스(1030), 벌크 바이어스(1040) 및 피모스 게이트(1050)를 포함한다. 종래 기술에 의한 OTP 메모리 장치는 복수의 OTP 메모리 셀들 각각이 서로 다른 피모스 소스(1030)를 포함한다. 또한, 종래 기술에 의한 OTP 메모리 장치는 2개의 피모스 소스들(1030) 사이에 벌크 바이어스(1040)를 포함하여 레이아웃의 면적을 증가시키는 문제점이 발생한다.
도 11을 참조하면, OTP 메모리 장치(100)는 엔-웰(N-Well)(1120), 피모스 소스(1130), 벌크 바이어스(1140) 및 피모스 게이트(1150)를 포함한다. 복수의 OTP 메모리 셀들(111)은 2개의 OTP 메모리 셀들(111) 각각의 피모스들이 동일한 피모스 소스(1130)를 공용하도록 레이아웃될 수 있다. 따라서, OTP 메모리 장치(100)는 벌크 바이어스(1140)의 면적이 상당 부분 감소하여 레이아웃 면적을 감소시킬 수 있다.
따라서, OTP 메모리 장치(100)는 외부의 공급 전압(OTPV_IN)을 수신하고, 소스 라인 없이 비트 라인을 통해 구동되는 복수의 OTP 메모리 셀들이 행과 열 방향으로 어레이될 수 있다. OTP 메모리 장치(100)는 공급 전압(OTPV_IN) 이외의 추가 공급 전압을 필요로 하지 않고 프로그램 동작을 수행할 수 있고, 복수의 데이터 입력 회로들 및 컬럼 디코더로부터 동시에 선택되면 비트 라인과 독립적으로 프로그램 동작이 수행되는 복수의 OTP 메모리 셀들을 포함할 수 있다. 또한, OTP 메모리 장치(100)는 하나의 컬럼 디코더와 하나의 바이어스 생성 회로를 통해 복수의 OTP 메모리 셀 어레이들을 구동할 수 있고, 2개의 OTP 메모리 셀들 각각의 피모스들이 동일한 피모스 소스를 공용하도록 레이아웃되는 복수의 OTP 메모리 셀들을 포함할 수 있다.
상기에서는 본 출원의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: OTP 메모리 장치
110: OTP 메모리 셀 어레이 111: 복수의 OTP 메모리 셀들
120: 복수의 데이터 입력 회로들 130: 감지 증폭기
140: 컬럼 디코더 150: 바이어스 생성 회로
160: 주변 회로 161: 전원 스위치 회로
162: 커맨드 로직 회로 163: 어드레스 디코더

Claims (17)

  1. 외부의 공급 전압을 통해 구동되고 비트 라인을 포함하는 복수의 OTP 메모리 셀들이 행과 열 방향으로 어레이되는 OTP 메모리 셀 어레이;
    상기 공급 전압을 수신하고, 상기 복수의 OTP 메모리 셀들의 행 각각과 연결되어 상기 공급 전압이 인가될 상기 복수의 OTP 메모리 셀들의 행을 선택하는 복수의 데이터 입력 회로들;
    상기 공급 전압을 수신하고, 상기 복수의 OTP 메모리 셀들의 열 각각과 연결되어 상기 공급 전압이 인가될 상기 복수의 OTP 메모리 셀들의 열을 선택하는 컬럼 디코더; 및
    상기 비트 라인과 연결되어 상기 복수의 OTP 메모리 셀들의 리드 동작을 수행하는 감지 증폭기를 포함하며,
    상기 복수의 OTP 메모리 셀들 각각은
    OTP 셀; 및
    상기 OTP 셀의 게이트와 연결되며, 상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더의 제어에 따라 턴-온되어 상기 외부의 공급 전압을 상기 OTP 셀로 제공하는 스위치를 포함하는 OTP 메모리 장치.
  2. 제1항에 있어서, 상기 복수의 OTP 메모리 셀들은
    상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더로부터 동시에 선택되면 프로그램 동작이 수행되는 것을 특징으로 하는 OTP 메모리 장치.
  3. 제2항에 있어서, 상기 복수의 OTP 메모리 셀들은
    상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더로부터 동시에 선택되면 상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더 각각으로부터 라이트-데이터 신호 및 컬럼 스위치 신호를 수신하는 것을 특징으로 하는 OTP 메모리 장치.
  4. 제1항에 있어서, 상기 복수의 OTP 메모리 셀들 각각은
    소스 라인을 포함하지 않고, 상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더로부터 동시에 선택되면 상기 비트 라인과 독립적으로 프로그램 동작이 수행되는 것을 특징으로 하는 OTP 메모리 장치.
  5. 제1항에 있어서, 상기 복수의 OTP 메모리 셀들 각각은
    상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더 각각으로부터 상기 공급 전압을 수신하는 NAND 게이트; 및
    상기 비트 라인과 상기 OTP 셀 사이에 배치되는 엔모스를 포함하며,
    상기 스위치는 상기 NAND 게이트의 출력에 의하여 턴-온 또는 턴-오프되는 피모스를 포함하며,
    상기 OTP 셀은 상기 피모스가 턴-온되면 상기 공급 전압을 통해 프로그램 동작을 수행하는 OTP 메모리 장치.
  6. 제1항에 있어서, 상기 복수의 OTP 메모리 셀들 각각은
    상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더로부터 동시에 선택되면 상기 스위치를 턴-온시켜 상기 스위치의 소스를 통해 수신된 상기 공급 전압을 상기 OTP 셀에 다이렉트로 인가하는 것을 특징으로 하는 OTP 메모리 장치.
  7. 제1항에 있어서, 상기 복수의 OTP 메모리 셀들은
    2개의 OTP 메모리 셀들 각각의 스위치들이 동일한 스위치 소스를 공용하도록 레이아웃되는 것을 특징으로 하는 OTP 메모리 장치.
  8. 제1항에 있어서,
    외부의 공급 전압 패드로부터 상기 공급 전압을 수신하여 상기 복수의 OTP 메모리 셀들, 상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더에 제공하는 전원 스위치 회로를 더 포함하는 것을 특징으로 하는 OTP 메모리 장치.
  9. 제8항에 있어서, 상기 전원 스위치 회로는
    라이트 인에이블 신호 및 라이트 인에이블바 신호를 기초로 개폐되는 제1 및 제2 스위칭 소자들을 통해 상기 공급 전압 또는 정격 전압(VCI)을 선택하여 상기 복수의 OTP 메모리 셀들, 상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더에 제공하는 것을 특징으로 하는 OTP 메모리 장치.
  10. 제9항에 있어서, 상기 전원 스위치 회로는
    상기 라이트 인에이블 신호 및 상기 라이트 인에이블바 신호를 레벨 시프팅하고 상기 제1 및 제2 스위칭 소자들 중 하나를 턴-온시켜 상기 공급 전압 또는 상기 정격 전압을 선택하는 것을 특징으로 하는 OTP 메모리 장치.
  11. 제8항에 있어서, 상기 복수의 OTP 메모리 셀들 각각은
    상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더로부터 동시에 선택되면 상기 전원 스위치 회로로부터 제공된 상기 공급 전압을 통해 프로그램 동작이 수행되는 것을 특징으로 하는 OTP 메모리 장치.
  12. 제8항에 있어서, 상기 전원 스위치 회로는
    상기 OTP 메모리 셀 어레이 상에 라우팅된 메쉬 구조를 통해 상기 공급 전압을 상기 복수의 OTP 메모리 셀들에 제공하는 것을 특징으로 하는 OTP 메모리 장치.
  13. 제1항에 있어서,
    전원 전압(VDD)을 상기 공급 전압으로 레벨 시프팅하고 상기 레벨 시프팅된 공급 전압을 프리 디코딩하는 어드레스 디코더를 더 포함하는 것을 특징으로 하는 OTP 메모리 장치.
  14. 제13항에 있어서, 상기 컬럼 디코더는
    상기 어드레스 디코더에 의해 프리 디코딩된 공급 전압을 기초로 리드 스위치 신호 및 컬럼 스위치 신호를 생성하여 상기 복수의 OTP 메모리 셀들에 제공하는 것을 특징으로 하는 OTP 메모리 장치.
  15. 제1항에 있어서,
    상기 OTP 메모리 셀 어레이, 상기 복수의 데이터 입력 회로들 및 상기 감지 증폭기를 각각 포함하는 복수의 뱅크 어드레스들을 더 포함하는 것을 특징으로 하는 OTP 메모리 장치.
  16. 제15항에 있어서, 상기 복수의 뱅크 어드레스들 각각에 포함된 상기 복수의 OTP 메모리 셀들은
    하나의 상기 컬럼 디코더를 통해 제어되는 것을 특징으로 하는 OTP 메모리 장치.
  17. 외부의 공급 전압을 통해 구동되는 복수의 OTP 메모리 셀들이 행과 열 방향으로 어레이되는 OTP 메모리 셀 어레이;
    상기 복수의 OTP 메모리 셀들의 행 각각과 연결되어 상기 공급 전압이 인가될 상기 복수의 OTP 메모리 셀들의 행을 선택하는 복수의 데이터 입력 회로들;
    상기 복수의 OTP 메모리 셀들의 열 각각과 연결되어 상기 공급 전압이 인가될 상기 복수의 OTP 메모리 셀들의 열을 선택하는 컬럼 디코더;
    외부의 공급 전압 패드로부터 상기 공급 전압을 수신하여 상기 복수의 데이터 입력 회로들, 상기 컬럼 디코더 및 상기 복수의 OTP 메모리 셀들에 제공하는 전원 스위치 회로; 및
    전원 전압(VDD)을 상기 공급 전압으로 레벨 시프팅하고 상기 레벨 시프팅된 공급 전압을 프리 디코딩하는 어드레스 디코더를 포함하며,
    상기 복수의 OTP 메모리 셀들 각각은
    OTP 셀; 및
    상기 OTP 셀의 게이트와 연결되며, 상기 복수의 데이터 입력 회로들 및 상기 컬럼 디코더의 제어에 따라 턴-온되어 상기 외부의 공급 전압을 상기 OTP 셀로 제공하는 스위치를 포함하는 OTP 메모리 장치.
KR1020160095665A 2016-07-27 2016-07-27 Otp 메모리 장치 KR102115638B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160095665A KR102115638B1 (ko) 2016-07-27 2016-07-27 Otp 메모리 장치
US15/650,283 US9984755B2 (en) 2016-07-27 2017-07-14 One-time programmable (OTP) memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160095665A KR102115638B1 (ko) 2016-07-27 2016-07-27 Otp 메모리 장치

Publications (2)

Publication Number Publication Date
KR20180012910A KR20180012910A (ko) 2018-02-07
KR102115638B1 true KR102115638B1 (ko) 2020-05-27

Family

ID=61012312

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160095665A KR102115638B1 (ko) 2016-07-27 2016-07-27 Otp 메모리 장치

Country Status (2)

Country Link
US (1) US9984755B2 (ko)
KR (1) KR102115638B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010025569A (ko) * 2001-01-08 2001-04-06 이용환 각종 폐기물을 이용한 비료 및 그의 제조방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11270780B2 (en) * 2020-03-31 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Memory readout circuit and method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110069527A1 (en) * 2009-09-24 2011-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Rom cell and array structure

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5844842A (en) * 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
US5903495A (en) * 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
US6490197B1 (en) * 2001-08-02 2002-12-03 Stmicroelectronics, Inc. Sector protection circuit and method for flash memory devices
JP2008047244A (ja) * 2006-08-18 2008-02-28 Toshiba Corp 半導体記憶装置、半導体装置、及びデータ書き込み方法
KR100974181B1 (ko) 2008-04-18 2010-08-05 창원대학교 산학협력단 Ｏｔｐ 메모리 장치
JP2010225259A (ja) * 2009-02-27 2010-10-07 Renesas Electronics Corp 半導体装置
KR20110111954A (ko) * 2010-04-06 2011-10-12 창원대학교 산학협력단 이중포트의 안티퓨즈 오티피 셀
KR20130118068A (ko) * 2012-04-19 2013-10-29 에스케이하이닉스 주식회사 이-퓨즈 어레이 회로
US8817519B2 (en) * 2012-11-08 2014-08-26 SK Hynix Inc. Integrated circuit including e-fuse array circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110069527A1 (en) * 2009-09-24 2011-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Rom cell and array structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010025569A (ko) * 2001-01-08 2001-04-06 이용환 각종 폐기물을 이용한 비료 및 그의 제조방법

Also Published As

Publication number Publication date
US20180033488A1 (en) 2018-02-01
KR20180012910A (ko) 2018-02-07
US9984755B2 (en) 2018-05-29

Similar Documents

Publication Publication Date Title
US8391043B2 (en) Semiconductor memory apparatus and method of operating the same
KR100819099B1 (ko) 가변저항 반도체 메모리 장치
KR100898661B1 (ko) 플래시 메모리 소자의 블럭 디코더
US6496414B2 (en) Nonvolatile semiconductor memory
US7200025B2 (en) Semiconductor memory device
US7760579B2 (en) Flash memory device and block selection circuit thereof
US6477091B2 (en) Method, apparatus, and system to enhance negative voltage switching
US20080043538A1 (en) Non-volatile semiconductor storage device and word line drive method
TW540053B (en) Row decoder of a NOR-type flash memory device
US6044020A (en) Nonvolatile semiconductor memory device with a row decoder circuit
US6765832B1 (en) Semiconductor memory device with word line shift configuration
US8750049B2 (en) Word line driver for memory
KR20040063300A (ko) 플래쉬 메모리 장치 및 이 장치의 프로그램 방법
JP2002329399A (ja) ワード線駆動回路
US9293181B2 (en) Block selection circuit and semiconductor device having the same
EP3136397B1 (en) Row decoder for a non-volatile memory device and a non-volatile memory device
KR102115638B1 (ko) Otp 메모리 장치
US7646640B2 (en) Semiconductor memory device
US20070230252A1 (en) Row selector for a semiconductor memory device
US7710806B2 (en) Memory device and method for improving speed at which data is read from non-volatile memory
KR102365003B1 (ko) Otp 메모리 장치
US10109365B2 (en) Word line driver
KR100485405B1 (ko) 메모리 매트릭스의 워드라인용 전자 드라이버 회로 및메모리 장치
KR100250752B1 (ko) 플래쉬 메모리에서의 디코더회로
CN117711462A (zh) 非易失性存储器设备以及对应的操作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant