KR100485405B1 - 메모리 매트릭스의 워드라인용 전자 드라이버 회로 및메모리 장치 - Google Patents

메모리 매트릭스의 워드라인용 전자 드라이버 회로 및메모리 장치 Download PDF

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Abstract

메모리 매트릭스(3)의 워드라인(WL)용 전자 드라이버 회로가 제공되고, 드라이버 소오스(2), 특히 전류-/전압원의 코딩된 출력부(IV0-IV3)가 선택된 워드 라인(WLi-2-WLi+1)에 접속된다. 이 경우 워드라인(WL)은 블록마다 제어 신호(SLNP; SLN1; SLN2)에 의해 선택되고, 여기에 드라이버 소오스(2)의 출력부가 제공된다. 드라이버 소오스(2)의 코딩에 의해 활성화된 워드라인(WLi)이 선택된다.

Description

메모리 매트릭스의 워드라인용 전자 드라이버 회로 및 메모리 장치 {ELECTRONIC DRIVER CIRCUIT FOR WORD LINES OF A MEMORY MATRIX AND MEMORY DEVICE}
본 발명은 메모리 매트릭스의 워드라인용 전자 드라이버 회로 및 메모리 장치, 특히 MRAM-메모리 장치에 관한 것이다.
반도체 메모리는 통상적으로 열라인 및 행라인 즉 워드라인 및 비트라인 매트릭스를 포함한 셀 필드로 이루어지고, 상기 라인의 교차점에 각 메모리 셀이 위치한다. 이 경우 메모리 소자의 워드라인은 판독 및 기록 과정시 어드레싱을 위해 사용되고, 비트라인은 메모리 셀의 판독 또는 기록을 위해 사용된다.
MRAM-메모리 셀에서 메모리 소자로서 전형적으로 자기 터널 소자(TMR-소자 ; TMR : tunneling magneto resistance)는 원칙적으로 2 개의 자기 층, 즉 강자성 층과 연자성 층으로 이루어진다. 상기 자기 층은 소수 개의 원자층의 두께를 가진 절연 중간층에 의해 서로 분리된다. 상기 양 층으로의 자화는 동일한 방향일 수도 있고, 서로 반대 방향일 수도 있다. 상기 자기 층 사이의 절연 배리어는 전압이 인가된 이후에 몇 개의 전자가 이를 관통하여 도달할 수 있도록 얇게 형성된다 ; 소위 터널 전류가 흐른다. 이 경우 상기 터널 전류의 강도는 서로간의 자화 방향 설정에 따라 좌우된다.
워드라인 및 비트라인에 전류가 인가되어 소위 "연자성" 층의 자화 방향이 결정됨으로써, 상기 메모리가 기록된다. 전류의 방향에 의해 메모리 소자의 내용이 결정된다. 자화는 워드라인 및 비트라인의 전류의 자계가 중첩됨으로써 야기되기 때문에, 필요한 전류, 특히 기록시 필요한 전류는 상대적으로 높다(대략 2.5mA).
판독 과정시 선택된 비트라인의 전압과는 다른, 규정된 전압이 선택된 메모리 셀의 워드라인에 인가된다. 워드라인에 대해 수직으로 진행하는 비트라인에서 -비트라인에 평가 회로가 제공됨에 따라- 어드레싱된 메모리 셀의 내용에 따라 달라지는 판독 전류 또는 판독 전압이 평가될 수 있다.
이러한 제어 조건은 MRAM-소자에서 메모리 매트릭스의 각 워드라인이 집적 회로에서 큰 면적을 차지하는, 소정의 경우에 매우 높은 전력의 트랜지스터에 의해 작동되어야 한다는 것을 요구한다. 상기 트랜지스터는 높은 기록 전류를 스위칭시키고, 비활성화된 워드라인 및 활성화된 워드라인에 대해 상이한 전압 전위를 제공하는 상태가 되어야 한다. 따라서 워드라인 드라이버 회로의 면적 및 와이어링의 복잡도를 최소화하기 위해, 매우 밀접하게 놓인 MRAM-셀 필드의 워드 라인에 있어서 특별한 컨셉이 필요하다.
본 발명의 목적은 드라이버 회로의 와이어링 복잡도 및 면적이 감소될 수 있는, 메모리 매트릭스의 워드라인용 드라이버 회로를 제공하는 데 있다.
상기 목적은 청구항 제 1항에 따른 전자 회로 및 청구항 제 85항에 따른 메모리 장치에 의해 달성된다.
본 발명에 따라, 메모리 매트릭스의 워드라인용 드라이버 회로가 다수의 출력부 및 다수의 워드라인 스위치를 구비한 드라이버 소오스, 바람직하게 전류-/전압원을 포함한다. 상기 워드라인 스위치는 드라이버 소오스의 출력부를 워드라인에 스위칭 가능하도록 접속시킨다. 상기 드라이버 소오스의 출력부는 다수의 코딩된 출력부를 포함하고, 상기 출력부는 워드라인 스위치를 통해 워드라인과 접속되고, 상기 워드라인 스위치는 하나 또는 다수의 제어 신호를 통해 선택된다. 상기 코딩된 출력부는 메모리 셀을 판독하고 기록하기 위해 필요한 신호를 워드라인에 공급한다.
본 발명에 따른 컨셉은 우선 다수의 워드라인이 선택되어 여기에 드라이버 소오스의 코딩된 출력부가 제공된다는 것이다. 이 경우 상기 드라이버 소오스의 코딩된 출력부는 상응하는 워드라인 스위치에 의해 선택되지 않은 워드라인으로부터 분리된다. 이러한 드라이버 회로에 의해, 각 워드라인에 대한 전용 라인 드라이버 또는 멀티플렉서 방식에 따라 사용된 신호를 워드라인에 접속시키는 고가의 워드라인 스위치가 제공되지 않을 수 있다. 이러한 방식으로 회로 복잡도 및 와이어링 복잡도가 감소된 워드라인 스위치가 형성될 수 있다.
바람직한 실시예에서, 드라이버 소오스의 코딩된 출력부는 각각 워드라인의 특정 동작 모드에 상응하는 상이한 출력 값을 취할 수 있다. 상기 출력부는 상이한 출력 값을 각 워드라인의 소정의 동작 모드에 따라 제공하도록 코딩된다. 각각의 경우에 단지 워드라인 중 하나를 통해 스위칭되는 각각의 출력부는 각 워드라인에 대하여 그리고 그 지점에 제공된 동작 모드에 대하여 제공되는 어드레싱에 기초하여 코딩된다. 워드라인 신호가 실제로 드라이버 소오스에서 코딩됨으로써, 워드라인 스위치에 대한 회로 복잡도가 현저히 감소될 수 있다.
또한 상기 드라이버 소오스의 출력부는 제어 신호에 의해 선택되지 않은 모든 워드라인에 접속된 적어도 하나의 추가 출력부를 포함하는 것이 바람직하다. 이로 인해 활성화되지 않은 워드라인이 고정 전위에 놓이고, 플로우팅에 의해 원하지 않은 전압을 갖지 않는다.
또한 바람직한 실시예에 따라, 상기 회로는 다수의 제어 신호를 수신하고, 각각의 제어 신호는 다수의 워드라인 스위치 중 소수를 제어하며 상기 제어 신호 중 최대 하나는 드라이버 소오스의 코딩된 출력부를 워드라인 스위치를 통해 각 워드라인에 접속시킨다. 이러한 방식으로 단 하나의 코딩된 출력부가 각 하나의 워드라인에 제공된다. 이로 인해 바람직하게 사용된 드라이버 소오스의 출력부의 수가 줄어들 수 있다. 따라서 워드라인이 다수의 블록으로 분할되고, 각 블록은 드라이버 소오스의 코딩된 출력부의 수에 상응하는 다수의 워드라인을 포함한다. 이 경우 다수의 출력부를 가진 드라이버 소오스의 구현에 의해 발생하는 회로 복잡도 및 와이어링 복잡도, 및 워드라인 스위치에서의 회로 복잡도 및 와이어링 복잡도의 절감을 서로 고려하는 것이 바람직하다.
워드라인 스위치가 트랜지스터로서 형성되는 것이 바람직하다. 이것은 상기 워드라인 스위치가 집적 회로에서 간단하게 구현될 수 있는 장점을 가진다. 또한 집적 회로에서 기술적인 이유로 인해, MOS--트랜지스터가 스위칭 소자로서 제공되는 것이 바람직하다. 이것은 또한 손실이 적다. 즉 제어 입력부에 전류가 거의 흐르지 않음으로써, 예컨대 제어 신호에 의해 다수의 상기 제어 입력부를 제어할 경우 드라이버 전력이 적게 요구된다.
드라이버 소오스의 코딩된 출력부가 제 1 트랜지스터 및/또는 드라이버 소오스의 적어도 하나의 추가 출력부에 의해 제 2 트랜지스터를 통해 워드라인과 스위칭 가능하도록 접속되는 것이 바람직하다. 이 경우 바람직하게는 상기 제 1 트랜지스터는 제어 신호에 의해 선택될 경우 턴온되도록 선택되고, 제 2 트랜지스터는 동일한 제어 신호의 경우 차단되도록 선택된다. 이제 코딩된 출력부는 제어 신호에 의한 선택에 의해 워드라인에 접속된다. 따라서 추가 출력부는 제어 신호에 의해 선택되지 않은 워드라인에서 제 2 트랜지스터를 통해 워드라인에 접속된다. 이로 인해 선택에 따라 코딩된 출력부 또는 추가 출력부가 바람직하게 워드라인에 접속되고, 이로 인해 워드라인의 각 동작 모드가 규정된다.
바람직하게 제 1 트랜지스터는 N-MOS-트랜지스터이고, 제 2 트랜지스터는 P-MOS-트랜지스터이고, 각각 하나의 워드라인에 접속될 수 있고, 상기 제 1 및 제 2 트랜지스터는 제어 신호에 의해 제어된다. 이것은 바람직한데, 그 이유는 상기 N-MOS- 및 P-MOS-트랜지스터가 상보적으로 작동됨으로써, 상기 트랜지스터들이 단 하나의 제어 신호에 의해 반응될 수 있기 때문이다.
또한 바람직한 실시예에 따라, 제 1 및 제 2 트랜지스터는 N-MOS-트랜지스터이고, 상기 N-MOS-트랜지스터는 제 1 트랜지스터만 또는 제 2 트랜지스터만이 각 워드라인에 접속되고, 다른 트랜지스터는 차단되도록 2 개의 제어 신호에 의해 제어된다. 이것은 바람직한데, 그 이유는 전력이 동일할 경우 N-MOS-트랜지스터는 P-MOS-트랜지스터보다 작은 면적을 가지고, 다른 범위의 전압 레벨을 스위칭할 수 있기 때문이다.
바람직하게 적어도 하나의 코딩된 출력부에 제 1 전압 전위가 존재하고, 드라이버 소오스의 추가 출력부에 제 2 전압 전위가 존재하고, 상기 제 1 및 제 2 전압 전위는 대략 동일하다. 기록 및 판독 과정 사이에서 교환이 이루어질 경우, 선택되지 않은 모든 워드라인 및 활성화되지 않은 모든 워드라인, 즉 바람직하게 판독 또는 기록 모드에 위치하지 않은 워드라인의 전압 전위가 변경되지 않은 채로 유지되어야 하는데, 그 이유는 여기서도 어드레싱되지 않은 메모리 소자를 통해 흐르는 전류 흐름이 가급적 방지되어야 하기 때문이다.
바람직한 실시예에서 제어 신호에 의해 활성화되는 4 개의 워드라인이 제공되는데, 그 이유는 이로 인해 워드라인에 대한 회로 면적이 최소화될 수 있기 때문이다. 일반적으로 제어 신호에 의해 선택되는 워드라인의 수는 임의로 취해질 수 있다.
바람직하게 상응하는 워드라인 스위치를 통해, 활성화된 워드라인과 접속된 드라이버 소오스의 출력부가 메모리 매트릭스에 대해 기록하기 위해 전류를 출력한다. 워드라인상의 이러한 기록 전류에 의해 예컨대 TMR-메모리 소자가 MRAM에 기록될 수 있다.
바람직한 실시예에서 상응하는 워드라인 스위치를 통해, 활성화된 워드라인과 접속된 드라이버 소오스의 출력부가 메모리 매트릭스로부터 판독하기 위해 판독 전압을 출력한다. 상기 판독 전압은 선택되지 않은 워드라인의 전압과는 구분되어야 한다. 이러한 사실은 TMR-메모리 셀을 통해 흐르는 전류가 활성화된 워드라인만을 통해 흐른다는 것을 보장하기 위해 필요하다. 전압이 동일한 경우, 경우에 따라 다수의 TMR-소자를 통해 흐르는 전류 흐름에 상기 전압이 공급되고, 이로 인해 전류가 상기 메모리 셀을 통해 흐른다는 것이 더 이상 검출될 수 없으며, 따라서 개별 메모리 셀의 내용이 더 이상 판독될 수 없다.
또한 바람직하게 메모리 장치는 본 발명에 따른 드라이버 회로를 가진다. 여기서 워드라인 드라이버에 대한 회로의 복잡도가 현저하게 감소될 수 있고, 이로 인해 워드라인 간격이 줄어들 수 있다.
이와 관련하여 메모리 장치에서, 워드라인의 양 단부에 각각 본 발명에 따른 드라이버 회로가 제공될 수 있다. 이로 인해 기생 전류 흐름이 감소될 수 있다. 그러나 이 경우 전류가 각 활성화된 워드라인에 인가될 경우, 상기 양 단부에서 코딩된 드라이버 소오스의 출력 전류가 값은 동일하지만 상이한 부호를 가져야 한다는 것이 보장되어야 한다.
본 발명은 하기에서 도면 및 이어지는 설명을 참조로 하여 더 자세히 설명된다.
도 1에서는 각각 4 개의 워드라인(WLi -2-WLi +1;WLi +2-WLi +5)으로 이루어진 블록이 행 디코더(1)의 각각 하나의 제어 신호(SLNP)에 의해 제어되는 회로 컨셉이 도시된다. 이러한 회로 컨셉은 NMOS- 및 PMOS-트랜지스터(N1-N8 ; P1-P8)의 사용을 기본으로 한다. NMOS-트랜지스터(N1 내지 N4 또는 N5 내지 N8)는 행 디코더(1)로부터 나온 제어 신호(SLNPk 또는 SLNPk+1)가 제어 입력부(게이트)에 인가되도록 스위칭되고, 이로 인해 전류-/전압원(2)의 4 개의 출력부(IV0-IV3)가 각각 4 개의 선택된 워드라인(WL)에 접속된다. 출력부(IV0-IV3)의 코딩에 따라, 즉 전류- 또는 전압 값이 IV0 내지 IV3 에 존재하는지의 여부에 따라, 전류가 워드라인(WL)을 통해 흐르거나 또는 전압이 인가된다. PMOS-트랜지스터(P1 내지 P8)는 행 디코더(1)로부터 나온, 비선택 제어 신호가 인가될 때 전류-/전압원(2)의 추가 출력부(V0)로부터 나온 전압(V0)을 워드라인(WL)에 접속시키도록 스위칭된다. 출력부(IV0-IV3)의 수는 4 개로 제한되지 않고, 당업자에 의해 용도에 따라 선택된다.
상기 회로 컨셉을 설명하기 위해, 우선 MRAM-메모리-매트릭스(3)의 워드라인(WLi)에 대한 기록 과정이 관찰된다. 이를 위해 출력부(IV2) 및 접속된 트랜지스터(N3)를 통해 워드라인(WLi)에 기록 전류가 인가되는 반면, 그 외 나머지 모든 워드라인(WLi-2, WLi -1 및 WLi +1)에는 실제로 상기 전류-/전압원의 출력부(IV0,IV1,IV3)로부터 나온 상응하는 전압이 인가되고, WLi +2 내지 WLi +5에는 실제로 전압(V0)이 인가된다. 상기 전압은 접속된 메모리 셀을 통해 흐르는 전류 흐름이 방지되도록 선택된 동일한 전위를 가지는 것이 바람직하다. 행 디코더(1)는 제어 신호(SLNPk), 제어 신호(SLNPk +1) 및 경우에 따라 추가의 제어 신호(SLNPk +n)를 출력한다. 선택하는 제어 신호(SLNPk)에 의해 4 개의 NMOS-트랜지스터(N1 내지 N4)가 접속되고, 제어 신호 라인(SLNPk +1)(및 모든 추가 SLNPk +n)에 있는 4 개의 NMOS-트랜지스터(N5 내지 N8)가 차단된다. 양 제어 신호 라인에 접속된 4 개의 PMOS-트랜지스터(P1 내지 P4 및 P5 내지 P8)에 의해서는 정반대의 상태가 취해진다. 제어 라인(SLNPk)에서 PMOS-트랜지스터(P1 내지 P4)가 차단되고, 신호(SLNPk +1)에 의해 트랜지스터(P5 내지 P8)가 접속된다. 제어 신호(SLNPk)에 의해 접속된 NMOS-트랜지스터(N1 내지 N4)는 실제로 전류 전압원(IV0 내지 IV3)의 전류 및 전압을 전달한다.
도시된 실시예에서 전류-/전압원(2)의 출력부(IV2)로부터 전도성 NMOS-트랜지스터(N3)를 통해 기록 전류가 워드라인(WLi)에 인가된다. 전류-/전압원(2)의 출력부(IV0,IV1 및 IV3)를 통해, 바람직하게 직류 전압이 각각 NMOS-트랜지스터(N1,N2 및 N4)를 통해 선택되지 않은 워드라인(WLi-2, WLi-1 및 WLi+1)에 인가된다. 행 디코더(1)의 제어 신호(SLNPk +1)에 의해 선택되지 않은 워드라인 블록(WLi +2 - WLi +5)에서 PMOS-트랜지스터(P5 내지 P8)가 접속된다. 대략 전압(V0)이 워드라인(WLi +2 내지 WLi+5)에 인가된다. 상기 전압은 바람직하게 전압(IV0,IV1 및 IV3)과 동일하도록 설계된다.
메모리로부터의 판독이 유사하게 일어난다. 워드라인(WLi)의 어드레스에 저장된 데이터 워드가 판독되어야 한다면, 코딩된 출력 IV2가 전류가 아닌 전압을 인가하기 위해 사용되며, 그 결과 워드라인(WLi)이 선택된다. 마찬가지로 IV0,IV1,IV3 및 V0를 통해 메모리 매트릭스(3)의 어드레싱되지 않은 모든 워드라인(WLi-2, WLi -1 및 WLi +1-WLi +5)에 고정 전압이 인가된다. 이것은 바람직하게 기록을 위해 어드레싱되지 않은 워드라인(WL)에 또한 인가되었던 동일 전압이다.
코딩된 출력부(IV0 내지 IV3)를 가진 전류-/전압원은 드라이버 성능을 제공하는 동시에 어드레싱의 일부를 수행하기 때문에 행 디코더(1)에서부터 스위칭 트랜지스터(N1-N8 ; P1-P8)까지의 제어 라인(SLNP)의 요구조건은 메모리 매트릭스(3)의 워드라인(WL)의 1/4 밖에 되지 않게 된다.
전류-/전압원(2)은 판독과정과 기록 과정에서 블록의 4개 워드라인(WL)이 출력 신호(IV0 내지 IV3)에 의해 제어되도록 형성된다. 어드레싱되지 않은 워드라인(WLi-2, WLi -1, WLi +1)의 상응하는 각 출력부에 실제로(각 스위칭 트랜지스터를 통한 전압 강하는 제외하고) 전압(IV0-IV3)이 인가된다. 전압(V0)은 제어 신호(SLNPk)에 의해 선택되지 않은 블록의 모든 4개의 워드라인(WLi +2-WLi +5)에 인가된다.
MRAM-메모리 셀에 대한 기록 과정에서, 특정 워드라인(WL)이 전류-/전압원(2)의 특정 출력부(IV0-IV3)의 상응하는 전류에 의해 어드레싱된다. 이러한 전류는 기록될 메모리 내용에 따라 양 또는 음 흐름 방향을 가질 수 있다. MRAM-메모리 셀에서의 판독시 어드레싱하는 출력 신호는 선택되지 않은 워드라인(WL)의 전압과는 다른 전압이다. 이것은 비트라인이 접속된 메모리 셀을 통해 흐르는 전류 흐름을 야기하고, 전류의 세기는 메모리 셀의 내용을 나타낸다.
가능한 전압의 선택은 도 1에 따른 실시예에 따른 PMOS-트랜지스터의 사용시 제한된다. 특히 0V의 전압 전위는 집적 회로의 표준 동작 조건에서(예컨대 VDD = 5V, 3.3V 또는 1.8V 또는 VGND=0V) P-MOS-트랜지스터에 의해 워드라인(WL)으로 스위칭될 수 없다. 그 때문에 도 2에 따른 추가 실시예에서 NMOS-트랜지스터는 PMOS-트랜지스터 대신에 사용되는데, 그 이유는 상기 NMOS-트랜지스터가 거의 0V 전위에 가까운 전압을 스위칭하는 데 훨씬 더 적합하기 때문이다. 이러한 기능은 도 1의 회로와 유사하다. 그러나 출력부(V0)를 스위칭시키기 위한 PMOS-스위칭 트랜지스터는 이제 NMOS-트랜지스터(N9 내지 N12 및 N13 내지 N16)로 대체된다. 그러나 상기 NMOS-트랜지스터(N9 내지 N12 및 N13 내지 N16)는 요구되는 게이트-전압에 의해 더 이상 공동으로 하나의 라인을 통해 관련 NMOS-트랜지스터(N1 내지 N4 및 N5 및 N8)에 의해 스위칭될 수 없다. 이 때문에 블록에서 분리된 각 4 개의 제어 라인(SLN1k 및 SLN2k)이 필요하게 되고, 이로 인해 제어 라인(SLNP)에서의 와이어링의 복잡도가 메모리 매트릭스(3)의 워드라인(WL) 수의 1/2 로 감소될 수 있다. 그러나 집적 NMOS-트랜지스터는 드라이버 성능이 동일할 경우 PMOS-트랜지스터보다 작은 면적을 필요로 하기 때문에 상기 단점은 보상된다.
로직 레벨(SLN1k 및 SLN2k)이 실제로는 반전되어 형성된다. 도 1의 실시예에 비해, SLN2k의 전압 레벨만이 NMOS-트랜지스터(N9 내지 N12 또는 N13 내지 N16)에 의해 전압(V0)이 워드라인(WL)으로 스위칭될 수 있도록 설계된다.
전류를 선택된 워드라인(WL)에 인가시킬 수 있기 위해, 워드라인(WL)의 양 단부에 본 발명에 따른 와이어링이 사용되는 것이 바람직할 수 있지만, 전류-/전압원(2)은 값은 동일하지만 상이한 부호를 가진 전류를 공급해야만 한다. 이렇게 반대 극으로 향한 전류원은 기생 전류 흐름의 양을 현저하게 감소시킨다. 유사한 방식으로, 전압이 하나의 워드라인(WL)의 양측에 인가됨으로써 기생 전류를 통한 전압 강하의 효과가 감소될 수 있다.
상기 명세서, 청구항 및 도면에서 공지된 본 발명의 특징은 개별적으로 또한 임의로 조합되어 본 발명을 구현하기 위해 상이한 실시예로서 나타난다.
본 발명의 목적에 따라 드라이버 회로의 와이어링 복잡도 및 면적이 감소될 수 있는, 메모리 매트릭스의 워드라인용 드라이버 회로가 제공된다.
도 1 NMOS- 및 PMOS-트랜지스터를 포함한 프리 디코딩된 워드라인 스 위치; 및
도 2 NMOS-트랜지스터를 포함한 프리 디코딩된 워드라인 스위치.
*도면의 주요 부호 설명*
1 : 행 디코더
2 : 전류-/전압원
3 : 메모리 매트릭스
N1-N16 : 워드라인 스위치 ; N-M0S-트랜지스터
P1-P8 : 워드라인 스위치 ; P-MOS-트랜지스터
SLNPk, SLN1k, SLN2k : 제어 신호 라인
WLi : 워드라인
IV0-IV3 : 전류-/전압원의 출력부
V0 : 전류-/전압원의 추가 출력부

Claims (88)

  1. 메모리 매트릭스의 워드라인용 전자 드라이버 회로로서,
    상기 드라이버 회로가 다수의 출력부(IV0-IV3, V0)를 가진 드라이버 소오스(2)를 포함하고,
    다수의 워드라인 스위치(N1-N16, P1-P8)가 제공되고, 상기 워드라인 스위치는 하나의 제어 신호(SLNP; SLN1; SLN2)를 통해 제어될 수 있고, 상기 워드라인 스위치를 통해 상기 드라이버 소오스(2)의 출력부(IV0-IV3, V0)가 워드라인(WL)과 스위칭 가능하도록 접속되는 전자 드라이버 회로에 있어서,
    상기 드라이버 소오스의 다수의 출력부(IV0-IV3, V0)가 코딩된 출력부(IV0-IV3)를 포함하는 것을 특징으로 하는 드라이버 회로.
  2. 제 1항에 있어서,
    상기 드라이버 소오스(2)의 코딩된 각 출력부(IV0-IV3)는 각각 상기 워드라인(WL)의 특정 동작 모드에 상응하는 상이한 출력 값을 취할 수 있고,
    상기 출력부는 상이한 출력 값을 상기 각 워드라인(WL)의 소정의 동작 모드에 따라 제공할 수 있도록 코딩되는 것을 특징으로 하는 드라이버 회로.
  3. 제 1항 또는 제 2항에 있어서,
    상기 드라이버 소오스(2)의 출력부(IV0-IV3;V0)가 적어도 하나의 추가 출력부(V0)를 포함하고, 상기 추가 출력부는 다수의 워드라인 스위치(WL)를 통해 상기 제어 신호(SLNP; SLN1; SLN2)에 의해 선택되지 않은 모든 워드라인(WL)에 접속되는 것을 특징으로 하는 드라이버 회로.
  4. 제 1항 또는 제 2항에 있어서,
    상기 출력 값이 전류- 및/또는 전압 값인 것을 특징으로 하는 드라이버 회로.
  5. 제 3항에 있어서,
    상기 출력 값이 전류- 및/또는 전압 값인 것을 특징으로 하는 드라이버 회로.
  6. 제 1항 또는 제 2항에 있어서,
    상기 드라이버 회로가 다수의 상기 제어 신호(SLNP; SLN1, SLN2)를 수신하고, 각 제어 신호는 다수의 워드라인 스위치(WL) 중 소수를 제어하고, 및
    상기 제어 신호(SLNP; SLN1; SLN2) 중 최대 하나는 상기 드라이버 소오스(2)의 코딩된 출력부(IV0-IV3)를 상기 워드라인 스위치(N1-N16; P1-P8 )를 통해 각 워드라인(WL)에 접속시킴으로써, 단 하나의 코딩된 출력부(IV0-IV3)만이 각 하나의 워드라인(WL)에 인가되는 것을 특징으로 하는 드라이버 회로.
  7. 제 3항에 있어서,
    상기 드라이버 회로가 다수의 상기 제어 신호(SLNP; SLN1, SLN2)를 수신하고, 각 제어 신호는 다수의 워드라인 스위치(WL) 중 소수를 제어하고, 및
    상기 제어 신호(SLNP; SLN1; SLN2) 중 최대 하나는 상기 드라이버 소오스(2)의 코딩된 출력부(IV0-IV3)를 상기 워드라인 스위치(N1-N16; P1-P8 )를 통해 각 워드라인(WL)에 접속시킴으로써, 단 하나의 코딩된 출력부(IV0-IV3)만이 각 하나의 워드라인(WL)에 인가되는 것을 특징으로 하는 드라이버 회로.
  8. 제 4항에 있어서,
    상기 드라이버 회로가 다수의 상기 제어 신호(SLNP; SLN1, SLN2)를 수신하고, 각 제어 신호는 다수의 워드라인 스위치(WL) 중 소수를 제어하고, 및
    상기 제어 신호(SLNP; SLN1; SLN2) 중 최대 하나는 상기 드라이버 소오스(2)의 코딩된 출력부(IV0-IV3)를 상기 워드라인 스위치(N1-N16; P1-P8 )를 통해 각 워드라인(WL)에 접속시킴으로써, 단 하나의 코딩된 출력부(IV0-IV3)만이 각 하나의 워드라인(WL)에 인가되는 것을 특징으로 하는 드라이버 회로.
  9. 제 1항 또는 제 2항에 있어서,
    상기 워드라인 스위치(WL)가 제 1 트랜지스터(N1-N8) 및 제 2 트랜지스터(N9-N16; P1-P8)를 포함하고,
    상기 드라이버 소오스의 상기 코딩된 출력부(IV0-IV3)는 상기 제 1 트랜지스터(N1-N8)에 의해 상기 워드라인에 연결되며,
    상기 드라이브 소오스의 상기 추가 출력부(V0)는 상기 제 2 트랜지스터(N9-N16; P1-P8)에 의해 상기 워드라인에 연결되는 것을 특징으로 하는 드라이버 회로.
  10. 제 3항에 있어서,
    상기 워드라인 스위치(WL)가 제 1 트랜지스터(N1-N8) 및 제 2 트랜지스터(N9-N16; P1-P8)를 포함하고,
    상기 드라이버 소오스의 상기 코딩된 출력부(IV0-IV3)는 상기 제 1 트랜지스터(N1-N8)에 의해 상기 워드라인에 연결되며,
    상기 드라이브 소오스의 상기 추가 출력부(V0)는 상기 제 2 트랜지스터(N9-N16; P1-P8)에 의해 상기 워드라인에 연결되는 것을 특징으로 하는 드라이버 회로.
  11. 제 4항에 있어서,
    상기 워드라인 스위치(WL)가 제 1 트랜지스터(N1-N8) 및 제 2 트랜지스터(N9-N16; P1-P8)를 포함하고,
    상기 드라이버 소오스의 상기 코딩된 출력부(IV0-IV3)는 상기 제 1 트랜지스터(N1-N8)에 의해 상기 워드라인에 연결되며,
    상기 드라이브 소오스의 상기 추가 출력부(V0)는 상기 제 2 트랜지스터(N9-N16; P1-P8)에 의해 상기 워드라인에 연결되는 것을 특징으로 하는 드라이버 회로.
  12. 제 6항에 있어서,
    상기 워드라인 스위치(WL)가 제 1 트랜지스터(N1-N8) 및 제 2 트랜지스터(N9-N16; P1-P8)를 포함하고,
    상기 드라이버 소오스의 상기 코딩된 출력부(IV0-IV3)는 상기 제 1 트랜지스터(N1-N8)에 의해 상기 워드라인에 연결되며,
    상기 드라이브 소오스의 상기 추가 출력부(V0)는 상기 제 2 트랜지스터(N9-N16; P1-P8)에 의해 상기 워드라인에 연결되는 것을 특징으로 하는 드라이버 회로.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제 1항 또는 제 2항에 있어서,
    상기 워드라인 스위치(WL)는 제 1 트랜지스터(N1-N8) 및 제 2 트랜지스터(P1-P8)를 포함하고,
    상기 제 1 트랜지스터(N1-N8)는 N-MOS-트랜지스터이고, 상기 제 2 트랜지스터(P1-P8)는 P-M0S-트랜지스터이며, 상기 제 1 트랜지스터(N1-N8) 및 상기 제 2 트랜지스터(P1-P8)는 각각 하나의 워드라인(WL)과 접속되고 상기 제어 신호(SLNP)에 의해 제어되는 것을 특징으로 하는 드라이버 회로.
  17. 제 3항에 있어서,
    상기 워드라인 스위치(WL)는 제 1 트랜지스터(N1-N8) 및 제 2 트랜지스터(P1-P8)를 포함하고,
    상기 제 1 트랜지스터(N1-N8)는 N-MOS-트랜지스터이고, 상기 제 2 트랜지스터(P1-P8)는 P-M0S-트랜지스터이며, 상기 제 1 트랜지스터(N1-N8) 및 상기 제 2 트랜지스터(P1-P8)는 각각 하나의 워드라인(WL)과 접속되고 상기 제어 신호(SLNP)에 의해 제어되는 것을 특징으로 하는 드라이버 회로.
  18. 제 4항에 있어서,
    상기 워드라인 스위치(WL)는 제 1 트랜지스터(N1-N8) 및 제 2 트랜지스터(P1-P8)를 포함하고,
    상기 제 1 트랜지스터(N1-N8)는 N-MOS-트랜지스터이고, 상기 제 2 트랜지스터(P1-P8)는 P-M0S-트랜지스터이며, 상기 제 1 트랜지스터(N1-N8) 및 상기 제 2 트랜지스터(P1-P8)는 각각 하나의 워드라인(WL)과 접속되고 상기 제어 신호(SLNP)에 의해 제어되는 것을 특징으로 하는 드라이버 회로.
  19. 제 6항에 있어서,
    상기 워드라인 스위치(WL)는 제 1 트랜지스터(N1-N8) 및 제 2 트랜지스터(P1-P8)를 포함하고,
    상기 제 1 트랜지스터(N1-N8)는 N-MOS-트랜지스터이고, 상기 제 2 트랜지스터(P1-P8)는 P-M0S-트랜지스터이며, 상기 제 1 트랜지스터(N1-N8) 및 상기 제 2 트랜지스터(P1-P8)는 각각 하나의 워드라인(WL)과 접속되고 상기 제어 신호(SLNP)에 의해 제어되는 것을 특징으로 하는 드라이버 회로.
  20. 제 9항에 있어서,
    상기 제 1 트랜지스터(N1-N8)는 N-MOS-트랜지스터이고, 상기 제 2 트랜지스터(P1-P8)는 P-M0S-트랜지스터이며, 상기 제 1 트랜지스터(N1-N8) 및 상기 제 2 트랜지스터(P1-P8)는 각각 하나의 워드라인(WL)과 접속되고 상기 제어 신호(SLNP)에 의해 제어되는 것을 특징으로 하는 드라이버 회로.
  21. 삭제
  22. 삭제
  23. 제 1항 또는 제 2항에 있어서,
    상기 워드라인 스위치(WL)가 제 1 트랜지스터(N1-N8) 및 제 2 트랜지스터(N9-N16)를 포함하고,
    상기 제 1 트랜지스터(N1-N8) 및 상기 제 2 트랜지스터(N9-N16)는 N-MOS-트랜지스터이고, 상기 N-MOS-트랜지스터에서 각 워드라인(WL)에 접속된 상기 제 1 트랜지스터(N1-N8)와 상기 제 2 트랜지스터(N9-N16)는 그 중 하나만이 온(on)되고, 다른 트랜지스터는 차단되도록 2 개의 제어 신호(SLN2k; SLN2k+1)에 의해 제어되는 것을 특징으로 하는 드라이버 회로.
  24. 제 3항에 있어서,
    상기 워드라인 스위치(WL)가 제 1 트랜지스터(N1-N8) 및 제 2 트랜지스터(N9-N16)를 포함하고,
    상기 제 1 트랜지스터(N1-N8) 및 상기 제 2 트랜지스터(N9-N16)는 N-MOS-트랜지스터이고, 상기 N-MOS-트랜지스터에서 각 워드라인(WL)에 접속된 상기 제 1 트랜지스터(N1-N8)와 상기 제 2 트랜지스터(N9-N16)는 그 중 하나만이 온(on)되고, 다른 트랜지스터는 차단되도록 2 개의 제어 신호(SLN2k; SLN2k+1)에 의해 제어되는 것을 특징으로 하는 드라이버 회로.
  25. 제 4항에 있어서,
    상기 워드라인 스위치(WL)가 제 1 트랜지스터(N1-N8) 및 제 2 트랜지스터(N9-N16)를 포함하고,
    상기 제 1 트랜지스터(N1-N8) 및 상기 제 2 트랜지스터(N9-N16)는 N-MOS-트랜지스터이고, 상기 N-MOS-트랜지스터에서 각 워드라인(WL)에 접속된 상기 제 1 트랜지스터(N1-N8)와 상기 제 2 트랜지스터(N9-N16)는 그 중 하나만이 온(on)되고, 다른 트랜지스터는 차단되도록 2 개의 제어 신호(SLN2k; SLN2k+1)에 의해 제어되는 것을 특징으로 하는 드라이버 회로.
  26. 제 6항에 있어서,
    상기 워드라인 스위치(WL)가 제 1 트랜지스터(N1-N8) 및 제 2 트랜지스터(N9-N16)를 포함하고,
    상기 제 1 트랜지스터(N1-N8) 및 상기 제 2 트랜지스터(N9-N16)는 N-MOS-트랜지스터이고, 상기 N-MOS-트랜지스터에서 각 워드라인(WL)에 접속된 상기 제 1 트랜지스터(N1-N8)와 상기 제 2 트랜지스터(N9-N16)는 그 중 하나만이 온(on)되고, 다른 트랜지스터는 차단되도록 2 개의 제어 신호(SLN2k; SLN2k+1)에 의해 제어되는 것을 특징으로 하는 드라이버 회로.
  27. 제 9항에 있어서,
    상기 제 1 트랜지스터(N1-N8) 및 상기 제 2 트랜지스터(N9-N16)는 N-MOS-트랜지스터이고, 상기 N-MOS-트랜지스터에서 각 워드라인(WL)에 접속된 상기 제 1 트랜지스터(N1-N8)와 상기 제 2 트랜지스터(N9-N16)는 그 중 하나만이 온(on)되고, 다른 트랜지스터는 차단되도록 2 개의 제어 신호(SLN2k; SLN2k+1)에 의해 제어되는 것을 특징으로 하는 드라이버 회로.
  28. 삭제
  29. 삭제
  30. 제 1항 또는 제 2항에 있어서,
    상기 드라이버 소오스(2)가 전류-/전압원인 것을 특징으로 하는 드라이버 회로.
  31. 제 3항에 있어서,
    상기 드라이버 소오스(2)가 전류-/전압원인 것을 특징으로 하는 드라이버 회로.
  32. 제 4항에 있어서,
    상기 드라이버 소오스(2)가 전류-/전압원인 것을 특징으로 하는 드라이버 회로.
  33. 제 6항에 있어서,
    상기 드라이버 소오스(2)가 전류-/전압원인 것을 특징으로 하는 드라이버 회로.
  34. 제 9항에 있어서,
    상기 드라이버 소오스(2)가 전류-/전압원인 것을 특징으로 하는 드라이버 회로.
  35. 삭제
  36. 삭제
  37. 제 16항에 있어서,
    상기 드라이버 소오스(2)가 전류-/전압원인 것을 특징으로 하는 드라이버 회로.
  38. 제 23항에 있어서,
    상기 드라이버 소오스(2)가 전류-/전압원인 것을 특징으로 하는 드라이버 회로.
  39. 제 1항 또는 제 2항에 있어서,
    적어도 하나의 코딩된 출력부(IV0-IV3)에 제 1 전압 전위가 인가되고, 상기 드라이버 소오스의 추가 출력부에 제 2 전압 전위가 인가되고, 상기 제 1 및 제 2 전압 전위는 대략 동일한 것을 특징으로 하는 드라이버 회로.
  40. 제 3항에 있어서,
    적어도 하나의 코딩된 출력부(IV0-IV3)에 제 1 전압 전위가 인가되고, 상기 드라이버 소오스의 추가 출력부에 제 2 전압 전위가 인가되고, 상기 제 1 및 제 2 전압 전위는 대략 동일한 것을 특징으로 하는 드라이버 회로.
  41. 제 4항에 있어서,
    적어도 하나의 코딩된 출력부(IV0-IV3)에 제 1 전압 전위가 인가되고, 상기 드라이버 소오스의 추가 출력부에 제 2 전압 전위가 인가되고, 상기 제 1 및 제 2 전압 전위는 대략 동일한 것을 특징으로 하는 드라이버 회로.
  42. 제 6항에 있어서,
    적어도 하나의 코딩된 출력부(IV0-IV3)에 제 1 전압 전위가 인가되고, 상기 드라이버 소오스의 추가 출력부에 제 2 전압 전위가 인가되고, 상기 제 1 및 제 2 전압 전위는 대략 동일한 것을 특징으로 하는 드라이버 회로.
  43. 제 9항에 있어서,
    적어도 하나의 코딩된 출력부(IV0-IV3)에 제 1 전압 전위가 인가되고, 상기 드라이버 소오스의 추가 출력부에 제 2 전압 전위가 인가되고, 상기 제 1 및 제 2 전압 전위는 대략 동일한 것을 특징으로 하는 드라이버 회로.
  44. 삭제
  45. 삭제
  46. 제 16항에 있어서,
    적어도 하나의 코딩된 출력부(IV0-IV3)에 제 1 전압 전위가 인가되고, 상기 드라이버 소오스의 추가 출력부에 제 2 전압 전위가 인가되고, 상기 제 1 및 제 2 전압 전위는 대략 동일한 것을 특징으로 하는 드라이버 회로.
  47. 제 23항에 있어서,
    적어도 하나의 코딩된 출력부(IV0-IV3)에 제 1 전압 전위가 인가되고, 상기 드라이버 소오스의 추가 출력부에 제 2 전압 전위가 인가되고, 상기 제 1 및 제 2 전압 전위는 대략 동일한 것을 특징으로 하는 드라이버 회로.
  48. 제 30항에 있어서,
    적어도 하나의 코딩된 출력부(IV0-IV3)에 제 1 전압 전위가 인가되고, 상기 드라이버 소오스의 추가 출력부에 제 2 전압 전위가 인가되고, 상기 제 1 및 제 2 전압 전위는 대략 동일한 것을 특징으로 하는 드라이버 회로.
  49. 제 1항 또는 제 2항에 있어서,
    각각 하나의 제어 신호(SLNP; SLN1; SLN2)에 의해 활성화되는 워드라인(WL)의 수가 4 개인 것을 특징으로 하는 드라이버 회로.
  50. 제 3항에 있어서,
    각각 하나의 제어 신호(SLNP; SLN1; SLN2)에 의해 활성화되는 워드라인(WL)의 수가 4 개인 것을 특징으로 하는 드라이버 회로.
  51. 제 4항에 있어서,
    각각 하나의 제어 신호(SLNP; SLN1; SLN2)에 의해 활성화되는 워드라인(WL)의 수가 4 개인 것을 특징으로 하는 드라이버 회로.
  52. 제 6항에 있어서,
    각각 하나의 제어 신호(SLNP; SLN1; SLN2)에 의해 활성화되는 워드라인(WL)의 수가 4 개인 것을 특징으로 하는 드라이버 회로.
  53. 제 9항에 있어서,
    각각 하나의 제어 신호(SLNP; SLN1; SLN2)에 의해 활성화되는 워드라인(WL)의 수가 4 개인 것을 특징으로 하는 드라이버 회로.
  54. 삭제
  55. 삭제
  56. 제 16항에 있어서,
    각각 하나의 제어 신호(SLNP; SLN1; SLN2)에 의해 활성화되는 워드라인(WL)의 수가 4 개인 것을 특징으로 하는 드라이버 회로.
  57. 제 23항에 있어서,
    각각 하나의 제어 신호(SLNP; SLN1; SLN2)에 의해 활성화되는 워드라인(WL)의 수가 4 개인 것을 특징으로 하는 드라이버 회로.
  58. 제 30항에 있어서,
    각각 하나의 제어 신호(SLNP; SLN1; SLN2)에 의해 활성화되는 워드라인(WL)의 수가 4 개인 것을 특징으로 하는 드라이버 회로.
  59. 제 39항에 있어서,
    각각 하나의 제어 신호(SLNP; SLN1; SLN2)에 의해 활성화되는 워드라인(WL)의 수가 4 개인 것을 특징으로 하는 드라이버 회로.
  60. 제 1항 또는 제 2항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)에 대한 기록을 위해 전류를 출력하는 것을 특징으로 하는 드라이버 회로.
  61. 제 3항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)에 대한 기록을 위해 전류를 출력하는 것을 특징으로 하는 드라이버 회로.
  62. 제 4항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)에 대한 기록을 위해 전류를 출력하는 것을 특징으로 하는 드라이버 회로.
  63. 제 6항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)에 대한 기록을 위해 전류를 출력하는 것을 특징으로 하는 드라이버 회로.
  64. 제 9항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)에 대한 기록을 위해 전류를 출력하는 것을 특징으로 하는 드라이버 회로.
  65. 삭제
  66. 삭제
  67. 제 16항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)에 대한 기록을 위해 전류를 출력하는 것을 특징으로 하는 드라이버 회로.
  68. 제 23항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)에 대한 기록을 위해 전류를 출력하는 것을 특징으로 하는 드라이버 회로.
  69. 제 30항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)에 대한 기록을 위해 전류를 출력하는 것을 특징으로 하는 드라이버 회로.
  70. 제 39항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)에 대한 기록을 위해 전류를 출력하는 것을 특징으로 하는 드라이버 회로.
  71. 제 49항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)에 대한 기록을 위해 전류를 출력하는 것을 특징으로 하는 드라이버 회로.
  72. 제 1항 또는 제 2항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)로부터의 판독을 위해 판독 전압을 출력하는 것을 특징으로 하는 드라이버 회로.
  73. 제 3항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)로부터의 판독을 위해 판독 전압을 출력하는 것을 특징으로 하는 드라이버 회로.
  74. 제 4항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)로부터의 판독을 위해 판독 전압을 출력하는 것을 특징으로 하는 드라이버 회로.
  75. 제 6항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)로부터의 판독을 위해 판독 전압을 출력하는 것을 특징으로 하는 드라이버 회로.
  76. 제 9항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)로부터의 판독을 위해 판독 전압을 출력하는 것을 특징으로 하는 드라이버 회로.
  77. 삭제
  78. 삭제
  79. 제 16항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)로부터의 판독을 위해 판독 전압을 출력하는 것을 특징으로 하는 드라이버 회로.
  80. 제 23항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)로부터의 판독을 위해 판독 전압을 출력하는 것을 특징으로 하는 드라이버 회로.
  81. 제 30항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)로부터의 판독을 위해 판독 전압을 출력하는 것을 특징으로 하는 드라이버 회로.
  82. 제 39항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)로부터의 판독을 위해 판독 전압을 출력하는 것을 특징으로 하는 드라이버 회로.
  83. 제 49항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)로부터의 판독을 위해 판독 전압을 출력하는 것을 특징으로 하는 드라이버 회로.
  84. 제 60항에 있어서,
    상응하는 워드라인 스위치(N1-N8)를 통해, 활성화된 워드라인(WL)과 접속된 상기 드라이버 소오스(2)의 출력부(IV0-IV3)가 상기 메모리 매트릭스(3)로부터의 판독을 위해 판독 전압을 출력하는 것을 특징으로 하는 드라이버 회로.
  85. 제 1항 또는 제 2항에 따른 전자 드라이버 회로를 포함하는 메모리 장치.
  86. 제 85항에 있어서,
    상기 워드라인(WL)의 양 단부에 각각 하나의 전자 드라이버 회로가 제공되는 것을 특징으로 하는 메모리 장치.
  87. 제 86항에 있어서,
    상기 워드라인(WL)의 양 단부에 있는 상기 드라이버 소오스(2)가 전류원을 포함하고, 상기 드라이버 소오스(2)는 활성화된 각 워드라인(WL)에 인가된 전류가 값은 동일하지만 상이한 부호를 가지도록 형성되는 것을 특징으로 하는 메모리 장치.
  88. 제 85항에 따른 메모리 장치를 포함하는 비휘발성 자기 반도체 메모리.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6813181B1 (en) * 2003-05-27 2004-11-02 Infineon Technologies Ag Circuit configuration for a current switch of a bit/word line of a MRAM device
US6862211B2 (en) * 2003-07-07 2005-03-01 Hewlett-Packard Development Company Magneto-resistive memory device
NO324607B1 (no) * 2003-11-24 2007-11-26 Thin Film Electronics Asa Fremgangsmate for a betjene et datalagringsapparat som benytter passiv matriseadressering
US9183912B2 (en) 2012-05-17 2015-11-10 Everspin Technologies, Inc. Circuit and method for controlling MRAM cell bias voltages

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4651031A (en) * 1984-12-18 1987-03-17 Sharp Kabushiki Kaisha Address decoder circuit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04112217A (ja) * 1990-08-31 1992-04-14 Nec Ic Microcomput Syst Ltd 出力回路
JPH0612875A (ja) * 1992-06-29 1994-01-21 Hitachi Ltd デコード回路
JPH07254275A (ja) * 1994-01-31 1995-10-03 Toshiba Corp 半導体記憶装置
US5365479A (en) * 1994-03-03 1994-11-15 National Semiconductor Corp. Row decoder and driver with switched-bias bulk regions
KR0164377B1 (ko) * 1995-07-15 1999-02-18 김광호 반도체 메모리장치의 서브워드라인 드라이버
KR100204542B1 (ko) * 1995-11-09 1999-06-15 윤종용 멀티 서브워드라인 드라이버를 갖는 반도체 메모리장치
US6166957A (en) * 1997-10-08 2000-12-26 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory device with a level shifter circuit
JP3380852B2 (ja) * 1999-04-13 2003-02-24 松下電器産業株式会社 半導体記憶装置
EP1073060B1 (en) * 1999-07-28 2005-09-21 STMicroelectronics S.r.l. Single supply voltage nonvolatile memory device with hierarchical row decoding
US6385091B1 (en) * 2001-05-01 2002-05-07 Micron Technology, Inc. Read reference scheme for non-volatile memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4651031A (en) * 1984-12-18 1987-03-17 Sharp Kabushiki Kaisha Address decoder circuit

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