JP2004348836A - 半導体記憶装置 - Google Patents
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Abstract
【課題】書込駆動回路の面積を削減して装置の小型化を実現する半導体記憶装置を提供する。
【解決手段】ビット線ＢＬに双方向に電流を流す電流ドライバを構成するＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１、ならびにその電流ドライバのゲート電位を制御するライトドライバデコーダＢＬＤＫは、ビット線ＢＬの片側にのみ設けられ、反対側には、定電位ノード２１６、ビット線ＢＬを定電位ノード２１６と接続するＮチャネルＭＯＳトランジスタＮ２、ならびにプリチャージ回路を構成するＮチャネルＭＯＳトランジスタＮ３および電源ノードＶｃｃｄが設けられる。そして、電源ノードＶｃｃａと定電位ノード２１６との電位差、または、定電位ノード２１６と接地ノードＧＮＤとの電位差に基づいてビット線ＢＬに双方向に電流が流される。
【選択図】 図１５
【解決手段】ビット線ＢＬに双方向に電流を流す電流ドライバを構成するＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１、ならびにその電流ドライバのゲート電位を制御するライトドライバデコーダＢＬＤＫは、ビット線ＢＬの片側にのみ設けられ、反対側には、定電位ノード２１６、ビット線ＢＬを定電位ノード２１６と接続するＮチャネルＭＯＳトランジスタＮ２、ならびにプリチャージ回路を構成するＮチャネルＭＯＳトランジスタＮ３および電源ノードＶｃｃｄが設けられる。そして、電源ノードＶｃｃａと定電位ノード２１６との電位差、または、定電位ノード２１６と接地ノードＧＮＤとの電位差に基づいてビット線ＢＬに双方向に電流が流される。
【選択図】 図１５
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、メモリセルにデータを書込むためにビット線に双方向に電流を流すことができる書込駆動回路を備える半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、低消費電力で不揮発性の記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が注目されている。ＭＲＡＭは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
ＭＲＡＭにおいては、データ書込時、所定の電源電圧が供給されて動作する書込駆動回路によって、選択ビット線においては書込データに応じた方向に電流が流され、非選択ビット線はフローティング状態とされる。そして、選択ビット線において所定量の電流が流れることによって、データ書込対象のメモリセルにおいて自由磁化層と呼ばれる強磁性層の磁化方向が変化する。そして、この内部状態の変化により抵抗値が変化することを利用してメモリセルにデータが不揮発的に記憶される。
【０００４】
ＭＲＡＭにおいてデータの書込みを行なうには、上記のように、ビット線に双方向に電流を流す必要がある。そこで、従来のＭＲＡＭにおいては、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとからなる書込駆動回路が各ビット線の両側に配置され、書込データに応じて一方の書込駆動回路から他方の書込駆動回路へ電流を流すことによってメモリセルへのデータの書込みが行なわれている。
【０００５】
一方、特開２００２−１９７８５１号公報には、ＭＲＡＭにおいてワード線およびビット線に発生するエレクトロマイグレーション現象を防止することを課題として、ワード線においては一端の電位を固定して他端の電位を変化させ、ビット線においては両端の電位もしくは少なくとも一端の電位を変化させることによって、データ書込後にデータ書込時と逆方向の電流を配線に流し、上記エレクトロマイグレーション現象を防止する技術が開示されている（特許文献１参照）。
【０００６】
【特許文献１】
特開２００２−１９７８５１号公報
【０００７】
【発明が解決しようとする課題】
近年、電子機器の携帯化などを背景に、半導体記憶装置に対する小型化のニーズがますます高まってきている。上述のように、ビット線に双方向に電流を流すことによってメモリセルにデータを書込む半導体記憶装置においては、一般に、ビット線ごとに、かつ、その両側に電流ドライバである書込駆動回路が配置されている。このため、書込駆動回路の占有面積が大きく、また、多数の書込駆動回路のために配線総数も多くなっている。そこで、ＭＲＡＭに代表されるこのような半導体記憶装置においては、特に、書込駆動回路の面積削減、およびそれ自体の数の削減が従来より課題とされている。
【０００８】
また、ビット線に電流を流してメモリセルにデータを書込む場合、書込駆動回路の電流駆動力は十分に確保されなければならず、書込駆動回路の削減による電流駆動力の低下に十分留意する必要がある。ここで、電流駆動力の確保という点からは、書込駆動回路の削減の有無に拘わらず、ビット線に電流が流されたときにビット線に接続される負荷抵抗（下流に配置されるゲートトランジスタなど）において発生する電圧降下の影響も考慮する必要がある。すなわち、負荷抵抗により生じる電圧降下は、書込駆動回路を構成するドライバトランジスタのソース−ドレイン間電圧を小さくするように作用するため、この影響によっても電流駆動力は低下する。したがって、これらを考慮したうえで、書込駆動回路の電流駆動力が十分に確保されなければならない。
【０００９】
さらに、近年の省エネルギー化を背景に、半導体記憶装置においては、小型化に加え、低消費電力化も大きな課題となっている。上述の特開２００２−１９７８５１号公報に記載のＭＲＡＭは、エレクトロマイグレーション現象を防止して動作安定性の向上を図るには有用であるが、上述のように、近年はさらに、半導体記憶装置の小型化、半導体記憶装置を小型化したうえでの動作安定化、および低消費電力化を実現する半導体記憶装置が望まれている。
【００１０】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、書込駆動回路の面積を削減して装置の小型化を実現する半導体記憶装置を提供することである。
【００１１】
また、この発明の別の目的は、書込駆動回路の面積を削減して装置の小型化を図り、電流駆動力の低下をさらに防止する半導体記憶装置を提供することである。
【００１２】
また、さらに、この発明の別の目的は、書込駆動回路の面積を削減して装置の小型化を図り、低消費電力化をさらに実現する半導体記憶装置を提供することである。
【００１３】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、行列状に配置される複数のメモリセルと、複数のメモリセルの列に対応して設けられる複数のビット線と、複数のビット線に対応して設けられ、各々が対応するビット線の一端に接続される複数の書込駆動回路とを備え、複数のビット線の各々は、データ書込時、他端の電位が所定の電位に固定され、複数の書込駆動回路の各々は、所定の電位よりも高い第１の電位の電圧および所定の電位よりも低い第２の電位の電圧を受け、書込データが第１の論理レベルのとき、第１の電位と所定の電位との電位差に基づいて対応するビット線の一端から他端へ電流を流し、書込データが第１の論理レベルに相補な第２の論理レベルのとき、所定の電位と第２の電位との電位差に基づいて対応するビット線の他端から一端へ電流を流す。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１５】
［実施の形態１］
図１は、この発明による書込駆動回路の構成を示す回路図である。図１を参照して、書込駆動回路１は、ノードＮＤ１と、電流ドライバ２と、ゲート電位制御回路４と、プリチャージ回路６と、定電位ノード８と、負荷回路１０とを備える。
【００１６】
電流ドライバ２は、ＰチャネルＭＯＳトランジスタＰ１０１と、ＮチャネルＭＯＳトランジスタＮ１０１と、電源ノードＶｃｃと、接地ノードＧＮＤとを含む。ＰチャネルＭＯＳトランジスタＰ１０１は、電源ノードＶｃｃとノードＮＤ１との間に接続され、ＮＡＮＤゲートＧ１０１からの制御電圧をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１０１は、ノードＮＤ１と接地ノードＧＮＤとの間に接続され、ＡＮＤゲートＧ１０２からの制御電圧をゲートに受ける。
【００１７】
電流ドライバ２は、ゲート電位制御回路４によってその動作が制御され、電源ノードＶｃｃと定電位ノード８との電位差、および定電位ノード８と接地ノードＧＮＤとの電位差に基づいて、ノードＮＤ１に双方向に電流を流す。ＰチャネルＭＯＳトランジスタＰ１０１が接続される電源ノードＶｃｃの電位は、後述するように、書込駆動回路１の動作状態に応じて変化する。
【００１８】
ゲート電位制御回路４は、ＮＡＮＤゲートＧ１０１と、ＡＮＤゲートＧ１０２とを含む。ＮＡＮＤゲートＧ１０１は、少なくとも１つの駆動条件信号の論理積を演算し、その演算結果を反転した信号を出力する。ＡＮＤゲートＧ１０２は、前述の少なくとも１つの駆動条件信号の論理積を演算した信号を出力する。
【００１９】
ゲート電位制御回路４は、駆動条件信号に応じて電流ドライバ２の動作を制御し、トライステート状態を形成することができる。すなわち、ゲート電位制御回路４は、ＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１をそれぞれＯＮ，ＯＦＦすることによって電流ドライバ２からノードＮＤ１へ電流が流れる第１の状態と、ＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１をそれぞれＯＦＦ，ＯＮすることによってノードＮＤ１から電流ドライバ２へ電流が流れる第２の状態と、ＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１をいずれもＯＦＦすることによってノードＮＤ１に電流を流さない第３の状態とを形成することができる。
【００２０】
ゲート電位制御回路４は、図示されない電源ノードおよび接地ノードから供給される電圧に基づいて動作する。そして、このゲート電位制御回路４に供給される電圧も、後述するように、書込駆動回路１の動作状態に応じて変化する。
【００２１】
プリチャージ回路６は、ＮチャネルＭＯＳトランジスタＮ１０２と、電源ノードＶｐｒｅとを含む。ＮチャネルＭＯＳトランジスタＮ１０２は、電源ノードＶｐｒｅとノードＮＤ１との間に接続され、プリチャージ信号ＰＲＥをゲートに受ける。
【００２２】
プリチャージ回路６は、電流ドライバ２によってノードＮＤ１に電流が流されていないときにノードＮＤ１を所定の電圧にプリチャージし、ノードＮＤ１に電流が流されているときは、ＮチャネルＭＯＳトランジスタＮ１０２がＯＦＦされて不活性化される。
【００２３】
定電位ノード８は、電位が固定されたノードであって、その電位は、電源ノードＶｃｃに印加される電源電圧と接地ノードＧＮＤに印加される接地電圧との間の電位に設定される。
【００２４】
ノードＮＤ１と定電位ノード８との間に接続される負荷回路１０は、ノードＮＤ１に流れる電流の大きさを調整する等価抵抗に相当する。具体的には、負荷回路１０は、ノードＮＤ１に対して定電位ノード８の接続／切離しを行なうスイッチトランジスタなどが該当する。負荷回路１０がＯＦＦ状態にあるとき、負荷回路１０は超高抵抗となり、ノードＮＤ１と定電位ノード８との間に電流はほとんど流れない。一方、負荷回路１０がＯＮ状態にあるとき、負荷回路１０は低抵抗となり、ノードＮＤ１と定電位ノード８との間には電流ドライバ２側の電位と定電位ノード８の電位との電位差に応じた電流が流れる。
【００２５】
負荷回路１０が設けられているのは、この書込駆動回路１が半導体記憶装置に用いられたとき、データ読出時およびノードＮＤ１をプリチャージ回路６によってプリチャージする時、定電位ノード８をノードＮＤ１から切離す必要があるからである。
【００２６】
この書込駆動回路１においては、電流ドライバ２がノードＮＤ１に電流を流すときと流さないときとで各電源ノードの電圧配置が変化する。電流ドライバ２が電流を流さないときは、書込駆動回路１がスタンバイ中であるか否かに応じてさらに電圧配置が変化する。以下では、書込駆動回路１が不活性化されており、かつ、電流ドライバ２が電流を流さないときを「待機時」と称し、書込駆動回路１が活性化されており、かつ、電流ドライバ２が電流を流さないときを「スタンバイ時」と称し、電流ドライバ２が電流を流すときを「選択時」と称する。
【００２７】
次に、この書込駆動回路１の特徴点について述べる。書込駆動回路１の第１の特徴点は、ノードＮＤ１に双方向に電流を流す電流ドライバ２がノードＮＤ１の片側のみに配置され、ノードＮＤ１の他端側は、定電位ノード８によって電位が固定されることである。そして、電流ドライバ２を構成するＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１のＯＮ／ＯＦＦを制御することによって、電源ノードＶｃｃから電源ノードＶｃｃの電位よりも低電位の定電位ノード８へ、すなわち電流ドライバ２から負荷回路１０へ向かう方向に電流を流すことができ、また、接地ノードＧＮＤの電位よりも高電位の定電位ノード８から接地ノードＧＮＤへ、すなわち負荷回路１０から電流ドライバ２へ向かう方向に電流を流すことができる。
【００２８】
書込駆動回路１の第２の特徴点は、電流ドライバ２を構成するＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１が、電流駆動系よりも低電圧で動作する周辺回路系で通常用いられるトランジスタの膜厚と同等の膜厚からなるゲート絶縁膜を有するトランジスタで構成されていることである。
【００２９】
なお、以下では、このような膜厚からなるゲート絶縁膜を有するトランジスタを「薄膜トランジスタ」と称し、これに対して、これまで通常電流駆動系で用いられていたトランジスタを「厚膜トランジスタ」とも称する。
【００３０】
電流ドライバ２が薄膜トランジスタで構成されるのは、ノードＮＤ１に双方向に電流を流す電流ドライバ２をノードＮＤ１の片側配置にしたため、電流ドライバを両側配置にした場合に比べてノードＮＤ１の両端に生じる電位差が小さくなることによる電流駆動力の低下を防止するためである。
【００３１】
すなわち、電流ドライバをノードの両側配置にする場合は、電源ノードＶｃｃと接地ノードＧＮＤとの電位差が電流駆動力となる。しかしながら、この書込駆動回路１においては、電源ノードＶｃｃと接地ノードＧＮＤよりも電位の高い定電位ノード８との電位差、または、電源ノードＶｃｃよりも電位の低い定電位ノード８と接地ノードＧＮＤとの電位差によって電流駆動力が決まり、両側配置の場合に比べて電流駆動力を発生させる電位差が小さい。
【００３２】
したがって、この書込駆動回路１では、電流ドライバを構成するトランジスタに電流駆動力の大きい薄膜トランジスタを用いることによって電流駆動力が確保されている。なお、薄膜トランジスタを用いることによるゲート絶縁膜の耐圧およびリーク電流増大の問題については、後述する第４の特徴点によって、その解決が図られている。
【００３３】
書込駆動回路１の第３の特徴点は、書込駆動回路１が活性化されると、電源ノードＶｃｃの電位がブーストされることである。電流ドライバ２から定電位ノード８へ電流が流されているとき、ノードＮＤ１の電位は、負荷回路１０において発生する電圧降下の影響によって定電位ノード８の電位よりも上昇する。したがって、ＰチャネルＭＯＳトランジスタＰ１０１のソース−ドレイン間電圧はさらに低下し、書込駆動回路１の電流駆動力もさらに低下する。
【００３４】
そこで、この書込駆動回路１においては、電流ドライバ２を薄膜トランジスタで構成したうえ、さらに、書込駆動回路１が活性化されると電源ノードＶｃｃの電位がブーストされ、電流駆動力の低下の防止が図られる。
【００３５】
また、電源ノードＶｃｃの電位がブーストされるのに応じて、ゲート電位制御回路４の動作電位もブーストされる。そうすると、ＰチャネルＭＯＳトランジスタＰ１０１のゲート電位もブーストされ、電源ノードＶｃｃの電位がブーストされた状態でＰチャネルＭＯＳトランジスタＰ１０１がＯＮしたときに、ＰチャネルＭＯＳトランジスタＰ１０１のソース−ゲート間に生じる過大な電位差が緩和される。これにより、ゲート絶縁膜の信頼性が確保される。
【００３６】
なお、上記においては、電流ドライバ２側から定電位ノード８側に向けて電流が流される場合について説明したが、定電位ノード８側から電流ドライバ２側に向けて電流が流される場合についても同様に考えることができる。すなわち、定電位ノード８側から電流ドライバ２側に向けて電流が流される場合、書込駆動回路１の活性化に応じて接地ノードＧＮＤの電位を接地レベルより下げるように変化させ、ＮチャネルＭＯＳトランジスタＮ１０１のドレイン−ソース間の電位差を大きくすることによって電流駆動力の低下の防止を図ることができる。
【００３７】
書込駆動回路１の第４の特徴点は、ノードＮＤ１に電流が流されていない待機時またはスタンバイ時に、プリチャージ回路６によってノードＮＤ１がプリチャージされることである。電源ノードＶｃｃは、選択時の前段階であるスタンバイ時に前もってブーストされ、また、それに応じてＰチャネルＭＯＳトランジスタＰ１０１のゲート電位もブーストされている。しかしながら、ドレイン部（ノードＮＤ１）の電位が接地レベルでは、薄膜トランジスタで構成されるＰチャネルＭＯＳトランジスタＰ１０１におけるゲート−ドレイン間およびソース−ドレイン間に過大な電界が生じ、ゲート絶縁膜が破壊されるおそれがある。
【００３８】
そこで、ノードＮＤ１をプリチャージ回路６によって所定の電位にプリチャージすることによって、ＰチャネルＭＯＳトランジスタＰ１０１におけるゲート−ドレイン間およびソース−ドレイン間の電位差が緩和される。これにより、ＰチャネルＭＯＳトランジスタＰ１０１のゲート絶縁膜の信頼性が確保される。
【００３９】
また、ＰチャネルＭＯＳトランジスタＰ１０１は、厚膜トランジスタに比べてリーク電流が大きくなる薄膜トランジスタで構成されるが、ノードＮＤ１をプリチャージすることによってＰチャネルＭＯＳトランジスタＰ１０１のソース−ドレイン間の電位差が抑えられるので、ＰチャネルＭＯＳトランジスタＰ１０１におけるリーク電流も抑えられる。
【００４０】
図２は、図１に示した書込駆動回路１の待機時における動作状態を示す図である。図２を参照して、待機時においては、電流ドライバであるＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１はＯＦＦされる。そして、ＮチャネルＭＯＳトランジスタＮ１０２がＯＮされ、ノードＮＤ１が所定の電位にプリチャージされる。なお、負荷回路１０は、ＯＦＦ状態、すなわち動作していない状態である。
【００４１】
図３は、図１に示した書込駆動回路１の待機時における電圧配置を示す図である。図３を参照して、ＮＡＮＤゲートＧ１０１およびＡＮＤゲートＧ１０２は、いずれも１．５Ｖの電源電圧および０Ｖの接地電圧を受けて動作する。これにより、ＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１のゲート電位Ｖｇは、それぞれ１．５Ｖおよび０Ｖとなる。また、電源ノードＶｃｃ，Ｖｐｒｅには、それぞれ１．５Ｖ，０．６Ｖの電圧が印加される。ＮチャネルＭＯＳトランジスタＮ１０２がＯＮされているので、ノードＮＤ１の電位は、電源ノードＶｐｒｅの電位に応じて０．６Ｖとなる。定電位ノード８の電位Ｖ８は、待機時、スタンバイ時および選択時に拘わらず、１．２Ｖに固定されている。
【００４２】
このように、待機時、ノードＮＤ１は所定の電位にプリチャージされる。したがって、厚膜トランジスタに比べてリーク電流が大きくなる薄膜トランジスタでＰチャネルＭＯＳトランジスタＰ１０１を構成しても、ＰチャネルＭＯＳトランジスタＰ１０１のソース−ドレイン間の電位差が小さく抑えられているので、ＰチャネルＭＯＳトランジスタＰ１０１におけるリーク電流が抑えられる。
【００４３】
図４は、図１に示した書込駆動回路１のスタンバイ時における動作状態を示す図である。スタンバイ時における書込駆動回路１の動作状態は、図２に示した待機時における動作状態と同じである。
【００４４】
図５は、図１に示した書込駆動回路１のスタンバイ時における電圧配置を示す図である。図５を参照して、スタンバイ時においては、電源ノードＶｃｃの電位が１．５Ｖから２．５Ｖにブーストされる。これに応じて、ＮＡＮＤゲートＧ１０１の動作電位もブーストされ、ＮＡＮＤゲートＧ１０１は、２．５Ｖの電源電圧および１．０Ｖの接地電圧を受けて動作する。これにより、ＰチャネルＭＯＳトランジスタＰ１０１のゲート電位Ｖｇは２．５Ｖとなる。そして、ＰチャネルＭＯＳトランジスタＰ１０１におけるゲート−ドレイン間およびソース−ドレイン間の電位差がＰチャネルＭＯＳトランジスタＰ１０１のゲート絶縁膜の耐圧を超えないように、電源ノードＶｐｒｅには所定の電圧が印加される。ここでは、待機時と同じく０．６Ｖの電圧が印加され、ノードＮＤ１の電圧レベルは０．６Ｖとなる。
【００４５】
このように、スタンバイ時、電源ノードＶｃｃが受ける電位は、２．５Ｖにブーストされる。ここで、ノードＮＤ１も所定の電位にプリチャージされているので、ＰチャネルＭＯＳトランジスタＰ１０１のソース−ドレイン間の電位差は、ＰチャネルＭＯＳトランジスタＰ１０１の耐圧よりも低く抑えられている。したがって、ＰチャネルＭＯＳトランジスタＰ１０１を薄膜トランジスタで構成しても、ＰチャネルＭＯＳトランジスタＰ１０１のゲート絶縁膜の信頼性が確保される。
【００４６】
図６は、図１に示した書込駆動回路１の選択時における第１の動作状態を示す図である。この第１の動作状態は、電流ドライバ２側から定電位ノード８側へ電流が流されるときの状態である。
【００４７】
図６を参照して、第１の動作状態においては、ＰチャネルＭＯＳトランジスタＰ１０１がＯＮされ、ＮチャネルＭＯＳトランジスタＮ１０１，Ｎ１０２がＯＦＦされる。負荷回路１０は、ＯＮ状態、すなわち動作状態となり、電源ノードＶｃｃからＰチャネルＭＯＳトランジスタＰ１０１、ノードＮＤ１および負荷回路１０を介して定電位ノード８へ電流が流れる。
【００４８】
図７は、図１に示した書込駆動回路１の第１の動作状態における電圧配置を示す図である。図７を参照して、第１の動作状態におけるＮＡＮＤゲートＧ１０１およびＡＮＤゲートＧ１０２ならびに電源ノードＶｃｃが受ける電圧レベルは、スタンバイ時と同じである。ＰチャネルＭＯＳトランジスタＰ１０１のゲート電位Ｖｇは、ＮＡＮＤゲートＧ１０１の接地電位に応じて１．０Ｖとなる。定電位ノード８の電位Ｖ８は、１．２Ｖであり、ノードＮＤ１の電位は、負荷回路１０の等価抵抗により生じる電圧降下の影響によって１．７Ｖ程度となる。
【００４９】
このように、第１の動作状態時、ノードＮＤ１の電位は、接地電位よりも電位の高い定電位ノード８の電位Ｖ８からもさらに上昇するが、電源ノードＶｃｃの電位が２．５Ｖにブーストされるので、ＰチャネルＭＯＳトランジスタＰ１０１のソース−ドレイン間には、十分な電位差が発生する。したがって、ＰチャネルＭＯＳトランジスタＰ１０１は、飽和領域で動作することができ、所定の電流駆動力が確保される。
【００５０】
また、電流駆動力を確保するため、電源ノードＶｃｃの電位が２．５Ｖにブーストされているが、ＰチャネルＭＯＳトランジスタＰ１０１のゲート電位ＶｇもＮＡＮＤゲートＧ１０１の接地電位に応じて１．０Ｖに上昇するので、ＰチャネルＭＯＳトランジスタＰ１０１のソース−ゲート間には、１．５Ｖの電位差しか発生しない。したがって、ＰチャネルＭＯＳトランジスタＰ１０１が薄膜トランジスタで構成されていても、ＰチャネルＭＯＳトランジスタＰ１０１のゲート絶縁膜の信頼性が確保される。
【００５１】
図８は、図１に示した書込駆動回路１の選択時における第２の動作状態を示す図である。この第２の動作状態は、定電位ノード８側から電流ドライバ２側へ電流が流されるときの状態である。
【００５２】
図８を参照して、第２の動作状態においては、ＮチャネルＭＯＳトランジスタＮ１０１がＯＮされ、ＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０２がＯＦＦされる。負荷回路１０は、ＯＮ状態、すなわち動作状態となり、定電位ノード８から負荷回路１０、ノードＮＤ１およびＮチャネルＭＯＳトランジスタＮ１０１を介して接地ノードＧＮＤへ電流が流れる。
【００５３】
図９は、図１に示した書込駆動回路１の第２の動作状態における電圧配置を示す図である。図９を参照して、第２の動作状態におけるＮＡＮＤゲートＧ１０１およびＡＮＤゲートＧ１０２ならびに電源ノードＶｃｃが受ける電圧レベルは、スタンバイ時および第１の動作状態時と同じである。ＮチャネルＭＯＳトランジスタＮ１０１のゲート電位Ｖｇは、ＡＮＤゲートＧ１０１の電源電位に応じて１．５Ｖである。定電位ノード８の電位Ｖ８は、１．２Ｖであり、ノードＮＤ１の電位は、負荷回路１０の等価抵抗により生じる電圧降下の影響によって０．８Ｖ程度となる。
【００５４】
このように、第２の動作状態時、ノードＮＤ１の電位は、電源ノードＶｃｃよりも電位が低い定電位ノード８の電位Ｖ８からもさらに低下するが、ＮチャネルＭＯＳトランジスタＮ１０１は、薄膜トランジスタで構成されているので、所定の電流駆動力が確保される。
【００５５】
なお、上記においては、待機時、ノードＮＤ１が０．６Ｖにプリチャージされたが、電源ノードＶｃｃおよびＰチャネルＭＯＳトランジスタＰ１０１のゲート電位に合わせてプリチャージ電位を１．５Ｖとしてもよい。これにより、リーク電流が大きくなる薄膜トランジスタでＰチャネルＭＯＳトランジスタＰ１０１を構成しても、ＰチャネルＭＯＳトランジスタＰ１０１のソース、ドレインおよびゲート間の電圧差は０となるので、ＰチャネルＭＯＳトランジスタＰ１０１におけるリーク電流を０にすることができる。
【００５６】
また、待機時において、ＮチャネルＭＯＳトランジスタＮ１０１のリーク電流も考慮して、ノードＮＤ１のプリチャージ電位が電源ノードＶｃｃに印加される電位と接地ノードＧＮＤに印加される電位との中間電位になるようにプリチャージ電位を設定してもよい。
【００５７】
さらに、スタンバイ時において、ＰチャネルＭＯＳトランジスタＰ１０１の耐圧を考慮して、電源ノードＶｃｃの電位の上昇に応じてプリチャージ電位を上昇させてもよい。たとえば、ＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１のゲート絶縁膜の耐圧が１．５Ｖ程度であれば、スタンバイ時におけるプリチャージ電位を１．２Ｖ程度に上昇させることによって、ＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１のゲート−ドレイン間およびソース−ドレイン間の電位差を１．５Ｖ以内に抑えることができる。これにより、ＰチャネルＭＯＳトランジスタＰ１０１のゲート絶縁膜の信頼性が確保される。
【００５８】
また、さらに、ＮチャネルＭＯＳトランジスタＮ１０１の電流駆動力をより高くするために、電源ノードＶｃｃの電位がブーストされるのに応じて、ＮチャネルＭＯＳトランジスタＮ１０１のゲート絶縁膜の耐圧範囲内で接地ノードＧＮＤの電位を低くしてもよい。
【００５９】
また、さらに、第１の動作状態において、ＮチャネルＭＯＳトランジスタＮ１０１のゲート絶縁膜の耐圧を考慮して、ＮチャネルＭＯＳトランジスタＮ１０１のゲート電位をしきい値を超えない範囲で上昇させてもよい。これは、ＮチャネルＭＯＳトランジスタＮ１０１のゲート電位を制御するＡＮＤゲートＧ１０２のソース電位を上昇させることによって可能である。そこで、たとえば、ＮチャネルＭＯＳトランジスタＮ１０１のゲート絶縁膜の耐圧が１．５Ｖ程度であれば、ＮチャネルＭＯＳトランジスタＮ１０１のゲート電位を０．５Ｖ程度にすることによって、ＮチャネルＭＯＳトランジスタＮ１０１のゲート−ドレイン間の電圧差は、１．５Ｖ以内に抑えられる。
【００６０】
また、さらに、第２の動作状態において、ＰチャネルＭＯＳトランジスタＰ１０１のゲート絶縁膜の耐圧を考慮して、ＮＡＮＤゲートＧ１０１の動作電位および電源ノードＶｃｃの電位を待機時の値にしてもよい。たとえば、ＰチャネルＭＯＳトランジスタＰ１０１のゲート絶縁膜の耐圧が１．５Ｖ程度であれば、ＰチャネルＭＯＳトランジスタＰ１０１のゲート電位および電源ノードＶｃｃの電位を待機時の１．５Ｖにすることによって、ＰチャネルＭＯＳトランジスタのゲート−ドレイン間およびソース−ドレイン間の電位差を１．５Ｖ以内に抑えることができる。
【００６１】
以上のように、この書込駆動回路１によれば、電流ドライバ２がノードＮＤ１の片側にのみ配置されるので、書込駆動回路１が搭載されるデバイスにおいて書込駆動回路１の占める面積が削減され、そのデバイスの小型化に貢献することができる。
【００６２】
また、書込駆動回路１を片側配置とすることによって、データ情報などの信号をノードの片側に集中することができ、書込駆動回路１の制御が容易になる。
【００６３】
さらに、電流ドライバ２が薄膜トランジスタで構成されるので、電流駆動力の低下を防止し、所定の電流駆動力を確保することができる。
【００６４】
また、さらに、待機時およびスタンバイ時にプリチャージ回路６によってビット線をプリチャージするようにしたので、電流ドライバ２を構成するドライバトランジスタのゲート絶縁膜の信頼性が確保される。また、ゲートリーク電流およびソース−ドレイン間のリーク電流も大幅に削減されるので、低消費電力化が達成される。
【００６５】
また、さらに、待機時、スタンバイ時および選択時の各状態を確立できるようにしたので、このような状態が必要とされる半導体記憶装置の書込駆動回路に適用することができる。
【００６６】
［実施の形態２］
図１０は、この発明によるＭＲＡＭの全体構成を示す概略ブロック図である。図１０を参照して、ＭＲＡＭ１００は、外部から制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、データ読出またはデータ書込対象に選択されたメモリセル（以下、「選択メモリセル」とも称する。）に対して、入力データＤＩＮの書込み、または、出力データＤＯＵＴの読出しを行なう。
【００６７】
ＭＲＡＭ１００は、制御信号ＣＭＤに応答してＭＲＡＭ１００の全体動作を制御するコントロール回路１０５と、行列状に配置されたメモリセルＭＣを含むメモリアレイ１１０とを備える。
【００６８】
メモリアレイ１１０においては、メモリセルの行に対応してワード線ＷＬおよびライトディジット線ＷＤＬが配置され、メモリセルの列に対応してビット線ＢＬおよびソース線ＳＬが配置される。図１０においては、代表的に示される１個のメモリセルＭＣと、これに対応するワード線ＷＬ、ライトディジット線ＷＤＬ、ビット線ＢＬおよびソース線ＳＬの配置が示される。
【００６９】
ＭＲＡＭ１００は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じた行選択を実行するための行選択回路１２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに基づいてメモリアレイ１１０における列選択を実行するための列デコーダ１２５と、読出／書込制御回路１３０，１３５とをさらに備える。
【００７０】
読出／書込制御回路１３０，１３５は、メモリアレイ１１０に配置されたメモリセルＭＣに対して、データ読出動作およびデータ書込動作を実行するための回路群を総括的に表記したものである。
【００７１】
以下においては、信号、信号線およびデータ等の二次的な高電圧状態（たとえば電源電圧）および低電圧状態（たとえば接地電圧）を、それぞれ「Ｈレベル」および「Ｌレベル」とも称する。
【００７２】
次に、ＭＲＡＭにおけるメモリセルの構造について説明する。
図１１は、ＭＲＡＭのメモリセルの構成を示す概略図である。ＭＲＡＭのメモリセルにおいては、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を利用した薄膜磁性体が用いられる。以下では、磁気トンネル接合部を有するメモリセルを「ＭＴＪメモリセル」と称する。
【００７３】
図１１を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データの値（“１”または“０”）に応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ライトビット線ＷＢＬおよびリードビット線ＲＢＬの間にトンネル磁気抵抗素子ＴＭＲと直列に接続される。
【００７４】
データ書込時は、書込データに応じた方向のデータ書込電流がライトビット線ＷＢＬに流れ、さらに、ライトディジット線ＷＤＬにも電流が流れる。アクセストランジスタＡＴＲはＯＦＦされる。データ読出時は、ワード線ＷＬが活性化し、アクセストランジスタＡＴＲがＯＮする。アクセストランジスタＡＴＲがＯＮすると、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤに設定されたライトビット線ＷＢＬと、データ読出電流の供給を受けるリードビット線ＲＢＬとの間に電気的に結合される。
【００７５】
図１２は、ＭＴＪメモリセルへのデータ書込動作を説明する概念図である。図１２を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する。）ＦＬと、外部からの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する。）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれるデータの値に応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向（反平行方向）に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００７６】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対方向（反平行方向）である場合に最大値Ｒｍａｘとなる。
【００７７】
データ書込時は、ワード線ＷＬが不活性化され、アクセストランジスタＡＴＲはＯＦＦされる。この状態で、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、自由磁化層ＶＬを磁化するためのデータ書込電流が書込データの論理レベルに応じた方向に流される。そうすると、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬの各々において電流方向に応じた磁界が発生し、これらの磁界の和が自由磁化層ＶＬに印加される。そして、自由磁化層ＶＬは、この発生された磁界によって、固定磁化層ＦＬの固定された磁化方向に沿った磁化容易軸方向に沿って固定磁化層ＦＬと平行あるいは反平行方向（反対方向）に磁化される。
【００７８】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトディジット線ＷＤＬとライトビット線ＷＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータの書込みが実行されるまでの間、不揮発的に保持される。
【００７９】
図１３は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。図１３を参照して、データ読出時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してＯＮする。また、ライトビット線ＷＢＬは、接地電圧ＧＮＤに設定される。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤでプルダウンされた状態でリードビット線ＲＢＬと電気的に結合される。
【００８０】
この状態で、リードビット線ＲＢＬを所定電圧でプルアップすれば、リードビット線ＲＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データの値に応じたメモリセル電流Ｉｃｅｌｌが通過する。そして、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データが読出される。
【００８１】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎを記憶データの値（“１”および“０”）とそれぞれ対応付けることによって、不揮発的にデータを記憶することができる。
【００８２】
図１４は、図１０に示したＭＲＡＭ１００の要部の構成を示す回路図である。図１４を参照して、メモリアレイ１１０ａ，１１０ｂには、複数のＭＴＪメモリセルＭＣおよびダミーＭＴＪメモリセルＤＭＣがそれぞれ配置される。ＭＴＪメモリセルＭＣおよびダミーＭＴＪメモリセルＤＭＣの各々は、対応するビット線ＢＬとソース線ＳＬとの間に直列に配置されるトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。ダミーＭＴＪメモリセルＤＭＣは、データを読出す際に読出対象のＭＴＪメモリセルＭＣに流れるメモリセル電流Ｉｃｅｌｌと比較される基準電流を生成するためのメモリセルである。
【００８３】
読出／書込制御回路１３０は、複数のビット線ＢＬに対応して設けられる複数のＮチャネルＭＯＳトランジスタＮ２，Ｎ３と、定電位ノード２１６と、電源ノードＶｃｃｄと、ノード２１８とを含む。ＮチャネルＭＯＳトランジスタＮ２の各々は、対応するビット線を定電位ノード２１６に接続する接続回路を構成する。ＮチャネルＭＯＳトランジスタＮ２の各々は、対応するビット線ＢＬと定電位ノード２１６との間に接続され、ライトビット線選択信号ＷＡＣＴ（図示せず）をゲートに受ける。定電位ノード２１６には、１．２Ｖの固定電圧が印加される。そして、ライトビット線選択信号ＷＡＣＴが活性化されると、各ＮチャネルＭＯＳトランジスタＮ２は、対応するビット線ＢＬを定電位ノード２１６に接続する。ここで、ライトビット線選択信号ＷＡＣＴは、データ書込時にビット線ＢＬの活性化を指示する信号である。
【００８４】
ＮチャネルＭＯＳトランジスタＮ３の各々は、電源ノードＶｃｃｄとともに、対応するビット線ＢＬを所定の電圧にプリチャージするプリチャージ回路を構成する。各ＮチャネルＭＯＳトランジスタＮ３は、対応するビット線ＢＬと電源ノードＶｃｃｄに接続されるノード２１８との間に接続され、ライトビット線選択信号ＷＡＣＴの反転信号／ＷＡＣＴ（図示せず）をゲートに受ける。電源ノードＶｃｃｄには、０．６Ｖの電圧が印加されている。そして、反転信号／ＷＡＣＴが活性化されている間（ライトビット線選択信号ＷＡＣＴが不活性化されている間）、各ＮチャネルＭＯＳトランジスタＮ３は、対応するビット線を電源ノードＶｃｃｄに接続されるノード２１８に接続し、ビット線ＢＬは、０．６Ｖの電位にプリチャージされる。
【００８５】
また、読出／書込制御回路１３０は、リードコラム線ＲＣＳＬと、読出選択ゲートＲＳＧ１，ＲＳＧ２と、データ線対ＤＩＯと、センスアンプ２０２〜２０６と、ラッチ回路２０８と、出力バッファ２１０とを含む。これらについては、後ほど行なうＭＲＡＭ１００の動作説明のところで詳しく述べる。
【００８６】
読出／書込制御回路１３５は、複数のビット線ＢＬに対応して設けられる複数のＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１ならびに複数のライトドライバデコーダＢＬＤＫと、セレクタＳＥＬ１と、電源ノードＶｃｃａ，Ｖｃｃｂと、ＮチャネルＭＯＳトランジスタＮ５２と、ノード２１４とを含む。
【００８７】
ビット線ごとに設けられたＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１ならびにライトドライバデコーダＢＬＤＫは、前述の対応するビット線ＢＬにデータ書込電流を流す書込駆動回路を構成する。ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１の各々は、薄膜トランジスタで構成される。各ＰチャネルＭＯＳトランジスタＰ１は、セレクタＳＥＬ１に接続されるノード２１４と対応するビット線ＢＬとの間に接続され、対応するライトドライバデコーダＢＬＤＫからの制御電圧をゲートに受ける。各ＮチャネルＭＯＳトランジスタＮ１は、上記の対応するビット線ＢＬと接地ノードとの間に接続され、対応するライトドライバデコーダＢＬＤＫからの制御電圧をゲートに受ける。
【００８８】
なお、電流ドライバであるＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１は、電流駆動部を構成し、ライトドライバデコーダＢＬＤＫは、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１の動作を制御する制御回路を構成する。
【００８９】
セレクタＳＥＬ１、電源ノードＶｃｃａ，ＶｃｃｂおよびＮチャネルＭＯＳトランジスタＮ５２は、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１で構成される電流ドライバに電圧を供給する電圧供給回路を構成する。セレクタＳＥＬ１は、電源ノードＶｃｃａおよびＮチャネルＭＯＳトランジスタＮ５２とノード２１４との間に接続される。
【００９０】
電源ノードＶｃｃａ，Ｖｃｃｂには、それぞれ２．５Ｖおよび１．５Ｖの電圧が印加される。セレクタＳＥＬ１は、電源ノードＶｃｃａとＮチャネルＭＯＳトランジスタＮ５２を介して電源ノードＶｃｃｂとから電圧を受け、活性期間中（スタンバイ時および選択時）は電源ノードＶｃｃａを選択し、不活性期間中（待機時）は電源ノードＶｃｃｂを選択してノード２１４に電圧を供給する。電源ノードＶｃｃｂとセレクタＳＥＬ１との間に接続されるＮチャネルＭＯＳトランジスタＮ５２は、セレクタＳＥＬ１によって不活性期間中に電源ノードＶｃｃｂが選択されたときにノード２１４の電圧レベルを１．５Ｖからさらに低減させ、ＰチャネルＭＯＳトランジスタＰ１におけるソース−ドレイン間のリーク電流を低減するために設けられているものである。
【００９１】
次に、ＭＲＡＭ１００におけるデータ書込動作および読出動作について説明する。データ書込動作については、後ほど図１５以降で説明し、まず、データ読出動作について説明する。
【００９２】
データ読出時、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３は、いずれもＯＦＦされる。点線で囲まれたＭＴＪメモリセルＭＣからデータを読出すときは、そのＭＴＪメモリセルＭＣが接続されるワード線ＷＬがワード線ドライバ１２０ａによって活性化される。また、同時に、点線で囲まれたダミーＭＴＪメモリセルＤＭＣが接続されるダミーワード線ＤＷＬがワード線ドライバ１２０ａによって活性化される。そして、図示されない列デコーダによってリードコラム線ＲＣＳＬが活性化されると、読出選択ゲートＲＳＧ１，ＲＳＧ２がＯＮし、選択ビット線およびダミーＭＴＪメモリセルＤＭＣが接続されたビット線は、それぞれ読出選択ゲートＲＳＧ１，ＲＳＧ２を介してデータ線対ＤＩＯに接続される。
【００９３】
そうすると、データ線対ＤＩＯから対象のＭＴＪメモリセルＭＣおよびダミーＭＴＪメモリセルＤＭＣに読出電流が流れ、ＭＴＪメモリセルＭＣおよびダミーＭＴＪメモリセルＤＭＣの抵抗値に応じた電圧がノードＮＤ１０１，ＮＤ１０２に発生する。そして、このノードＮＤ１０１，ＮＤ１０２の電圧差をセンスアンプ２０２〜２０６によって検出し、ラッチ回路２０８および出力バッファ２１０を介してデータ入出力端子２１２にＭＴＪメモリセルＭＣに記憶されていたデータが読出される。
【００９４】
次に、ＭＲＡＭ１００において、ＭＴＪメモリセルＭＣにデータを書込む場合について説明する。
【００９５】
図１５は、実施の形態２によるＭＲＡＭ１００における書込駆動回路の構成を示す回路図である。図１５は、図１４に示したＭＲＡＭ１００の構成において、書込駆動回路に関する部分を抽出して詳細に示したものである。なお、図１４における説明と重複する説明については繰返さない。
【００９６】
図１５を参照して、ライトドライバデコーダＢＬＤＫは、ＮＡＮＤゲートＧ１と、ＡＮＤゲートＧ２とからなる。ＮＡＮＤゲートＧ１は、ノード２１４，２２０から電圧の供給を受けて動作する。ＮＡＮＤゲートＧ１は、図示されない列デコーダ１２５から受けるデコード信号ＤＫＳおよび図示されないコントロール回路１０５から受けるライトビット線選択信号ＷＡＣＴの論理積を演算し、その演算結果を反転した信号を出力する。ＡＮＤゲートＧ２は、デコード信号ＤＫＳおよびライトビット線選択信号ＷＡＣＴの論理積を演算した信号を出力する。
【００９７】
ビット線ＢＬと定電位ノード２１６との間に設けられるＮチャネルＭＯＳトランジスタＮ２は、ライトビット線選択信号ＷＡＣＴをゲートに受ける。ビット線ＢＬをプリチャージするプリチャージ回路を構成するＮチャネルＭＯＳトランジスタＮ３は、電源ノードＶｃｃｄとビット線ＢＬとの間に接続され、ライトビット線選択信号ＷＡＣＴの反転信号／ＷＡＣＴをゲートに受ける。
【００９８】
そして、このＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１ならびにライトドライバデコーダＢＬＤＫによって構成される電流ドライバと、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３と、これらに対応するビット線ＢＬとによって構成される回路群が、複数のビット線ＢＬに対応して繰返し配置されている。
【００９９】
セレクタＳＥＬ１は、ＰチャネルＭＯＳトランジスタＰ６０と、ＮチャネルＭＯＳトランジスタＮ６０とからなる。また、ＭＲＡＭ１００は、図１４に示されていないセレクタＳＥＬ２をさらに含む。セレクタＳＥＬ２は、ＰチャネルＭＯＳトランジスタＰ６２と、ＮチャネルＭＯＳトランジスタＮ６２とからなる。セレクタＳＥＬ１，ＳＥＬ２は、上記回路群において共用される。
【０１００】
ＰチャネルＭＯＳトランジスタＰ６０およびＮチャネルＭＯＳトランジスタＮ６０，Ｎ５２は、端子間に２．５Ｖ程度の電圧がかかってもゲート絶縁膜の信頼性が確保される厚膜トランジスタで構成される。ＰチャネルＭＯＳトランジスタＰ６０は、電源ノードＶｃｃａとノード２１４との間に接続され、チップ活性化信号／ＡＣＴをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ６０は、ＮチャネルＭＯＳトランジスタＮ５２とノード２１４との間に接続され、チップ活性化信号／ＡＣＴをゲートに受ける。
【０１０１】
また、ＰチャネルＭＯＳトランジスタＰ６２およびＮチャネルＭＯＳトランジスタＮ６２は、ノード２１４と接地ノードとの間に並列に接続され、チップ活性化信号／ＡＣＴをゲートに受ける。ここで、ＰチャネルＭＯＳトランジスタＰ６２は、しきい値電圧が１．０Ｖ程度に設計されている。
【０１０２】
このＭＲＡＭ１００においては、待機時は、チップ活性化信号／ＡＣＴおよびライトビット線選択信号ＷＡＣＴがそれぞれＨレベル，Ｌレベルであり、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１，Ｎ２がＯＦＦし、ＮチャネルＭＯＳトランジスタＮ３がＯＮする。したがって、ビット線ＢＬは、電源ノードＶｃｃｄおよびＮチャネルＭＯＳトランジスタＮ３によって所定の電位にプリチャージされる。セレクタＳＥＬ１においては、ＮチャネルＭＯＳトランジスタＮ６０がＯＮし、電源ノードＶｃｃｂが選択されている。また、セレクタＳＥＬ２においては、ＮチャネルＭＯＳトランジスタＮ６２がＯＮし、ノード２２０の電圧レベルは接地レベルとなっている。
【０１０３】
チップ活性化信号／ＡＣＴがＬレベルとなり、メモリアレイが活性化されると、セレクタＳＥＬ１においてＰチャネルＭＯＳトランジスタＰ６０がＯＮし、電源ノードＶｃｃａが選択され、ノード２１４の電位が２．５Ｖに上昇する。また、セレクタＳＥＬ２においてＰチャネルＭＯＳトランジスタＰ６２がＯＮする。ここで、上述したように、ＰチャネルＭＯＳトランジスタＰ６２のしきい値は１．０Ｖに設計されているので、ＰチャネルＭＯＳトランジスタＰ６２がＯＮすると、ノード２２０の電位は、１．０Ｖにクランプされる。
【０１０４】
なお、このメモリアレイが活性化され、ビット線は駆動されていない状態を、実施の形態１で行なった説明と対応させて「スタンバイ状態」と称する。
【０１０５】
そして、メモリアレイが活性化された後、Ｈレベル（“１”）のデータを選択されたＭＴＪメモリセルＭＣに書込む場合には、対応するビット線のライトビット線選択信号ＷＡＣＴがＨレベルとなり、ビット線ＢＬと定電位ノード２１６との間に設けられたＮチャネルＭＯＳトランジスタＮ２がＯＮされ、ライトドライバデコーダＢＬＤＫによってＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１がそれぞれＯＮ，ＯＦＦされる。そうすると、ＰチャネルＭＯＳトランジスタＰ１からＮチャネルＭＯＳトランジスタＮ２を介して定電位ノード２１６へ向かう方向にデータ書込電流＋Ｉｗが流れる。
【０１０６】
反対に、Ｌレベル（“０”）のデータをＭＴＪメモリセルＭＣに書込む場合には、ライトドライバデコーダＢＬＤＫによってＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１がそれぞれＯＦＦ，ＯＮされる。そうすると、定電位ノード２１６からＮチャネルＭＯＳトランジスタＮ２を介してＮチャネルＭＯＳトランジスタＮ１へ向かう方向にデータ書込電流−Ｉｗが流れる。
【０１０７】
この状態で、図示されないライトディジット線ドライバ１２０ｂによって書込対象のＭＴＪメモリセルＭＣが接続されるライトディジット線ＷＤＬが活性化され、データ書込電流が流れているビット線ＢＬおよびライトディジット線ＷＤＬの交点に配置されたＭＴＪメモリセルＭＣにデータ書込電流の方向に応じた書込データが磁気的に書込まれる。
【０１０８】
なお、ビット線ＢＬにデータ書込電流が流される状態を実施の形態１で行なった説明と対応させて「選択状態」と称し、さらに、ビット線ＢＬにデータ書込電流＋Ｉｗ，−Ｉｗが流される状態をそれぞれ「第１の動作状態」および「第２の動作状態」と称する。
【０１０９】
図１６〜図２４は、図１５に示した書込駆動回路の待機時、スタンバイ時および選択時における電圧配置を説明するための図である。
【０１１０】
図１６は、図１５に示した各書込駆動回路における電圧配置を説明するためにその要部の構成を概略的に示した回路図である。図１６を参照して、電圧Ｖ１は、図１５に示したノード２１４の電圧に対応する。
【０１１１】
図１７は、図１６に示した書込駆動回路の待機時における動作状態を示す図である。図１７を参照して、待機時においては、電流ドライバであるＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１は、いずれもＯＦＦされ、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３は、それぞれＯＦＦ，ＯＮされる。
【０１１２】
図１８は、図１７に示した待機状態時の電圧配置の一例を示す図である。図１８を参照して、待機時においては、ＮＡＮＤゲートＧ１およびＡＮＤゲートＧ２は、いずれも、１．５Ｖの電源電圧および０Ｖの接地電圧を受けて動作する。電源ノードＶ１，Ｖｃｃｄには、それぞれ１．５Ｖおよび０．６Ｖの電圧が印加される。定電位ノード２１６の電位Ｖ２１６は、待機時、スタンバイ時および選択時に拘わらず、１．２Ｖに固定されている。
【０１１３】
ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１はいずれもＯＦＦしており、そのゲート電位Ｖｇは、ＮＡＮＤゲートＧ１およびＡＮＤゲートＧ２の動作電圧に基づいてそれぞれ１．５Ｖおよび０Ｖである。また、ビット線ＢＬの電位ＶＢＬは、電源ノードＶｃｃｄの電位に応じて０．６Ｖである。
【０１１４】
このように、待機時、ビット線ＢＬは所定の電位にプリチャージされる。したがって、厚膜トランジスタに比べてリーク電流が大きくなる薄膜トランジスタでＰチャネルＭＯＳトランジスタＰ１を構成しても、ＰチャネルＭＯＳトランジスタＰ１のソース−ドレイン間の電位差が小さく抑えられているので、ＰチャネルＭＯＳトランジスタＰ１におけるリーク電流が抑えられる。
【０１１５】
図１９は、図１６に示した書込駆動回路のスタンバイ時における動作状態を示す図である。図１９を参照して、スタンバイ時における書込駆動回路の動作状態は、図１７に示した待機時における動作状態と同じである。
【０１１６】
図２０は、図１９に示したスタンバイ状態時の電圧配置の一例を示す図である。図２０を参照して、スタンバイ時においては、図１５に示されたセレクタＳＥＬ１によって電源ノードＶｃｃａが選択されるので、電圧Ｖ１は２．５Ｖとなる。また、図１５に示されたセレクタＳＥＬ２によってノード２２０の電位は１．０Ｖとなっており、ＮＡＮＤゲートＧ１は、２．５Ｖの電源電圧および１．０Ｖの接地電圧を受けて動作する。ＡＮＤゲートＧ２は、待機時と同じく１．５Ｖの電源電圧および０Ｖの接地電圧を受けて動作する。電源ノードＶｃｃｄおよび定電圧ノード２１６には、待機時と同様に、それぞれ０．６Ｖおよび１．２Ｖの電圧が印加される。
【０１１７】
ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１はいずれもＯＦＦしており、そのゲート電位Ｖｇは、ＮＡＮＤゲートＧ１およびＡＮＤゲートＧ２の動作電圧に基づいてそれぞれ２．５Ｖおよび０Ｖである。また、ビット線ＢＬの電位ＶＢＬは、電源ノードＶｃｃｄの電位に応じて０．６Ｖである。
【０１１８】
このように、スタンバイ時、電源ノードＶ１の電位およびＰチャネルＭＯＳトランジスタＰ１のゲート電位は、いずれも２．５Ｖに上昇する。ここで、ビット線ＢＬも０．６Ｖにプリチャージされているので、ＰチャネルＭＯＳトランジスタＰ１のゲート−ドレイン間およびソース−ドレイン間の電位差が緩和され、ＰチャネルＭＯＳトランジスタＰ１のゲート絶縁膜の耐圧よりも低く抑えられている。したがって、薄膜トランジスタで構成されるＰチャネルＭＯＳトランジスタＰ１のゲート絶縁膜の信頼性が確保される。
【０１１９】
また、ＰチャネルＭＯＳトランジスタＰ１のソース−ドレイン間における電位差の緩和は、ＰチャネルＭＯＳトランジスタＰ１におけるリーク電流を減少させる。
【０１２０】
図２１は、図１６に示した書込駆動回路の選択時における第１の動作状態を示す図である。図２１を参照して、第１の動作状態においては、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１は、それぞれＯＮ，ＯＦＦされ、ＮチャネルＭＯＳトランジスタＮ２がＯＮされる。ＮチャネルＭＯＳトランジスタＮ３はＯＦＦされる。
【０１２１】
図２２は、図２１に示した第１の動作状態時の電圧配置の一例を示す図である。図２２を参照して、第１の動作状態におけるＮＡＮＤゲートＧ１およびＡＮＤゲートＧ２が受ける電圧、ならびに電源ノードＶ１に印加される電圧は、スタンバイ時と同じである。ＰチャネルＭＯＳトランジスタＰ１のゲート電位は、ＮＡＮＤゲートＧ１の接地電位に応じて１．０Ｖである。定電位ノード２１６の電位Ｖ２１６は、１．２Ｖであり、ビット線ＢＬの電位ＶＢＬは、ＮチャネルＭＯＳトランジスタＮ２において生じる電圧降下の影響によって１．７Ｖ程度となる。
【０１２２】
このように、第１の動作状態時、ビット線ＢＬの電位ＶＢＬは、接地電位よりも電位が高い定電位ノード２１６の電位Ｖ２１６よりもさらに高い電位に上昇するが、ＰチャネルＭＯＳトランジスタＰ１のソース電位が２．５Ｖにブーストされるので、ＰチャネルＭＯＳトランジスタＰ１のソース−ドレイン間には、十分な電位差が発生する。さらに、ＰチャネルＭＯＳトランジスタＰ１は、電流駆動力の大きい薄膜トランジスタで構成されている。したがって、ＰチャネルＭＯＳトランジスタＰ１の電流駆動力が確保される。
【０１２３】
また、電源ノードＶ１の電位が２．５Ｖに上昇するに際して、ＰチャネルＭＯＳトランジスタＰ１のゲート電位ＶｇがＮＡＮＤゲートＧ１の接地電位に応じて１．０Ｖに上昇するので、ＰチャネルＭＯＳトランジスタＰ１におけるソース−ゲート間の電圧差は緩和されている。したがって、ＰチャネルＭＯＳトランジスタＰ１が薄膜トランジスタで構成されていても、ＰチャネルＭＯＳトランジスタＰ１のゲート絶縁膜の信頼性が確保される。
【０１２４】
図２３は、図１６に示した書込駆動回路の選択時における第２の動作状態を示す図である。図２３を参照して、第２の動作状態においては、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１は、それぞれＯＦＦ，ＯＮされ、ＮチャネルＭＯＳトランジスタＮ２がＯＮされる。ＮチャネルＭＯＳトランジスタＮ３はＯＦＦされる。
【０１２５】
図２４は、図２３に示した第２の動作状態時の電圧配置の一例を示す図である。図２４を参照して、第２の動作状態におけるＮＡＮＤゲートＧ１およびＡＮＤゲートＧ２が受ける電圧、ならびに電源ノードＶ１に印加される電圧も、スタンバイ時と同じである。定電位ノード２１６の電位Ｖ２１６は、１．２Ｖであり、ビット線ＢＬの電位ＶＢＬは、ＮチャネルＭＯＳトランジスタＮ２において生じる電圧降下の影響によって０．８Ｖ程度となる。
【０１２６】
このように、第２の動作状態時、ビット線ＢＬの電位ＶＢＬは、電源ノードＶ１よりも電位が低い定電位ノード２１６の電位Ｖ２１６よりもさらに低い電位に低下するが、ＮチャネルＭＯＳトランジスタＮ１は、薄膜トランジスタで構成されているので、その電流駆動力は確保される。
【０１２７】
なお、上記においては、待機時、ビット線ＢＬは０．６Ｖにプリチャージされたが、電源ノードＶ１およびＰチャネルＭＯＳトランジスタＰ１のゲート電位に合わせて、電源ノードＶｃｃｄの電位を１．５Ｖとしてもよい。これにより、待機時において、ビット線ＢＬのプリチャージ電位は１．５Ｖとなり、リーク電流が大きくなる薄膜トランジスタでＰチャネルＭＯＳトランジスタＰ１を構成しても、ＰチャネルＭＯＳトランジスタＰ１のソース、ドレインおよびゲート間の電位差は０であるので、ＰチャネルＭＯＳトランジスタＰ１においてリーク電流を０とすることができる。
【０１２８】
また、待機時において、ＮチャネルＭＯＳトランジスタＮ１のリーク電流も考慮して、ビット線ＢＬのプリチャージ電位が電源ノードＶ１に印加される電位と接地ノードＧＮＤに印加される電位との中間電位になるようにプリチャージ電位を設定してもよい。
【０１２９】
さらに、スタンバイ時において、ＰチャネルＭＯＳトランジスタＰ１のゲート絶縁膜の耐圧を考慮して、電源ノードＶ１の電位の上昇に応じてプリチャージ電位を上昇させてもよい。たとえば、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１の耐圧が１．５Ｖ程度であれば、スタンバイ時におけるプリチャージ電位を１．２Ｖ程度に上昇させることによって、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１のゲート−ドレイン間およびソース−ドレイン間の電位差は、１．５Ｖ以内に抑えられる。これにより、ＰチャネルＭＯＳトランジスタＰ１のゲート絶縁膜の信頼性が確保される。
【０１３０】
また、さらに、ＮチャネルＭＯＳトランジスタＮ１の電流駆動力をより高くするために、電源ノードＶ１の電位がブーストされるとともに、ＮチャネルＭＯＳトランジスタＮ１が接続される接地ノードＧＮＤの電位をＮチャネルＭＯＳトランジスタＮ１の耐圧の範囲内で接地電位よりも低くするようにしてもよい。この場合、電源ノードＶ１に電圧を供給する、セレクタＳＥＬ１、電源ノードＶｃｃａ，ＶｃｃｂおよびＮチャネルＭＯＳトランジスタＮ５２からなる電圧供給回路と同様に、接地ノードＧＮＤに接地電位および接地電位よりも低い電位を選択的に与える電圧供給回路を設けてもよい。なお、この場合、この電圧供給回路は、もう１つの電圧供給回路を構成する。
【０１３１】
また、さらに、第１の動作状態において、ＮチャネルＭＯＳトランジスタＮ１のゲート絶縁膜の耐圧を考慮して、ＮチャネルＭＯＳトランジスタＮ１のゲート電位をしきい値を超えない範囲で上昇させてもよい。これは、ＮチャネルＭＯＳトランジスタＮ１のゲート電位を制御するＡＮＤゲートＧ２のソース電位を上昇させることによって可能である。そこで、たとえば、ＮチャネルＭＯＳトランジスタＮ１の耐圧が１．５Ｖ程度であれば、ＮチャネルＭＯＳトランジスタＮ１のゲート電位を０．５Ｖ程度とすることによって、ＮチャネルＭＯＳトランジスタＮ１のゲート−ドレイン間の電位差は、１．５Ｖ以内に抑えられる。
【０１３２】
また、さらに、第２の動作状態において、ＰチャネルＭＯＳトランジスタＰ１の耐圧を考慮して、ＮＡＮＤゲートＧ１の動作電位および電源ノードＶ１の電位を待機時の値としてもよい。たとえば、ＰチャネルＭＯＳトランジスタＰ１の耐圧が１．５Ｖ程度であれば、ＰチャネルＭＯＳトランジスタＰ１のゲート電位および電源ノードＶ１の電位を待機時の１．５Ｖにすることによって、ＰチャネルＭＯＳトランジスタのゲート−ドレイン間およびソース−ドレイン間の電位差は、１．５Ｖ以内に抑えられる。
【０１３３】
以上のように、この実施の形態２によるＭＲＡＭ１００によれば、書込駆動回路は、ビット線ＢＬの片側にのみ配置されるので、書込駆動回路の占める面積が大幅に削減され、ＭＲＡＭの小型化が実現できる。
【０１３４】
また、書込駆動回路のドライバトランジスタを薄膜トランジスタで形成したので、書込駆動回路による電流駆動力を確保することができる。
【０１３５】
さらに、待機時およびスタンバイ時にプリチャージ回路によってビット線をプリチャージするようにしたので、電流ドライバを構成するドライバトランジスタのゲート絶縁膜の信頼性が確保される。また、ゲートリーク電流およびソース−ドレイン間のリーク電流を大幅に削減することができる。
【０１３６】
［実施の形態３］
実施の形態２では、図１５に示したように、各ライトドライバデコーダは、ビット線に対して、隣接するビット線のライトドライバデコーダと同一側に配置された。実施の形態３では、ビット線に対してライトドライバデコーダがビット線毎に左右交互に配置される。
【０１３７】
実施の形態３によるＭＲＡＭの全体構成は、図１０に示したＭＲＡＭの全体構成と同じであり、その説明は繰返さない。
【０１３８】
図２５は、実施の形態３によるＭＲＡＭにおける書込駆動回路の構成を示す回路図である。図２５は、実施の形態２における図１５に対応した図であり、図１５と同様に、複数あるビット線のうち隣接する４本のビット線に関する部分についてのみ示されている。なお、図１５に示された書込駆動回路と重複する部分についての説明は繰返さない。
【０１３９】
図２５を参照して、ビット線ＢＬａに対応して、電流ドライバを構成するＰチャネルＭＯＳトランジスタＰ１１およびＮチャネルＭＯＳトランジスタＮ１１、ならびにライトドライバデコーダＢＬＤＫ１を構成するＮＡＮＤゲートＧ１１およびＡＮＤゲートＧ２１は、ビット線ＢＬａの第１の側（図２５においてビット線ＢＬａの左側）に配置される。一方、ＮチャネルＭＯＳトランジスタＮ２１およびプリチャージ回路を構成するＮチャネルＭＯＳトランジスタＮ３１は、ビット線ＢＬａの第２の側（図２５においてビット線ＢＬａの右側）に配置される。
【０１４０】
ビット線ＢＬａに隣接するビット線ＢＬｂにおいては、電流ドライバを構成するＰチャネルＭＯＳトランジスタＰ１２およびＮチャネルＭＯＳトランジスタＮ１２、ならびにライトドライバデコーダＢＬＤＫ２を構成するＮＡＮＤゲートＧ１２およびＡＮＤゲートＧ２２は、ビット線ＢＬｂの第２の側に配置され、ＮチャネルＭＯＳトランジスタＮ２２およびプリチャージ回路を構成するＮチャネルＭＯＳトランジスタＮ３２は、ビット線ＢＬｂの第１の側に配置される。
【０１４１】
以下のビット線についても、同様に、隣接するビット線に対して電流ドライバが左右に交互配置され、この電流ドライバに対応してライトドライバデコーダ、プリチャージ回路、定電位ノードが配置される。
【０１４２】
そして、対応するビット線の第１の側に配置された電流ドライバおよびライトドライバデコーダは、セレクタＳＥＬ１，ＳＥＬ２から電圧の供給を受け、対応するビット線の第２の側に配置された電流ドライバおよびライトドライバデコーダは、セレクタＳＥＬ１，ＳＥＬ２とそれぞれ同じ機能を有するセレクタＳＥＬ３，ＳＥＬ４から電圧の供給を受ける。
【０１４３】
なお、ビット線の第２の側に配置された電流ドライバおよびライトドライバデコーダ用にセレクタＳＥＬ３，ＳＥＬ４を別途設けることなく、セレクタＳＥＬ１，ＳＥＬ２からビット線の第２の側に配置された電流ドライバおよびライトドライバデコーダへ配線を設けて電圧を供給するような構成としてもよい。
【０１４４】
以上のように、実施の形態３によるＭＲＡＭによれば、隣接するビット線について電流ドライバの配置を左右交互に配置するようにしたので、レイアウトの込み具合を解消し、レイアウト設計の自由度が向上する。
【０１４５】
なお、上記の各実施の形態では、プリチャージ回路を構成するトランジスタは、ＮチャネルＭＯＳトランジスタとしたが、ＰチャネルＭＯＳトランジスタで構成してもよい。上記において、ＮチャネルＭＯＳトランジスタを用いたのは、プリチャージ電位（０．６Ｖ）がＰチャネルＭＯＳトランジスタのしきい値電圧と近い値であるため、トランジスタとしてのＯＮ抵抗が大きくなり、ノードまたはビット線をプリチャージできなくなる可能性があるからである。
【０１４６】
しかしながら、電流ドライバの耐圧の関係からプリチャージ電位をより高くする必要があるときは、逆にＮチャネルＭＯＳトランジスタの方がＯＮ抵抗が大きくなるため、この場合は、ＰチャネルＭＯＳトランジスタを用いる方が望ましい。なお、ＰチャネルＭＯＳトランジスタを用いた場合は、ゲートにプリチャージ信号ＰＲＥの反転信号／ＰＲＥを受ける。
【０１４７】
また、上記の各実施の形態では、プリチャージ電位は、プリチャージ回路によって与えられたが、別途プリチャージ回路を設けることなく、定電位ノードを用いてビット線をプリチャージしてもよい。すなわち、データ読出時以外は、ビット線を定電位ノードに接続するＮチャネルＭＯＳトランジスタを常時ＯＮし、電流ドライバを構成するドライバトランジスタがいずれもＯＦＦしているときは、定電位ノードからビット線をプリチャージし、選択状態となってドライバトランジスタのいずれかがＯＮしたときは、上述した定電位ノードとしての機能を果たすようにしてもよい。
【０１４８】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４９】
【発明の効果】
この発明によれば、ビット線に電流を双方向に流す書込駆動回路がビット線の片側にのみ配置されるので、書込駆動回路の占める面積が大幅に削減され、その結果、半導体記憶装置の小型化が実現できる。
【０１５０】
また、書込駆動回路を片側配置とすることによって、ビット線選択情報やデータ情報などの信号をビット線の片側に集中することができ、書込駆動回路の制御が容易になる。
【図面の簡単な説明】
【図１】この発明による書込駆動回路の構成を示す回路図である。
【図２】図１に示す書込駆動回路の待機時における動作状態を示す図である。
【図３】図１に示す書込駆動回路の待機時における電圧配置を示す図である。
【図４】図１に示す書込駆動回路のスタンバイ時における動作状態を示す図である。
【図５】図１に示す書込駆動回路のスタンバイ時における電圧配置を示す図である。
【図６】図１に示す書込駆動回路の選択時における第１の動作状態を示す図である。
【図７】図１に示す書込駆動回路の第１の動作状態における電圧配置を示す図である。
【図８】図１に示す書込駆動回路の選択時における第２の動作状態を示す図である。
【図９】図１に示す書込駆動回路の第２の動作状態における電圧配置を示す図である。
【図１０】この発明によるＭＲＡＭの全体構成を示す概略ブロック図である。
【図１１】ＭＲＡＭのメモリセルの構成を示す概略図である。
【図１２】ＭＴＪメモリセルへのデータ書込動作を説明する概念図である。
【図１３】ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図１４】図１０に示すＭＲＡＭの要部の構成を示す回路図である。
【図１５】実施の形態２によるＭＲＡＭにおける書込駆動回路の構成を示す回路図である。
【図１６】図１５に示す各書込駆動回路における電圧配置を説明するためにその要部の構成を概略的に示した回路図である。
【図１７】図１６に示す書込駆動回路の待機時における動作状態を示す図である。
【図１８】図１７に示す待機状態時の電圧配置の一例を示す図である。
【図１９】図１６に示す書込駆動回路のスタンバイ時における動作状態を示す図である。
【図２０】図１９に示すスタンバイ状態時の電圧配置の一例を示す図である。
【図２１】図１６に示す書込駆動回路の選択時における第１の動作状態を示す図である。
【図２２】図２１に示す第１の動作状態時の電圧配置の一例を示す図である。
【図２３】図１６に示す書込駆動回路の選択時における第２の動作状態を示す図である。
【図２４】図２３に示す第２の動作状態時の電圧配置の一例を示す図である。
【図２５】実施の形態３によるＭＲＡＭにおける書込駆動回路の構成を示す回路図である。
【符号の説明】
１ 書込駆動回路、２ 電流ドライバ、４ ゲート電位制御回路、６ プリチャージ回路、８，２１６ 定電位ノード、１０ 負荷回路、１００ ＭＲＡＭ、１０５ コントロール回路、１１０ メモリアレイ、１２０ 行選択回路、１２０ａ ワード線デコーダ、１２０ｂ ライトディジット線デコーダ、１２５ 列デコーダ、１３０，１３５ 読出／書込制御回路、２０２〜２０６ センスアンプ、２０８ ラッチ回路、２１０ 出力バッファ、２１２ データ入出力端子、ＡＴＲ アクセストランジスタ、ＢＬ，ＢＬａ，ＢＬｂ ビット線、ＢＬＤＫ，ＢＬＤＫ１，ＢＬＤＫ２ ライトドライバデコーダ、ＤＩＯ データ線対、ＤＷＬ ダミーワード線、ＤＷＤＬ ダミーライトディジット線、ＦＬ 固定磁化層、Ｇ１，Ｇ１０１ ＮＡＮＤゲート、Ｇ２，Ｇ１０２ ＡＮＤゲート、ＧＮＤ 接地ノード、ＭＣ ＭＴＪメモリセル、ＮＤ１，ＮＤ１０１，ＮＤ１０２ ノード、ＲＣＳＬ リードコラム選択線、ＲＢＬ リードビット線、ＲＳＧ１，ＲＳＧ２ 読出選択ゲート、ＳＥＬ１〜ＳＥＬ４ セレクタ、ＳＬ ソース線、ＴＢトンネルバリア、ＴＭＲ トンネル磁気抵抗素子、Ｖｃｃ，Ｖｃｃａ〜Ｖｃｃｄ，Ｖｐｒｅ 電源ノード、ＶＬ 自由磁化層、ＷＡＣＴ ライトビット線選択信号、ＷＢＬ ライトビット線、ＷＤＬ ライトディジット線、ＷＬ ワード線。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、メモリセルにデータを書込むためにビット線に双方向に電流を流すことができる書込駆動回路を備える半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、低消費電力で不揮発性の記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が注目されている。ＭＲＡＭは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
ＭＲＡＭにおいては、データ書込時、所定の電源電圧が供給されて動作する書込駆動回路によって、選択ビット線においては書込データに応じた方向に電流が流され、非選択ビット線はフローティング状態とされる。そして、選択ビット線において所定量の電流が流れることによって、データ書込対象のメモリセルにおいて自由磁化層と呼ばれる強磁性層の磁化方向が変化する。そして、この内部状態の変化により抵抗値が変化することを利用してメモリセルにデータが不揮発的に記憶される。
【０００４】
ＭＲＡＭにおいてデータの書込みを行なうには、上記のように、ビット線に双方向に電流を流す必要がある。そこで、従来のＭＲＡＭにおいては、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとからなる書込駆動回路が各ビット線の両側に配置され、書込データに応じて一方の書込駆動回路から他方の書込駆動回路へ電流を流すことによってメモリセルへのデータの書込みが行なわれている。
【０００５】
一方、特開２００２−１９７８５１号公報には、ＭＲＡＭにおいてワード線およびビット線に発生するエレクトロマイグレーション現象を防止することを課題として、ワード線においては一端の電位を固定して他端の電位を変化させ、ビット線においては両端の電位もしくは少なくとも一端の電位を変化させることによって、データ書込後にデータ書込時と逆方向の電流を配線に流し、上記エレクトロマイグレーション現象を防止する技術が開示されている（特許文献１参照）。
【０００６】
【特許文献１】
特開２００２−１９７８５１号公報
【０００７】
【発明が解決しようとする課題】
近年、電子機器の携帯化などを背景に、半導体記憶装置に対する小型化のニーズがますます高まってきている。上述のように、ビット線に双方向に電流を流すことによってメモリセルにデータを書込む半導体記憶装置においては、一般に、ビット線ごとに、かつ、その両側に電流ドライバである書込駆動回路が配置されている。このため、書込駆動回路の占有面積が大きく、また、多数の書込駆動回路のために配線総数も多くなっている。そこで、ＭＲＡＭに代表されるこのような半導体記憶装置においては、特に、書込駆動回路の面積削減、およびそれ自体の数の削減が従来より課題とされている。
【０００８】
また、ビット線に電流を流してメモリセルにデータを書込む場合、書込駆動回路の電流駆動力は十分に確保されなければならず、書込駆動回路の削減による電流駆動力の低下に十分留意する必要がある。ここで、電流駆動力の確保という点からは、書込駆動回路の削減の有無に拘わらず、ビット線に電流が流されたときにビット線に接続される負荷抵抗（下流に配置されるゲートトランジスタなど）において発生する電圧降下の影響も考慮する必要がある。すなわち、負荷抵抗により生じる電圧降下は、書込駆動回路を構成するドライバトランジスタのソース−ドレイン間電圧を小さくするように作用するため、この影響によっても電流駆動力は低下する。したがって、これらを考慮したうえで、書込駆動回路の電流駆動力が十分に確保されなければならない。
【０００９】
さらに、近年の省エネルギー化を背景に、半導体記憶装置においては、小型化に加え、低消費電力化も大きな課題となっている。上述の特開２００２−１９７８５１号公報に記載のＭＲＡＭは、エレクトロマイグレーション現象を防止して動作安定性の向上を図るには有用であるが、上述のように、近年はさらに、半導体記憶装置の小型化、半導体記憶装置を小型化したうえでの動作安定化、および低消費電力化を実現する半導体記憶装置が望まれている。
【００１０】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、書込駆動回路の面積を削減して装置の小型化を実現する半導体記憶装置を提供することである。
【００１１】
また、この発明の別の目的は、書込駆動回路の面積を削減して装置の小型化を図り、電流駆動力の低下をさらに防止する半導体記憶装置を提供することである。
【００１２】
また、さらに、この発明の別の目的は、書込駆動回路の面積を削減して装置の小型化を図り、低消費電力化をさらに実現する半導体記憶装置を提供することである。
【００１３】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、行列状に配置される複数のメモリセルと、複数のメモリセルの列に対応して設けられる複数のビット線と、複数のビット線に対応して設けられ、各々が対応するビット線の一端に接続される複数の書込駆動回路とを備え、複数のビット線の各々は、データ書込時、他端の電位が所定の電位に固定され、複数の書込駆動回路の各々は、所定の電位よりも高い第１の電位の電圧および所定の電位よりも低い第２の電位の電圧を受け、書込データが第１の論理レベルのとき、第１の電位と所定の電位との電位差に基づいて対応するビット線の一端から他端へ電流を流し、書込データが第１の論理レベルに相補な第２の論理レベルのとき、所定の電位と第２の電位との電位差に基づいて対応するビット線の他端から一端へ電流を流す。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１５】
［実施の形態１］
図１は、この発明による書込駆動回路の構成を示す回路図である。図１を参照して、書込駆動回路１は、ノードＮＤ１と、電流ドライバ２と、ゲート電位制御回路４と、プリチャージ回路６と、定電位ノード８と、負荷回路１０とを備える。
【００１６】
電流ドライバ２は、ＰチャネルＭＯＳトランジスタＰ１０１と、ＮチャネルＭＯＳトランジスタＮ１０１と、電源ノードＶｃｃと、接地ノードＧＮＤとを含む。ＰチャネルＭＯＳトランジスタＰ１０１は、電源ノードＶｃｃとノードＮＤ１との間に接続され、ＮＡＮＤゲートＧ１０１からの制御電圧をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１０１は、ノードＮＤ１と接地ノードＧＮＤとの間に接続され、ＡＮＤゲートＧ１０２からの制御電圧をゲートに受ける。
【００１７】
電流ドライバ２は、ゲート電位制御回路４によってその動作が制御され、電源ノードＶｃｃと定電位ノード８との電位差、および定電位ノード８と接地ノードＧＮＤとの電位差に基づいて、ノードＮＤ１に双方向に電流を流す。ＰチャネルＭＯＳトランジスタＰ１０１が接続される電源ノードＶｃｃの電位は、後述するように、書込駆動回路１の動作状態に応じて変化する。
【００１８】
ゲート電位制御回路４は、ＮＡＮＤゲートＧ１０１と、ＡＮＤゲートＧ１０２とを含む。ＮＡＮＤゲートＧ１０１は、少なくとも１つの駆動条件信号の論理積を演算し、その演算結果を反転した信号を出力する。ＡＮＤゲートＧ１０２は、前述の少なくとも１つの駆動条件信号の論理積を演算した信号を出力する。
【００１９】
ゲート電位制御回路４は、駆動条件信号に応じて電流ドライバ２の動作を制御し、トライステート状態を形成することができる。すなわち、ゲート電位制御回路４は、ＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１をそれぞれＯＮ，ＯＦＦすることによって電流ドライバ２からノードＮＤ１へ電流が流れる第１の状態と、ＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１をそれぞれＯＦＦ，ＯＮすることによってノードＮＤ１から電流ドライバ２へ電流が流れる第２の状態と、ＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１をいずれもＯＦＦすることによってノードＮＤ１に電流を流さない第３の状態とを形成することができる。
【００２０】
ゲート電位制御回路４は、図示されない電源ノードおよび接地ノードから供給される電圧に基づいて動作する。そして、このゲート電位制御回路４に供給される電圧も、後述するように、書込駆動回路１の動作状態に応じて変化する。
【００２１】
プリチャージ回路６は、ＮチャネルＭＯＳトランジスタＮ１０２と、電源ノードＶｐｒｅとを含む。ＮチャネルＭＯＳトランジスタＮ１０２は、電源ノードＶｐｒｅとノードＮＤ１との間に接続され、プリチャージ信号ＰＲＥをゲートに受ける。
【００２２】
プリチャージ回路６は、電流ドライバ２によってノードＮＤ１に電流が流されていないときにノードＮＤ１を所定の電圧にプリチャージし、ノードＮＤ１に電流が流されているときは、ＮチャネルＭＯＳトランジスタＮ１０２がＯＦＦされて不活性化される。
【００２３】
定電位ノード８は、電位が固定されたノードであって、その電位は、電源ノードＶｃｃに印加される電源電圧と接地ノードＧＮＤに印加される接地電圧との間の電位に設定される。
【００２４】
ノードＮＤ１と定電位ノード８との間に接続される負荷回路１０は、ノードＮＤ１に流れる電流の大きさを調整する等価抵抗に相当する。具体的には、負荷回路１０は、ノードＮＤ１に対して定電位ノード８の接続／切離しを行なうスイッチトランジスタなどが該当する。負荷回路１０がＯＦＦ状態にあるとき、負荷回路１０は超高抵抗となり、ノードＮＤ１と定電位ノード８との間に電流はほとんど流れない。一方、負荷回路１０がＯＮ状態にあるとき、負荷回路１０は低抵抗となり、ノードＮＤ１と定電位ノード８との間には電流ドライバ２側の電位と定電位ノード８の電位との電位差に応じた電流が流れる。
【００２５】
負荷回路１０が設けられているのは、この書込駆動回路１が半導体記憶装置に用いられたとき、データ読出時およびノードＮＤ１をプリチャージ回路６によってプリチャージする時、定電位ノード８をノードＮＤ１から切離す必要があるからである。
【００２６】
この書込駆動回路１においては、電流ドライバ２がノードＮＤ１に電流を流すときと流さないときとで各電源ノードの電圧配置が変化する。電流ドライバ２が電流を流さないときは、書込駆動回路１がスタンバイ中であるか否かに応じてさらに電圧配置が変化する。以下では、書込駆動回路１が不活性化されており、かつ、電流ドライバ２が電流を流さないときを「待機時」と称し、書込駆動回路１が活性化されており、かつ、電流ドライバ２が電流を流さないときを「スタンバイ時」と称し、電流ドライバ２が電流を流すときを「選択時」と称する。
【００２７】
次に、この書込駆動回路１の特徴点について述べる。書込駆動回路１の第１の特徴点は、ノードＮＤ１に双方向に電流を流す電流ドライバ２がノードＮＤ１の片側のみに配置され、ノードＮＤ１の他端側は、定電位ノード８によって電位が固定されることである。そして、電流ドライバ２を構成するＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１のＯＮ／ＯＦＦを制御することによって、電源ノードＶｃｃから電源ノードＶｃｃの電位よりも低電位の定電位ノード８へ、すなわち電流ドライバ２から負荷回路１０へ向かう方向に電流を流すことができ、また、接地ノードＧＮＤの電位よりも高電位の定電位ノード８から接地ノードＧＮＤへ、すなわち負荷回路１０から電流ドライバ２へ向かう方向に電流を流すことができる。
【００２８】
書込駆動回路１の第２の特徴点は、電流ドライバ２を構成するＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１が、電流駆動系よりも低電圧で動作する周辺回路系で通常用いられるトランジスタの膜厚と同等の膜厚からなるゲート絶縁膜を有するトランジスタで構成されていることである。
【００２９】
なお、以下では、このような膜厚からなるゲート絶縁膜を有するトランジスタを「薄膜トランジスタ」と称し、これに対して、これまで通常電流駆動系で用いられていたトランジスタを「厚膜トランジスタ」とも称する。
【００３０】
電流ドライバ２が薄膜トランジスタで構成されるのは、ノードＮＤ１に双方向に電流を流す電流ドライバ２をノードＮＤ１の片側配置にしたため、電流ドライバを両側配置にした場合に比べてノードＮＤ１の両端に生じる電位差が小さくなることによる電流駆動力の低下を防止するためである。
【００３１】
すなわち、電流ドライバをノードの両側配置にする場合は、電源ノードＶｃｃと接地ノードＧＮＤとの電位差が電流駆動力となる。しかしながら、この書込駆動回路１においては、電源ノードＶｃｃと接地ノードＧＮＤよりも電位の高い定電位ノード８との電位差、または、電源ノードＶｃｃよりも電位の低い定電位ノード８と接地ノードＧＮＤとの電位差によって電流駆動力が決まり、両側配置の場合に比べて電流駆動力を発生させる電位差が小さい。
【００３２】
したがって、この書込駆動回路１では、電流ドライバを構成するトランジスタに電流駆動力の大きい薄膜トランジスタを用いることによって電流駆動力が確保されている。なお、薄膜トランジスタを用いることによるゲート絶縁膜の耐圧およびリーク電流増大の問題については、後述する第４の特徴点によって、その解決が図られている。
【００３３】
書込駆動回路１の第３の特徴点は、書込駆動回路１が活性化されると、電源ノードＶｃｃの電位がブーストされることである。電流ドライバ２から定電位ノード８へ電流が流されているとき、ノードＮＤ１の電位は、負荷回路１０において発生する電圧降下の影響によって定電位ノード８の電位よりも上昇する。したがって、ＰチャネルＭＯＳトランジスタＰ１０１のソース−ドレイン間電圧はさらに低下し、書込駆動回路１の電流駆動力もさらに低下する。
【００３４】
そこで、この書込駆動回路１においては、電流ドライバ２を薄膜トランジスタで構成したうえ、さらに、書込駆動回路１が活性化されると電源ノードＶｃｃの電位がブーストされ、電流駆動力の低下の防止が図られる。
【００３５】
また、電源ノードＶｃｃの電位がブーストされるのに応じて、ゲート電位制御回路４の動作電位もブーストされる。そうすると、ＰチャネルＭＯＳトランジスタＰ１０１のゲート電位もブーストされ、電源ノードＶｃｃの電位がブーストされた状態でＰチャネルＭＯＳトランジスタＰ１０１がＯＮしたときに、ＰチャネルＭＯＳトランジスタＰ１０１のソース−ゲート間に生じる過大な電位差が緩和される。これにより、ゲート絶縁膜の信頼性が確保される。
【００３６】
なお、上記においては、電流ドライバ２側から定電位ノード８側に向けて電流が流される場合について説明したが、定電位ノード８側から電流ドライバ２側に向けて電流が流される場合についても同様に考えることができる。すなわち、定電位ノード８側から電流ドライバ２側に向けて電流が流される場合、書込駆動回路１の活性化に応じて接地ノードＧＮＤの電位を接地レベルより下げるように変化させ、ＮチャネルＭＯＳトランジスタＮ１０１のドレイン−ソース間の電位差を大きくすることによって電流駆動力の低下の防止を図ることができる。
【００３７】
書込駆動回路１の第４の特徴点は、ノードＮＤ１に電流が流されていない待機時またはスタンバイ時に、プリチャージ回路６によってノードＮＤ１がプリチャージされることである。電源ノードＶｃｃは、選択時の前段階であるスタンバイ時に前もってブーストされ、また、それに応じてＰチャネルＭＯＳトランジスタＰ１０１のゲート電位もブーストされている。しかしながら、ドレイン部（ノードＮＤ１）の電位が接地レベルでは、薄膜トランジスタで構成されるＰチャネルＭＯＳトランジスタＰ１０１におけるゲート−ドレイン間およびソース−ドレイン間に過大な電界が生じ、ゲート絶縁膜が破壊されるおそれがある。
【００３８】
そこで、ノードＮＤ１をプリチャージ回路６によって所定の電位にプリチャージすることによって、ＰチャネルＭＯＳトランジスタＰ１０１におけるゲート−ドレイン間およびソース−ドレイン間の電位差が緩和される。これにより、ＰチャネルＭＯＳトランジスタＰ１０１のゲート絶縁膜の信頼性が確保される。
【００３９】
また、ＰチャネルＭＯＳトランジスタＰ１０１は、厚膜トランジスタに比べてリーク電流が大きくなる薄膜トランジスタで構成されるが、ノードＮＤ１をプリチャージすることによってＰチャネルＭＯＳトランジスタＰ１０１のソース−ドレイン間の電位差が抑えられるので、ＰチャネルＭＯＳトランジスタＰ１０１におけるリーク電流も抑えられる。
【００４０】
図２は、図１に示した書込駆動回路１の待機時における動作状態を示す図である。図２を参照して、待機時においては、電流ドライバであるＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１はＯＦＦされる。そして、ＮチャネルＭＯＳトランジスタＮ１０２がＯＮされ、ノードＮＤ１が所定の電位にプリチャージされる。なお、負荷回路１０は、ＯＦＦ状態、すなわち動作していない状態である。
【００４１】
図３は、図１に示した書込駆動回路１の待機時における電圧配置を示す図である。図３を参照して、ＮＡＮＤゲートＧ１０１およびＡＮＤゲートＧ１０２は、いずれも１．５Ｖの電源電圧および０Ｖの接地電圧を受けて動作する。これにより、ＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１のゲート電位Ｖｇは、それぞれ１．５Ｖおよび０Ｖとなる。また、電源ノードＶｃｃ，Ｖｐｒｅには、それぞれ１．５Ｖ，０．６Ｖの電圧が印加される。ＮチャネルＭＯＳトランジスタＮ１０２がＯＮされているので、ノードＮＤ１の電位は、電源ノードＶｐｒｅの電位に応じて０．６Ｖとなる。定電位ノード８の電位Ｖ８は、待機時、スタンバイ時および選択時に拘わらず、１．２Ｖに固定されている。
【００４２】
このように、待機時、ノードＮＤ１は所定の電位にプリチャージされる。したがって、厚膜トランジスタに比べてリーク電流が大きくなる薄膜トランジスタでＰチャネルＭＯＳトランジスタＰ１０１を構成しても、ＰチャネルＭＯＳトランジスタＰ１０１のソース−ドレイン間の電位差が小さく抑えられているので、ＰチャネルＭＯＳトランジスタＰ１０１におけるリーク電流が抑えられる。
【００４３】
図４は、図１に示した書込駆動回路１のスタンバイ時における動作状態を示す図である。スタンバイ時における書込駆動回路１の動作状態は、図２に示した待機時における動作状態と同じである。
【００４４】
図５は、図１に示した書込駆動回路１のスタンバイ時における電圧配置を示す図である。図５を参照して、スタンバイ時においては、電源ノードＶｃｃの電位が１．５Ｖから２．５Ｖにブーストされる。これに応じて、ＮＡＮＤゲートＧ１０１の動作電位もブーストされ、ＮＡＮＤゲートＧ１０１は、２．５Ｖの電源電圧および１．０Ｖの接地電圧を受けて動作する。これにより、ＰチャネルＭＯＳトランジスタＰ１０１のゲート電位Ｖｇは２．５Ｖとなる。そして、ＰチャネルＭＯＳトランジスタＰ１０１におけるゲート−ドレイン間およびソース−ドレイン間の電位差がＰチャネルＭＯＳトランジスタＰ１０１のゲート絶縁膜の耐圧を超えないように、電源ノードＶｐｒｅには所定の電圧が印加される。ここでは、待機時と同じく０．６Ｖの電圧が印加され、ノードＮＤ１の電圧レベルは０．６Ｖとなる。
【００４５】
このように、スタンバイ時、電源ノードＶｃｃが受ける電位は、２．５Ｖにブーストされる。ここで、ノードＮＤ１も所定の電位にプリチャージされているので、ＰチャネルＭＯＳトランジスタＰ１０１のソース−ドレイン間の電位差は、ＰチャネルＭＯＳトランジスタＰ１０１の耐圧よりも低く抑えられている。したがって、ＰチャネルＭＯＳトランジスタＰ１０１を薄膜トランジスタで構成しても、ＰチャネルＭＯＳトランジスタＰ１０１のゲート絶縁膜の信頼性が確保される。
【００４６】
図６は、図１に示した書込駆動回路１の選択時における第１の動作状態を示す図である。この第１の動作状態は、電流ドライバ２側から定電位ノード８側へ電流が流されるときの状態である。
【００４７】
図６を参照して、第１の動作状態においては、ＰチャネルＭＯＳトランジスタＰ１０１がＯＮされ、ＮチャネルＭＯＳトランジスタＮ１０１，Ｎ１０２がＯＦＦされる。負荷回路１０は、ＯＮ状態、すなわち動作状態となり、電源ノードＶｃｃからＰチャネルＭＯＳトランジスタＰ１０１、ノードＮＤ１および負荷回路１０を介して定電位ノード８へ電流が流れる。
【００４８】
図７は、図１に示した書込駆動回路１の第１の動作状態における電圧配置を示す図である。図７を参照して、第１の動作状態におけるＮＡＮＤゲートＧ１０１およびＡＮＤゲートＧ１０２ならびに電源ノードＶｃｃが受ける電圧レベルは、スタンバイ時と同じである。ＰチャネルＭＯＳトランジスタＰ１０１のゲート電位Ｖｇは、ＮＡＮＤゲートＧ１０１の接地電位に応じて１．０Ｖとなる。定電位ノード８の電位Ｖ８は、１．２Ｖであり、ノードＮＤ１の電位は、負荷回路１０の等価抵抗により生じる電圧降下の影響によって１．７Ｖ程度となる。
【００４９】
このように、第１の動作状態時、ノードＮＤ１の電位は、接地電位よりも電位の高い定電位ノード８の電位Ｖ８からもさらに上昇するが、電源ノードＶｃｃの電位が２．５Ｖにブーストされるので、ＰチャネルＭＯＳトランジスタＰ１０１のソース−ドレイン間には、十分な電位差が発生する。したがって、ＰチャネルＭＯＳトランジスタＰ１０１は、飽和領域で動作することができ、所定の電流駆動力が確保される。
【００５０】
また、電流駆動力を確保するため、電源ノードＶｃｃの電位が２．５Ｖにブーストされているが、ＰチャネルＭＯＳトランジスタＰ１０１のゲート電位ＶｇもＮＡＮＤゲートＧ１０１の接地電位に応じて１．０Ｖに上昇するので、ＰチャネルＭＯＳトランジスタＰ１０１のソース−ゲート間には、１．５Ｖの電位差しか発生しない。したがって、ＰチャネルＭＯＳトランジスタＰ１０１が薄膜トランジスタで構成されていても、ＰチャネルＭＯＳトランジスタＰ１０１のゲート絶縁膜の信頼性が確保される。
【００５１】
図８は、図１に示した書込駆動回路１の選択時における第２の動作状態を示す図である。この第２の動作状態は、定電位ノード８側から電流ドライバ２側へ電流が流されるときの状態である。
【００５２】
図８を参照して、第２の動作状態においては、ＮチャネルＭＯＳトランジスタＮ１０１がＯＮされ、ＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０２がＯＦＦされる。負荷回路１０は、ＯＮ状態、すなわち動作状態となり、定電位ノード８から負荷回路１０、ノードＮＤ１およびＮチャネルＭＯＳトランジスタＮ１０１を介して接地ノードＧＮＤへ電流が流れる。
【００５３】
図９は、図１に示した書込駆動回路１の第２の動作状態における電圧配置を示す図である。図９を参照して、第２の動作状態におけるＮＡＮＤゲートＧ１０１およびＡＮＤゲートＧ１０２ならびに電源ノードＶｃｃが受ける電圧レベルは、スタンバイ時および第１の動作状態時と同じである。ＮチャネルＭＯＳトランジスタＮ１０１のゲート電位Ｖｇは、ＡＮＤゲートＧ１０１の電源電位に応じて１．５Ｖである。定電位ノード８の電位Ｖ８は、１．２Ｖであり、ノードＮＤ１の電位は、負荷回路１０の等価抵抗により生じる電圧降下の影響によって０．８Ｖ程度となる。
【００５４】
このように、第２の動作状態時、ノードＮＤ１の電位は、電源ノードＶｃｃよりも電位が低い定電位ノード８の電位Ｖ８からもさらに低下するが、ＮチャネルＭＯＳトランジスタＮ１０１は、薄膜トランジスタで構成されているので、所定の電流駆動力が確保される。
【００５５】
なお、上記においては、待機時、ノードＮＤ１が０．６Ｖにプリチャージされたが、電源ノードＶｃｃおよびＰチャネルＭＯＳトランジスタＰ１０１のゲート電位に合わせてプリチャージ電位を１．５Ｖとしてもよい。これにより、リーク電流が大きくなる薄膜トランジスタでＰチャネルＭＯＳトランジスタＰ１０１を構成しても、ＰチャネルＭＯＳトランジスタＰ１０１のソース、ドレインおよびゲート間の電圧差は０となるので、ＰチャネルＭＯＳトランジスタＰ１０１におけるリーク電流を０にすることができる。
【００５６】
また、待機時において、ＮチャネルＭＯＳトランジスタＮ１０１のリーク電流も考慮して、ノードＮＤ１のプリチャージ電位が電源ノードＶｃｃに印加される電位と接地ノードＧＮＤに印加される電位との中間電位になるようにプリチャージ電位を設定してもよい。
【００５７】
さらに、スタンバイ時において、ＰチャネルＭＯＳトランジスタＰ１０１の耐圧を考慮して、電源ノードＶｃｃの電位の上昇に応じてプリチャージ電位を上昇させてもよい。たとえば、ＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１のゲート絶縁膜の耐圧が１．５Ｖ程度であれば、スタンバイ時におけるプリチャージ電位を１．２Ｖ程度に上昇させることによって、ＰチャネルＭＯＳトランジスタＰ１０１およびＮチャネルＭＯＳトランジスタＮ１０１のゲート−ドレイン間およびソース−ドレイン間の電位差を１．５Ｖ以内に抑えることができる。これにより、ＰチャネルＭＯＳトランジスタＰ１０１のゲート絶縁膜の信頼性が確保される。
【００５８】
また、さらに、ＮチャネルＭＯＳトランジスタＮ１０１の電流駆動力をより高くするために、電源ノードＶｃｃの電位がブーストされるのに応じて、ＮチャネルＭＯＳトランジスタＮ１０１のゲート絶縁膜の耐圧範囲内で接地ノードＧＮＤの電位を低くしてもよい。
【００５９】
また、さらに、第１の動作状態において、ＮチャネルＭＯＳトランジスタＮ１０１のゲート絶縁膜の耐圧を考慮して、ＮチャネルＭＯＳトランジスタＮ１０１のゲート電位をしきい値を超えない範囲で上昇させてもよい。これは、ＮチャネルＭＯＳトランジスタＮ１０１のゲート電位を制御するＡＮＤゲートＧ１０２のソース電位を上昇させることによって可能である。そこで、たとえば、ＮチャネルＭＯＳトランジスタＮ１０１のゲート絶縁膜の耐圧が１．５Ｖ程度であれば、ＮチャネルＭＯＳトランジスタＮ１０１のゲート電位を０．５Ｖ程度にすることによって、ＮチャネルＭＯＳトランジスタＮ１０１のゲート−ドレイン間の電圧差は、１．５Ｖ以内に抑えられる。
【００６０】
また、さらに、第２の動作状態において、ＰチャネルＭＯＳトランジスタＰ１０１のゲート絶縁膜の耐圧を考慮して、ＮＡＮＤゲートＧ１０１の動作電位および電源ノードＶｃｃの電位を待機時の値にしてもよい。たとえば、ＰチャネルＭＯＳトランジスタＰ１０１のゲート絶縁膜の耐圧が１．５Ｖ程度であれば、ＰチャネルＭＯＳトランジスタＰ１０１のゲート電位および電源ノードＶｃｃの電位を待機時の１．５Ｖにすることによって、ＰチャネルＭＯＳトランジスタのゲート−ドレイン間およびソース−ドレイン間の電位差を１．５Ｖ以内に抑えることができる。
【００６１】
以上のように、この書込駆動回路１によれば、電流ドライバ２がノードＮＤ１の片側にのみ配置されるので、書込駆動回路１が搭載されるデバイスにおいて書込駆動回路１の占める面積が削減され、そのデバイスの小型化に貢献することができる。
【００６２】
また、書込駆動回路１を片側配置とすることによって、データ情報などの信号をノードの片側に集中することができ、書込駆動回路１の制御が容易になる。
【００６３】
さらに、電流ドライバ２が薄膜トランジスタで構成されるので、電流駆動力の低下を防止し、所定の電流駆動力を確保することができる。
【００６４】
また、さらに、待機時およびスタンバイ時にプリチャージ回路６によってビット線をプリチャージするようにしたので、電流ドライバ２を構成するドライバトランジスタのゲート絶縁膜の信頼性が確保される。また、ゲートリーク電流およびソース−ドレイン間のリーク電流も大幅に削減されるので、低消費電力化が達成される。
【００６５】
また、さらに、待機時、スタンバイ時および選択時の各状態を確立できるようにしたので、このような状態が必要とされる半導体記憶装置の書込駆動回路に適用することができる。
【００６６】
［実施の形態２］
図１０は、この発明によるＭＲＡＭの全体構成を示す概略ブロック図である。図１０を参照して、ＭＲＡＭ１００は、外部から制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、データ読出またはデータ書込対象に選択されたメモリセル（以下、「選択メモリセル」とも称する。）に対して、入力データＤＩＮの書込み、または、出力データＤＯＵＴの読出しを行なう。
【００６７】
ＭＲＡＭ１００は、制御信号ＣＭＤに応答してＭＲＡＭ１００の全体動作を制御するコントロール回路１０５と、行列状に配置されたメモリセルＭＣを含むメモリアレイ１１０とを備える。
【００６８】
メモリアレイ１１０においては、メモリセルの行に対応してワード線ＷＬおよびライトディジット線ＷＤＬが配置され、メモリセルの列に対応してビット線ＢＬおよびソース線ＳＬが配置される。図１０においては、代表的に示される１個のメモリセルＭＣと、これに対応するワード線ＷＬ、ライトディジット線ＷＤＬ、ビット線ＢＬおよびソース線ＳＬの配置が示される。
【００６９】
ＭＲＡＭ１００は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じた行選択を実行するための行選択回路１２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに基づいてメモリアレイ１１０における列選択を実行するための列デコーダ１２５と、読出／書込制御回路１３０，１３５とをさらに備える。
【００７０】
読出／書込制御回路１３０，１３５は、メモリアレイ１１０に配置されたメモリセルＭＣに対して、データ読出動作およびデータ書込動作を実行するための回路群を総括的に表記したものである。
【００７１】
以下においては、信号、信号線およびデータ等の二次的な高電圧状態（たとえば電源電圧）および低電圧状態（たとえば接地電圧）を、それぞれ「Ｈレベル」および「Ｌレベル」とも称する。
【００７２】
次に、ＭＲＡＭにおけるメモリセルの構造について説明する。
図１１は、ＭＲＡＭのメモリセルの構成を示す概略図である。ＭＲＡＭのメモリセルにおいては、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を利用した薄膜磁性体が用いられる。以下では、磁気トンネル接合部を有するメモリセルを「ＭＴＪメモリセル」と称する。
【００７３】
図１１を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データの値（“１”または“０”）に応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ライトビット線ＷＢＬおよびリードビット線ＲＢＬの間にトンネル磁気抵抗素子ＴＭＲと直列に接続される。
【００７４】
データ書込時は、書込データに応じた方向のデータ書込電流がライトビット線ＷＢＬに流れ、さらに、ライトディジット線ＷＤＬにも電流が流れる。アクセストランジスタＡＴＲはＯＦＦされる。データ読出時は、ワード線ＷＬが活性化し、アクセストランジスタＡＴＲがＯＮする。アクセストランジスタＡＴＲがＯＮすると、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤに設定されたライトビット線ＷＢＬと、データ読出電流の供給を受けるリードビット線ＲＢＬとの間に電気的に結合される。
【００７５】
図１２は、ＭＴＪメモリセルへのデータ書込動作を説明する概念図である。図１２を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する。）ＦＬと、外部からの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する。）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれるデータの値に応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向（反平行方向）に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００７６】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対方向（反平行方向）である場合に最大値Ｒｍａｘとなる。
【００７７】
データ書込時は、ワード線ＷＬが不活性化され、アクセストランジスタＡＴＲはＯＦＦされる。この状態で、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、自由磁化層ＶＬを磁化するためのデータ書込電流が書込データの論理レベルに応じた方向に流される。そうすると、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬの各々において電流方向に応じた磁界が発生し、これらの磁界の和が自由磁化層ＶＬに印加される。そして、自由磁化層ＶＬは、この発生された磁界によって、固定磁化層ＦＬの固定された磁化方向に沿った磁化容易軸方向に沿って固定磁化層ＦＬと平行あるいは反平行方向（反対方向）に磁化される。
【００７８】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトディジット線ＷＤＬとライトビット線ＷＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータの書込みが実行されるまでの間、不揮発的に保持される。
【００７９】
図１３は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。図１３を参照して、データ読出時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してＯＮする。また、ライトビット線ＷＢＬは、接地電圧ＧＮＤに設定される。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤでプルダウンされた状態でリードビット線ＲＢＬと電気的に結合される。
【００８０】
この状態で、リードビット線ＲＢＬを所定電圧でプルアップすれば、リードビット線ＲＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データの値に応じたメモリセル電流Ｉｃｅｌｌが通過する。そして、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データが読出される。
【００８１】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎを記憶データの値（“１”および“０”）とそれぞれ対応付けることによって、不揮発的にデータを記憶することができる。
【００８２】
図１４は、図１０に示したＭＲＡＭ１００の要部の構成を示す回路図である。図１４を参照して、メモリアレイ１１０ａ，１１０ｂには、複数のＭＴＪメモリセルＭＣおよびダミーＭＴＪメモリセルＤＭＣがそれぞれ配置される。ＭＴＪメモリセルＭＣおよびダミーＭＴＪメモリセルＤＭＣの各々は、対応するビット線ＢＬとソース線ＳＬとの間に直列に配置されるトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。ダミーＭＴＪメモリセルＤＭＣは、データを読出す際に読出対象のＭＴＪメモリセルＭＣに流れるメモリセル電流Ｉｃｅｌｌと比較される基準電流を生成するためのメモリセルである。
【００８３】
読出／書込制御回路１３０は、複数のビット線ＢＬに対応して設けられる複数のＮチャネルＭＯＳトランジスタＮ２，Ｎ３と、定電位ノード２１６と、電源ノードＶｃｃｄと、ノード２１８とを含む。ＮチャネルＭＯＳトランジスタＮ２の各々は、対応するビット線を定電位ノード２１６に接続する接続回路を構成する。ＮチャネルＭＯＳトランジスタＮ２の各々は、対応するビット線ＢＬと定電位ノード２１６との間に接続され、ライトビット線選択信号ＷＡＣＴ（図示せず）をゲートに受ける。定電位ノード２１６には、１．２Ｖの固定電圧が印加される。そして、ライトビット線選択信号ＷＡＣＴが活性化されると、各ＮチャネルＭＯＳトランジスタＮ２は、対応するビット線ＢＬを定電位ノード２１６に接続する。ここで、ライトビット線選択信号ＷＡＣＴは、データ書込時にビット線ＢＬの活性化を指示する信号である。
【００８４】
ＮチャネルＭＯＳトランジスタＮ３の各々は、電源ノードＶｃｃｄとともに、対応するビット線ＢＬを所定の電圧にプリチャージするプリチャージ回路を構成する。各ＮチャネルＭＯＳトランジスタＮ３は、対応するビット線ＢＬと電源ノードＶｃｃｄに接続されるノード２１８との間に接続され、ライトビット線選択信号ＷＡＣＴの反転信号／ＷＡＣＴ（図示せず）をゲートに受ける。電源ノードＶｃｃｄには、０．６Ｖの電圧が印加されている。そして、反転信号／ＷＡＣＴが活性化されている間（ライトビット線選択信号ＷＡＣＴが不活性化されている間）、各ＮチャネルＭＯＳトランジスタＮ３は、対応するビット線を電源ノードＶｃｃｄに接続されるノード２１８に接続し、ビット線ＢＬは、０．６Ｖの電位にプリチャージされる。
【００８５】
また、読出／書込制御回路１３０は、リードコラム線ＲＣＳＬと、読出選択ゲートＲＳＧ１，ＲＳＧ２と、データ線対ＤＩＯと、センスアンプ２０２〜２０６と、ラッチ回路２０８と、出力バッファ２１０とを含む。これらについては、後ほど行なうＭＲＡＭ１００の動作説明のところで詳しく述べる。
【００８６】
読出／書込制御回路１３５は、複数のビット線ＢＬに対応して設けられる複数のＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１ならびに複数のライトドライバデコーダＢＬＤＫと、セレクタＳＥＬ１と、電源ノードＶｃｃａ，Ｖｃｃｂと、ＮチャネルＭＯＳトランジスタＮ５２と、ノード２１４とを含む。
【００８７】
ビット線ごとに設けられたＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１ならびにライトドライバデコーダＢＬＤＫは、前述の対応するビット線ＢＬにデータ書込電流を流す書込駆動回路を構成する。ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１の各々は、薄膜トランジスタで構成される。各ＰチャネルＭＯＳトランジスタＰ１は、セレクタＳＥＬ１に接続されるノード２１４と対応するビット線ＢＬとの間に接続され、対応するライトドライバデコーダＢＬＤＫからの制御電圧をゲートに受ける。各ＮチャネルＭＯＳトランジスタＮ１は、上記の対応するビット線ＢＬと接地ノードとの間に接続され、対応するライトドライバデコーダＢＬＤＫからの制御電圧をゲートに受ける。
【００８８】
なお、電流ドライバであるＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１は、電流駆動部を構成し、ライトドライバデコーダＢＬＤＫは、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１の動作を制御する制御回路を構成する。
【００８９】
セレクタＳＥＬ１、電源ノードＶｃｃａ，ＶｃｃｂおよびＮチャネルＭＯＳトランジスタＮ５２は、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１で構成される電流ドライバに電圧を供給する電圧供給回路を構成する。セレクタＳＥＬ１は、電源ノードＶｃｃａおよびＮチャネルＭＯＳトランジスタＮ５２とノード２１４との間に接続される。
【００９０】
電源ノードＶｃｃａ，Ｖｃｃｂには、それぞれ２．５Ｖおよび１．５Ｖの電圧が印加される。セレクタＳＥＬ１は、電源ノードＶｃｃａとＮチャネルＭＯＳトランジスタＮ５２を介して電源ノードＶｃｃｂとから電圧を受け、活性期間中（スタンバイ時および選択時）は電源ノードＶｃｃａを選択し、不活性期間中（待機時）は電源ノードＶｃｃｂを選択してノード２１４に電圧を供給する。電源ノードＶｃｃｂとセレクタＳＥＬ１との間に接続されるＮチャネルＭＯＳトランジスタＮ５２は、セレクタＳＥＬ１によって不活性期間中に電源ノードＶｃｃｂが選択されたときにノード２１４の電圧レベルを１．５Ｖからさらに低減させ、ＰチャネルＭＯＳトランジスタＰ１におけるソース−ドレイン間のリーク電流を低減するために設けられているものである。
【００９１】
次に、ＭＲＡＭ１００におけるデータ書込動作および読出動作について説明する。データ書込動作については、後ほど図１５以降で説明し、まず、データ読出動作について説明する。
【００９２】
データ読出時、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３は、いずれもＯＦＦされる。点線で囲まれたＭＴＪメモリセルＭＣからデータを読出すときは、そのＭＴＪメモリセルＭＣが接続されるワード線ＷＬがワード線ドライバ１２０ａによって活性化される。また、同時に、点線で囲まれたダミーＭＴＪメモリセルＤＭＣが接続されるダミーワード線ＤＷＬがワード線ドライバ１２０ａによって活性化される。そして、図示されない列デコーダによってリードコラム線ＲＣＳＬが活性化されると、読出選択ゲートＲＳＧ１，ＲＳＧ２がＯＮし、選択ビット線およびダミーＭＴＪメモリセルＤＭＣが接続されたビット線は、それぞれ読出選択ゲートＲＳＧ１，ＲＳＧ２を介してデータ線対ＤＩＯに接続される。
【００９３】
そうすると、データ線対ＤＩＯから対象のＭＴＪメモリセルＭＣおよびダミーＭＴＪメモリセルＤＭＣに読出電流が流れ、ＭＴＪメモリセルＭＣおよびダミーＭＴＪメモリセルＤＭＣの抵抗値に応じた電圧がノードＮＤ１０１，ＮＤ１０２に発生する。そして、このノードＮＤ１０１，ＮＤ１０２の電圧差をセンスアンプ２０２〜２０６によって検出し、ラッチ回路２０８および出力バッファ２１０を介してデータ入出力端子２１２にＭＴＪメモリセルＭＣに記憶されていたデータが読出される。
【００９４】
次に、ＭＲＡＭ１００において、ＭＴＪメモリセルＭＣにデータを書込む場合について説明する。
【００９５】
図１５は、実施の形態２によるＭＲＡＭ１００における書込駆動回路の構成を示す回路図である。図１５は、図１４に示したＭＲＡＭ１００の構成において、書込駆動回路に関する部分を抽出して詳細に示したものである。なお、図１４における説明と重複する説明については繰返さない。
【００９６】
図１５を参照して、ライトドライバデコーダＢＬＤＫは、ＮＡＮＤゲートＧ１と、ＡＮＤゲートＧ２とからなる。ＮＡＮＤゲートＧ１は、ノード２１４，２２０から電圧の供給を受けて動作する。ＮＡＮＤゲートＧ１は、図示されない列デコーダ１２５から受けるデコード信号ＤＫＳおよび図示されないコントロール回路１０５から受けるライトビット線選択信号ＷＡＣＴの論理積を演算し、その演算結果を反転した信号を出力する。ＡＮＤゲートＧ２は、デコード信号ＤＫＳおよびライトビット線選択信号ＷＡＣＴの論理積を演算した信号を出力する。
【００９７】
ビット線ＢＬと定電位ノード２１６との間に設けられるＮチャネルＭＯＳトランジスタＮ２は、ライトビット線選択信号ＷＡＣＴをゲートに受ける。ビット線ＢＬをプリチャージするプリチャージ回路を構成するＮチャネルＭＯＳトランジスタＮ３は、電源ノードＶｃｃｄとビット線ＢＬとの間に接続され、ライトビット線選択信号ＷＡＣＴの反転信号／ＷＡＣＴをゲートに受ける。
【００９８】
そして、このＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１ならびにライトドライバデコーダＢＬＤＫによって構成される電流ドライバと、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３と、これらに対応するビット線ＢＬとによって構成される回路群が、複数のビット線ＢＬに対応して繰返し配置されている。
【００９９】
セレクタＳＥＬ１は、ＰチャネルＭＯＳトランジスタＰ６０と、ＮチャネルＭＯＳトランジスタＮ６０とからなる。また、ＭＲＡＭ１００は、図１４に示されていないセレクタＳＥＬ２をさらに含む。セレクタＳＥＬ２は、ＰチャネルＭＯＳトランジスタＰ６２と、ＮチャネルＭＯＳトランジスタＮ６２とからなる。セレクタＳＥＬ１，ＳＥＬ２は、上記回路群において共用される。
【０１００】
ＰチャネルＭＯＳトランジスタＰ６０およびＮチャネルＭＯＳトランジスタＮ６０，Ｎ５２は、端子間に２．５Ｖ程度の電圧がかかってもゲート絶縁膜の信頼性が確保される厚膜トランジスタで構成される。ＰチャネルＭＯＳトランジスタＰ６０は、電源ノードＶｃｃａとノード２１４との間に接続され、チップ活性化信号／ＡＣＴをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ６０は、ＮチャネルＭＯＳトランジスタＮ５２とノード２１４との間に接続され、チップ活性化信号／ＡＣＴをゲートに受ける。
【０１０１】
また、ＰチャネルＭＯＳトランジスタＰ６２およびＮチャネルＭＯＳトランジスタＮ６２は、ノード２１４と接地ノードとの間に並列に接続され、チップ活性化信号／ＡＣＴをゲートに受ける。ここで、ＰチャネルＭＯＳトランジスタＰ６２は、しきい値電圧が１．０Ｖ程度に設計されている。
【０１０２】
このＭＲＡＭ１００においては、待機時は、チップ活性化信号／ＡＣＴおよびライトビット線選択信号ＷＡＣＴがそれぞれＨレベル，Ｌレベルであり、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１，Ｎ２がＯＦＦし、ＮチャネルＭＯＳトランジスタＮ３がＯＮする。したがって、ビット線ＢＬは、電源ノードＶｃｃｄおよびＮチャネルＭＯＳトランジスタＮ３によって所定の電位にプリチャージされる。セレクタＳＥＬ１においては、ＮチャネルＭＯＳトランジスタＮ６０がＯＮし、電源ノードＶｃｃｂが選択されている。また、セレクタＳＥＬ２においては、ＮチャネルＭＯＳトランジスタＮ６２がＯＮし、ノード２２０の電圧レベルは接地レベルとなっている。
【０１０３】
チップ活性化信号／ＡＣＴがＬレベルとなり、メモリアレイが活性化されると、セレクタＳＥＬ１においてＰチャネルＭＯＳトランジスタＰ６０がＯＮし、電源ノードＶｃｃａが選択され、ノード２１４の電位が２．５Ｖに上昇する。また、セレクタＳＥＬ２においてＰチャネルＭＯＳトランジスタＰ６２がＯＮする。ここで、上述したように、ＰチャネルＭＯＳトランジスタＰ６２のしきい値は１．０Ｖに設計されているので、ＰチャネルＭＯＳトランジスタＰ６２がＯＮすると、ノード２２０の電位は、１．０Ｖにクランプされる。
【０１０４】
なお、このメモリアレイが活性化され、ビット線は駆動されていない状態を、実施の形態１で行なった説明と対応させて「スタンバイ状態」と称する。
【０１０５】
そして、メモリアレイが活性化された後、Ｈレベル（“１”）のデータを選択されたＭＴＪメモリセルＭＣに書込む場合には、対応するビット線のライトビット線選択信号ＷＡＣＴがＨレベルとなり、ビット線ＢＬと定電位ノード２１６との間に設けられたＮチャネルＭＯＳトランジスタＮ２がＯＮされ、ライトドライバデコーダＢＬＤＫによってＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１がそれぞれＯＮ，ＯＦＦされる。そうすると、ＰチャネルＭＯＳトランジスタＰ１からＮチャネルＭＯＳトランジスタＮ２を介して定電位ノード２１６へ向かう方向にデータ書込電流＋Ｉｗが流れる。
【０１０６】
反対に、Ｌレベル（“０”）のデータをＭＴＪメモリセルＭＣに書込む場合には、ライトドライバデコーダＢＬＤＫによってＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１がそれぞれＯＦＦ，ＯＮされる。そうすると、定電位ノード２１６からＮチャネルＭＯＳトランジスタＮ２を介してＮチャネルＭＯＳトランジスタＮ１へ向かう方向にデータ書込電流−Ｉｗが流れる。
【０１０７】
この状態で、図示されないライトディジット線ドライバ１２０ｂによって書込対象のＭＴＪメモリセルＭＣが接続されるライトディジット線ＷＤＬが活性化され、データ書込電流が流れているビット線ＢＬおよびライトディジット線ＷＤＬの交点に配置されたＭＴＪメモリセルＭＣにデータ書込電流の方向に応じた書込データが磁気的に書込まれる。
【０１０８】
なお、ビット線ＢＬにデータ書込電流が流される状態を実施の形態１で行なった説明と対応させて「選択状態」と称し、さらに、ビット線ＢＬにデータ書込電流＋Ｉｗ，−Ｉｗが流される状態をそれぞれ「第１の動作状態」および「第２の動作状態」と称する。
【０１０９】
図１６〜図２４は、図１５に示した書込駆動回路の待機時、スタンバイ時および選択時における電圧配置を説明するための図である。
【０１１０】
図１６は、図１５に示した各書込駆動回路における電圧配置を説明するためにその要部の構成を概略的に示した回路図である。図１６を参照して、電圧Ｖ１は、図１５に示したノード２１４の電圧に対応する。
【０１１１】
図１７は、図１６に示した書込駆動回路の待機時における動作状態を示す図である。図１７を参照して、待機時においては、電流ドライバであるＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１は、いずれもＯＦＦされ、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３は、それぞれＯＦＦ，ＯＮされる。
【０１１２】
図１８は、図１７に示した待機状態時の電圧配置の一例を示す図である。図１８を参照して、待機時においては、ＮＡＮＤゲートＧ１およびＡＮＤゲートＧ２は、いずれも、１．５Ｖの電源電圧および０Ｖの接地電圧を受けて動作する。電源ノードＶ１，Ｖｃｃｄには、それぞれ１．５Ｖおよび０．６Ｖの電圧が印加される。定電位ノード２１６の電位Ｖ２１６は、待機時、スタンバイ時および選択時に拘わらず、１．２Ｖに固定されている。
【０１１３】
ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１はいずれもＯＦＦしており、そのゲート電位Ｖｇは、ＮＡＮＤゲートＧ１およびＡＮＤゲートＧ２の動作電圧に基づいてそれぞれ１．５Ｖおよび０Ｖである。また、ビット線ＢＬの電位ＶＢＬは、電源ノードＶｃｃｄの電位に応じて０．６Ｖである。
【０１１４】
このように、待機時、ビット線ＢＬは所定の電位にプリチャージされる。したがって、厚膜トランジスタに比べてリーク電流が大きくなる薄膜トランジスタでＰチャネルＭＯＳトランジスタＰ１を構成しても、ＰチャネルＭＯＳトランジスタＰ１のソース−ドレイン間の電位差が小さく抑えられているので、ＰチャネルＭＯＳトランジスタＰ１におけるリーク電流が抑えられる。
【０１１５】
図１９は、図１６に示した書込駆動回路のスタンバイ時における動作状態を示す図である。図１９を参照して、スタンバイ時における書込駆動回路の動作状態は、図１７に示した待機時における動作状態と同じである。
【０１１６】
図２０は、図１９に示したスタンバイ状態時の電圧配置の一例を示す図である。図２０を参照して、スタンバイ時においては、図１５に示されたセレクタＳＥＬ１によって電源ノードＶｃｃａが選択されるので、電圧Ｖ１は２．５Ｖとなる。また、図１５に示されたセレクタＳＥＬ２によってノード２２０の電位は１．０Ｖとなっており、ＮＡＮＤゲートＧ１は、２．５Ｖの電源電圧および１．０Ｖの接地電圧を受けて動作する。ＡＮＤゲートＧ２は、待機時と同じく１．５Ｖの電源電圧および０Ｖの接地電圧を受けて動作する。電源ノードＶｃｃｄおよび定電圧ノード２１６には、待機時と同様に、それぞれ０．６Ｖおよび１．２Ｖの電圧が印加される。
【０１１７】
ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１はいずれもＯＦＦしており、そのゲート電位Ｖｇは、ＮＡＮＤゲートＧ１およびＡＮＤゲートＧ２の動作電圧に基づいてそれぞれ２．５Ｖおよび０Ｖである。また、ビット線ＢＬの電位ＶＢＬは、電源ノードＶｃｃｄの電位に応じて０．６Ｖである。
【０１１８】
このように、スタンバイ時、電源ノードＶ１の電位およびＰチャネルＭＯＳトランジスタＰ１のゲート電位は、いずれも２．５Ｖに上昇する。ここで、ビット線ＢＬも０．６Ｖにプリチャージされているので、ＰチャネルＭＯＳトランジスタＰ１のゲート−ドレイン間およびソース−ドレイン間の電位差が緩和され、ＰチャネルＭＯＳトランジスタＰ１のゲート絶縁膜の耐圧よりも低く抑えられている。したがって、薄膜トランジスタで構成されるＰチャネルＭＯＳトランジスタＰ１のゲート絶縁膜の信頼性が確保される。
【０１１９】
また、ＰチャネルＭＯＳトランジスタＰ１のソース−ドレイン間における電位差の緩和は、ＰチャネルＭＯＳトランジスタＰ１におけるリーク電流を減少させる。
【０１２０】
図２１は、図１６に示した書込駆動回路の選択時における第１の動作状態を示す図である。図２１を参照して、第１の動作状態においては、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１は、それぞれＯＮ，ＯＦＦされ、ＮチャネルＭＯＳトランジスタＮ２がＯＮされる。ＮチャネルＭＯＳトランジスタＮ３はＯＦＦされる。
【０１２１】
図２２は、図２１に示した第１の動作状態時の電圧配置の一例を示す図である。図２２を参照して、第１の動作状態におけるＮＡＮＤゲートＧ１およびＡＮＤゲートＧ２が受ける電圧、ならびに電源ノードＶ１に印加される電圧は、スタンバイ時と同じである。ＰチャネルＭＯＳトランジスタＰ１のゲート電位は、ＮＡＮＤゲートＧ１の接地電位に応じて１．０Ｖである。定電位ノード２１６の電位Ｖ２１６は、１．２Ｖであり、ビット線ＢＬの電位ＶＢＬは、ＮチャネルＭＯＳトランジスタＮ２において生じる電圧降下の影響によって１．７Ｖ程度となる。
【０１２２】
このように、第１の動作状態時、ビット線ＢＬの電位ＶＢＬは、接地電位よりも電位が高い定電位ノード２１６の電位Ｖ２１６よりもさらに高い電位に上昇するが、ＰチャネルＭＯＳトランジスタＰ１のソース電位が２．５Ｖにブーストされるので、ＰチャネルＭＯＳトランジスタＰ１のソース−ドレイン間には、十分な電位差が発生する。さらに、ＰチャネルＭＯＳトランジスタＰ１は、電流駆動力の大きい薄膜トランジスタで構成されている。したがって、ＰチャネルＭＯＳトランジスタＰ１の電流駆動力が確保される。
【０１２３】
また、電源ノードＶ１の電位が２．５Ｖに上昇するに際して、ＰチャネルＭＯＳトランジスタＰ１のゲート電位ＶｇがＮＡＮＤゲートＧ１の接地電位に応じて１．０Ｖに上昇するので、ＰチャネルＭＯＳトランジスタＰ１におけるソース−ゲート間の電圧差は緩和されている。したがって、ＰチャネルＭＯＳトランジスタＰ１が薄膜トランジスタで構成されていても、ＰチャネルＭＯＳトランジスタＰ１のゲート絶縁膜の信頼性が確保される。
【０１２４】
図２３は、図１６に示した書込駆動回路の選択時における第２の動作状態を示す図である。図２３を参照して、第２の動作状態においては、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１は、それぞれＯＦＦ，ＯＮされ、ＮチャネルＭＯＳトランジスタＮ２がＯＮされる。ＮチャネルＭＯＳトランジスタＮ３はＯＦＦされる。
【０１２５】
図２４は、図２３に示した第２の動作状態時の電圧配置の一例を示す図である。図２４を参照して、第２の動作状態におけるＮＡＮＤゲートＧ１およびＡＮＤゲートＧ２が受ける電圧、ならびに電源ノードＶ１に印加される電圧も、スタンバイ時と同じである。定電位ノード２１６の電位Ｖ２１６は、１．２Ｖであり、ビット線ＢＬの電位ＶＢＬは、ＮチャネルＭＯＳトランジスタＮ２において生じる電圧降下の影響によって０．８Ｖ程度となる。
【０１２６】
このように、第２の動作状態時、ビット線ＢＬの電位ＶＢＬは、電源ノードＶ１よりも電位が低い定電位ノード２１６の電位Ｖ２１６よりもさらに低い電位に低下するが、ＮチャネルＭＯＳトランジスタＮ１は、薄膜トランジスタで構成されているので、その電流駆動力は確保される。
【０１２７】
なお、上記においては、待機時、ビット線ＢＬは０．６Ｖにプリチャージされたが、電源ノードＶ１およびＰチャネルＭＯＳトランジスタＰ１のゲート電位に合わせて、電源ノードＶｃｃｄの電位を１．５Ｖとしてもよい。これにより、待機時において、ビット線ＢＬのプリチャージ電位は１．５Ｖとなり、リーク電流が大きくなる薄膜トランジスタでＰチャネルＭＯＳトランジスタＰ１を構成しても、ＰチャネルＭＯＳトランジスタＰ１のソース、ドレインおよびゲート間の電位差は０であるので、ＰチャネルＭＯＳトランジスタＰ１においてリーク電流を０とすることができる。
【０１２８】
また、待機時において、ＮチャネルＭＯＳトランジスタＮ１のリーク電流も考慮して、ビット線ＢＬのプリチャージ電位が電源ノードＶ１に印加される電位と接地ノードＧＮＤに印加される電位との中間電位になるようにプリチャージ電位を設定してもよい。
【０１２９】
さらに、スタンバイ時において、ＰチャネルＭＯＳトランジスタＰ１のゲート絶縁膜の耐圧を考慮して、電源ノードＶ１の電位の上昇に応じてプリチャージ電位を上昇させてもよい。たとえば、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１の耐圧が１．５Ｖ程度であれば、スタンバイ時におけるプリチャージ電位を１．２Ｖ程度に上昇させることによって、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１のゲート−ドレイン間およびソース−ドレイン間の電位差は、１．５Ｖ以内に抑えられる。これにより、ＰチャネルＭＯＳトランジスタＰ１のゲート絶縁膜の信頼性が確保される。
【０１３０】
また、さらに、ＮチャネルＭＯＳトランジスタＮ１の電流駆動力をより高くするために、電源ノードＶ１の電位がブーストされるとともに、ＮチャネルＭＯＳトランジスタＮ１が接続される接地ノードＧＮＤの電位をＮチャネルＭＯＳトランジスタＮ１の耐圧の範囲内で接地電位よりも低くするようにしてもよい。この場合、電源ノードＶ１に電圧を供給する、セレクタＳＥＬ１、電源ノードＶｃｃａ，ＶｃｃｂおよびＮチャネルＭＯＳトランジスタＮ５２からなる電圧供給回路と同様に、接地ノードＧＮＤに接地電位および接地電位よりも低い電位を選択的に与える電圧供給回路を設けてもよい。なお、この場合、この電圧供給回路は、もう１つの電圧供給回路を構成する。
【０１３１】
また、さらに、第１の動作状態において、ＮチャネルＭＯＳトランジスタＮ１のゲート絶縁膜の耐圧を考慮して、ＮチャネルＭＯＳトランジスタＮ１のゲート電位をしきい値を超えない範囲で上昇させてもよい。これは、ＮチャネルＭＯＳトランジスタＮ１のゲート電位を制御するＡＮＤゲートＧ２のソース電位を上昇させることによって可能である。そこで、たとえば、ＮチャネルＭＯＳトランジスタＮ１の耐圧が１．５Ｖ程度であれば、ＮチャネルＭＯＳトランジスタＮ１のゲート電位を０．５Ｖ程度とすることによって、ＮチャネルＭＯＳトランジスタＮ１のゲート−ドレイン間の電位差は、１．５Ｖ以内に抑えられる。
【０１３２】
また、さらに、第２の動作状態において、ＰチャネルＭＯＳトランジスタＰ１の耐圧を考慮して、ＮＡＮＤゲートＧ１の動作電位および電源ノードＶ１の電位を待機時の値としてもよい。たとえば、ＰチャネルＭＯＳトランジスタＰ１の耐圧が１．５Ｖ程度であれば、ＰチャネルＭＯＳトランジスタＰ１のゲート電位および電源ノードＶ１の電位を待機時の１．５Ｖにすることによって、ＰチャネルＭＯＳトランジスタのゲート−ドレイン間およびソース−ドレイン間の電位差は、１．５Ｖ以内に抑えられる。
【０１３３】
以上のように、この実施の形態２によるＭＲＡＭ１００によれば、書込駆動回路は、ビット線ＢＬの片側にのみ配置されるので、書込駆動回路の占める面積が大幅に削減され、ＭＲＡＭの小型化が実現できる。
【０１３４】
また、書込駆動回路のドライバトランジスタを薄膜トランジスタで形成したので、書込駆動回路による電流駆動力を確保することができる。
【０１３５】
さらに、待機時およびスタンバイ時にプリチャージ回路によってビット線をプリチャージするようにしたので、電流ドライバを構成するドライバトランジスタのゲート絶縁膜の信頼性が確保される。また、ゲートリーク電流およびソース−ドレイン間のリーク電流を大幅に削減することができる。
【０１３６】
［実施の形態３］
実施の形態２では、図１５に示したように、各ライトドライバデコーダは、ビット線に対して、隣接するビット線のライトドライバデコーダと同一側に配置された。実施の形態３では、ビット線に対してライトドライバデコーダがビット線毎に左右交互に配置される。
【０１３７】
実施の形態３によるＭＲＡＭの全体構成は、図１０に示したＭＲＡＭの全体構成と同じであり、その説明は繰返さない。
【０１３８】
図２５は、実施の形態３によるＭＲＡＭにおける書込駆動回路の構成を示す回路図である。図２５は、実施の形態２における図１５に対応した図であり、図１５と同様に、複数あるビット線のうち隣接する４本のビット線に関する部分についてのみ示されている。なお、図１５に示された書込駆動回路と重複する部分についての説明は繰返さない。
【０１３９】
図２５を参照して、ビット線ＢＬａに対応して、電流ドライバを構成するＰチャネルＭＯＳトランジスタＰ１１およびＮチャネルＭＯＳトランジスタＮ１１、ならびにライトドライバデコーダＢＬＤＫ１を構成するＮＡＮＤゲートＧ１１およびＡＮＤゲートＧ２１は、ビット線ＢＬａの第１の側（図２５においてビット線ＢＬａの左側）に配置される。一方、ＮチャネルＭＯＳトランジスタＮ２１およびプリチャージ回路を構成するＮチャネルＭＯＳトランジスタＮ３１は、ビット線ＢＬａの第２の側（図２５においてビット線ＢＬａの右側）に配置される。
【０１４０】
ビット線ＢＬａに隣接するビット線ＢＬｂにおいては、電流ドライバを構成するＰチャネルＭＯＳトランジスタＰ１２およびＮチャネルＭＯＳトランジスタＮ１２、ならびにライトドライバデコーダＢＬＤＫ２を構成するＮＡＮＤゲートＧ１２およびＡＮＤゲートＧ２２は、ビット線ＢＬｂの第２の側に配置され、ＮチャネルＭＯＳトランジスタＮ２２およびプリチャージ回路を構成するＮチャネルＭＯＳトランジスタＮ３２は、ビット線ＢＬｂの第１の側に配置される。
【０１４１】
以下のビット線についても、同様に、隣接するビット線に対して電流ドライバが左右に交互配置され、この電流ドライバに対応してライトドライバデコーダ、プリチャージ回路、定電位ノードが配置される。
【０１４２】
そして、対応するビット線の第１の側に配置された電流ドライバおよびライトドライバデコーダは、セレクタＳＥＬ１，ＳＥＬ２から電圧の供給を受け、対応するビット線の第２の側に配置された電流ドライバおよびライトドライバデコーダは、セレクタＳＥＬ１，ＳＥＬ２とそれぞれ同じ機能を有するセレクタＳＥＬ３，ＳＥＬ４から電圧の供給を受ける。
【０１４３】
なお、ビット線の第２の側に配置された電流ドライバおよびライトドライバデコーダ用にセレクタＳＥＬ３，ＳＥＬ４を別途設けることなく、セレクタＳＥＬ１，ＳＥＬ２からビット線の第２の側に配置された電流ドライバおよびライトドライバデコーダへ配線を設けて電圧を供給するような構成としてもよい。
【０１４４】
以上のように、実施の形態３によるＭＲＡＭによれば、隣接するビット線について電流ドライバの配置を左右交互に配置するようにしたので、レイアウトの込み具合を解消し、レイアウト設計の自由度が向上する。
【０１４５】
なお、上記の各実施の形態では、プリチャージ回路を構成するトランジスタは、ＮチャネルＭＯＳトランジスタとしたが、ＰチャネルＭＯＳトランジスタで構成してもよい。上記において、ＮチャネルＭＯＳトランジスタを用いたのは、プリチャージ電位（０．６Ｖ）がＰチャネルＭＯＳトランジスタのしきい値電圧と近い値であるため、トランジスタとしてのＯＮ抵抗が大きくなり、ノードまたはビット線をプリチャージできなくなる可能性があるからである。
【０１４６】
しかしながら、電流ドライバの耐圧の関係からプリチャージ電位をより高くする必要があるときは、逆にＮチャネルＭＯＳトランジスタの方がＯＮ抵抗が大きくなるため、この場合は、ＰチャネルＭＯＳトランジスタを用いる方が望ましい。なお、ＰチャネルＭＯＳトランジスタを用いた場合は、ゲートにプリチャージ信号ＰＲＥの反転信号／ＰＲＥを受ける。
【０１４７】
また、上記の各実施の形態では、プリチャージ電位は、プリチャージ回路によって与えられたが、別途プリチャージ回路を設けることなく、定電位ノードを用いてビット線をプリチャージしてもよい。すなわち、データ読出時以外は、ビット線を定電位ノードに接続するＮチャネルＭＯＳトランジスタを常時ＯＮし、電流ドライバを構成するドライバトランジスタがいずれもＯＦＦしているときは、定電位ノードからビット線をプリチャージし、選択状態となってドライバトランジスタのいずれかがＯＮしたときは、上述した定電位ノードとしての機能を果たすようにしてもよい。
【０１４８】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４９】
【発明の効果】
この発明によれば、ビット線に電流を双方向に流す書込駆動回路がビット線の片側にのみ配置されるので、書込駆動回路の占める面積が大幅に削減され、その結果、半導体記憶装置の小型化が実現できる。
【０１５０】
また、書込駆動回路を片側配置とすることによって、ビット線選択情報やデータ情報などの信号をビット線の片側に集中することができ、書込駆動回路の制御が容易になる。
【図面の簡単な説明】
【図１】この発明による書込駆動回路の構成を示す回路図である。
【図２】図１に示す書込駆動回路の待機時における動作状態を示す図である。
【図３】図１に示す書込駆動回路の待機時における電圧配置を示す図である。
【図４】図１に示す書込駆動回路のスタンバイ時における動作状態を示す図である。
【図５】図１に示す書込駆動回路のスタンバイ時における電圧配置を示す図である。
【図６】図１に示す書込駆動回路の選択時における第１の動作状態を示す図である。
【図７】図１に示す書込駆動回路の第１の動作状態における電圧配置を示す図である。
【図８】図１に示す書込駆動回路の選択時における第２の動作状態を示す図である。
【図９】図１に示す書込駆動回路の第２の動作状態における電圧配置を示す図である。
【図１０】この発明によるＭＲＡＭの全体構成を示す概略ブロック図である。
【図１１】ＭＲＡＭのメモリセルの構成を示す概略図である。
【図１２】ＭＴＪメモリセルへのデータ書込動作を説明する概念図である。
【図１３】ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図１４】図１０に示すＭＲＡＭの要部の構成を示す回路図である。
【図１５】実施の形態２によるＭＲＡＭにおける書込駆動回路の構成を示す回路図である。
【図１６】図１５に示す各書込駆動回路における電圧配置を説明するためにその要部の構成を概略的に示した回路図である。
【図１７】図１６に示す書込駆動回路の待機時における動作状態を示す図である。
【図１８】図１７に示す待機状態時の電圧配置の一例を示す図である。
【図１９】図１６に示す書込駆動回路のスタンバイ時における動作状態を示す図である。
【図２０】図１９に示すスタンバイ状態時の電圧配置の一例を示す図である。
【図２１】図１６に示す書込駆動回路の選択時における第１の動作状態を示す図である。
【図２２】図２１に示す第１の動作状態時の電圧配置の一例を示す図である。
【図２３】図１６に示す書込駆動回路の選択時における第２の動作状態を示す図である。
【図２４】図２３に示す第２の動作状態時の電圧配置の一例を示す図である。
【図２５】実施の形態３によるＭＲＡＭにおける書込駆動回路の構成を示す回路図である。
【符号の説明】
１ 書込駆動回路、２ 電流ドライバ、４ ゲート電位制御回路、６ プリチャージ回路、８，２１６ 定電位ノード、１０ 負荷回路、１００ ＭＲＡＭ、１０５ コントロール回路、１１０ メモリアレイ、１２０ 行選択回路、１２０ａ ワード線デコーダ、１２０ｂ ライトディジット線デコーダ、１２５ 列デコーダ、１３０，１３５ 読出／書込制御回路、２０２〜２０６ センスアンプ、２０８ ラッチ回路、２１０ 出力バッファ、２１２ データ入出力端子、ＡＴＲ アクセストランジスタ、ＢＬ，ＢＬａ，ＢＬｂ ビット線、ＢＬＤＫ，ＢＬＤＫ１，ＢＬＤＫ２ ライトドライバデコーダ、ＤＩＯ データ線対、ＤＷＬ ダミーワード線、ＤＷＤＬ ダミーライトディジット線、ＦＬ 固定磁化層、Ｇ１，Ｇ１０１ ＮＡＮＤゲート、Ｇ２，Ｇ１０２ ＡＮＤゲート、ＧＮＤ 接地ノード、ＭＣ ＭＴＪメモリセル、ＮＤ１，ＮＤ１０１，ＮＤ１０２ ノード、ＲＣＳＬ リードコラム選択線、ＲＢＬ リードビット線、ＲＳＧ１，ＲＳＧ２ 読出選択ゲート、ＳＥＬ１〜ＳＥＬ４ セレクタ、ＳＬ ソース線、ＴＢトンネルバリア、ＴＭＲ トンネル磁気抵抗素子、Ｖｃｃ，Ｖｃｃａ〜Ｖｃｃｄ，Ｖｐｒｅ 電源ノード、ＶＬ 自由磁化層、ＷＡＣＴ ライトビット線選択信号、ＷＢＬ ライトビット線、ＷＤＬ ライトディジット線、ＷＬ ワード線。
Claims (11)
- 行列状に配置される複数のメモリセルと、
前記複数のメモリセルの列に対応して設けられる複数のビット線と、
前記複数のビット線に対応して設けられ、各々が対応するビット線の一端に接続される複数の書込駆動回路とを備え、
前記複数のビット線の各々は、データ書込時、他端の電位が所定の電位に固定され、
前記複数の書込駆動回路の各々は、前記所定の電位よりも高い第１の電位の電圧および前記所定の電位よりも低い第２の電位の電圧を受け、書込データが第１の論理レベルのとき、前記第１の電位と前記所定の電位との電位差に基づいて前記対応するビット線の前記一端から前記他端へ電流を流し、前記書込データが前記第１の論理レベルに相補な第２の論理レベルのとき、前記所定の電位と前記第２の電位との電位差に基づいて前記対応するビット線の前記他端から前記一端へ電流を流す、半導体記憶装置。 - 前記複数の書込駆動回路の各々は、前記対応するビット線において、隣接するビット線に接続される書込駆動回路と同じ側の端部に接続される、請求項１に記載の半導体記憶装置。
- 前記複数の書込駆動回路の各々は、前記対応するビット線において、隣接するビット線に接続される書込駆動回路と反対側の端部に接続される、請求項１に記載の半導体記憶装置。
- 前記所定の電位の電圧が印加された定電位ノードと、
前記複数のビット線に対応して設けられ、各々が前記対応するビット線の前記他端と前記定電位ノードとの間に接続される複数の接続回路とをさらに備え、
前記複数の接続回路の各々は、データ書込時に前記対応するビット線が選択されたとき、前記他端を前記定電位ノードと接続する、請求項１に記載の半導体記憶装置。 - 前記複数のビット線に対応して設けられ、前記対応するビット線が非選択のとき、前記第２の電位よりも高く前記第１の電位よりも低い第３の電位に各々が前記対応するビット線をプリチャージする複数のプリチャージ回路をさらに備える、請求項４に記載の半導体記憶装置。
- 前記複数の接続回路の各々は、第１のトランジスタを含み、
前記複数のプリチャージ回路の各々は、第２のトランジスタを含み、
前記第１および第２のトランジスタは、データ書込時に前記対応するビット線の選択を指示するライトビット線選択信号をゲートに受け、前記ライトビット線選択信号が活性化されているとき、それぞれオンおよびオフされる、請求項５に記載の半導体記憶装置。 - 前記第１の電位の電圧を前記複数の書込駆動回路に供給する電圧供給回路をさらに備え、
前記電圧供給回路は、前記所定の電位よりも高い第３の電位の電圧および前記第３の電位よりも高い第４の電位の電圧を受け、当該半導体記憶装置が不活性化されているとき、前記第３の電位の電圧を前記第１の電位の電圧として前記複数の書込駆動回路に供給し、当該半導体記憶装置が活性化されているとき、前記第４の電位の電圧を前記第１の電位の電圧として前記複数の書込駆動回路に供給する、請求項１に記載の半導体記憶装置。 - 前記複数の書込駆動回路の各々は、
前記対応するビット線に電流を流す電流駆動部と、
前記電流駆動部の動作を制御する制御回路とを含み、
前記制御回路は、当該半導体記憶装置が活性化されているとき、不活性時に受ける第１の動作電圧よりも高い第２の動作電圧を受け、前記第２の動作電圧に基づいて前記電流駆動部の動作を制御する、請求項７に記載の半導体記憶装置。 - 前記電流駆動部は、
前記第１の電位の電圧が印加される第１のノードと前記対応するビット線との間に接続され、前記第１のノードから前記対応するビット線へ電流を流す第１のトランジスタと、
前記対応するビット線と前記第２の電位の電圧が印加される第２のノードとの間に接続され、前記対応するビット線から前記第２のノードへ電流を流す第２のトランジスタとからなり、
前記制御回路は、当該半導体記憶装置が活性化されているとき、前記第２の動作電圧に基づいて前記第１のトランジスタのゲート電位を制御する、請求項８に記載の半導体記憶装置。 - 前記第２の電位の電圧を前記複数の書込駆動回路に供給するもう１つの電圧供給回路をさらに備え、
前記もう１つの電圧供給回路は、前記所定の電位よりも低い第５の電位の電圧および前記第５の電位よりも低い第６の電位の電圧を受け、当該半導体記憶装置が不活性化されているとき、前記第５の電位の電圧を前記第２の電位の電圧として前記複数の書込駆動回路に供給し、当該半導体記憶装置が活性化されているとき、前記第６の電位の電圧を前記第２の電位の電圧として前記複数の書込駆動回路に供給する、請求項７に記載の半導体記憶装置。 - 前記複数のメモリセルの各々は、記憶データに応じた方向に磁化される磁性体を有し、データ書込時、接続されるビット線に流される電流の方向に応じて決定される前記磁性体の磁化方向によって書込データを記憶する、請求項１に記載の半導体記憶装置。
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