JP2012133849A - 半導体記憶装置 - Google Patents
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Abstract
【課題】構成が簡単でレイアウト面積が小さな半導体記憶装置を提供する。
【解決手段】このMRAM2の行プリデコーダ10およびWL/DLドライバ11では、アドレス信号ADD[8:0]、読出イネーブル信号RE,および書込イネーブル信号WEに基づいてプリデコード信号X,Y,Zを生成し、プリデコード信号X,Yによってワード線WLAを選択し、プリデコード信号X,Zによってワード線WLBを選択し、プリデコード信号Y,Zによってディジット線DLを選択する。したがって、WL/DLドライバ11を2入力NANDゲート26〜28などで構成することができ、回路構成の簡単化、レイアウト面積の縮小化を図ることができる。
【選択図】図11
【解決手段】このMRAM2の行プリデコーダ10およびWL/DLドライバ11では、アドレス信号ADD[8:0]、読出イネーブル信号RE,および書込イネーブル信号WEに基づいてプリデコード信号X,Y,Zを生成し、プリデコード信号X,Yによってワード線WLAを選択し、プリデコード信号X,Zによってワード線WLBを選択し、プリデコード信号Y,Zによってディジット線DLを選択する。したがって、WL/DLドライバ11を2入力NANDゲート26〜28などで構成することができ、回路構成の簡単化、レイアウト面積の縮小化を図ることができる。
【選択図】図11
Description
この発明は半導体記憶装置に関し、特に、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子を備えた不揮発性の半導体記憶装置に関する。
不揮発性半導体記憶装置は、電源電圧が遮断されても記憶データを保持することができ、待機状態時において電源電圧を供給する必要がない。このため、低消費電力であることが要求される携帯機器において広く用いられている。
このような不揮発性半導体記憶装置の1つに、磁気抵抗効果を利用してデータを記憶するMRAM(Magnetic Random Access Memory)がある。また、MRAMの1つに、磁気
トンネル接合(MTJ:Magnetic Tunnel Junction)を有するトンネル磁気抵抗素子を用いたものがある(たとえば、非特許文献1参照)。
トンネル接合(MTJ:Magnetic Tunnel Junction)を有するトンネル磁気抵抗素子を用いたものがある(たとえば、非特許文献1参照)。
このMRAMは、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数組の第1および第2のワード線と、それぞれ複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線とを含むメモリアレイを備える。各メモリセルは、トンネル磁気抵抗素子と、ソースが基準電圧を受け、ドレインがトンネル磁気抵抗素子を介して対応のビット線に接続されたトランジスタとを有する。各行において隣接する2つのメモリセルの2つトランジスタのゲートはそれぞれ対応の第1および第2のワード線に接続される。
このMRAMは、さらに、読出動作時は、行アドレス信号に従って複数組の第1および第2のワード線のうちのいずれか1つの組のいずれか1本のワード線を選択レベルにし、書込動作時は、行アドレス信号に従って複数のディジット線のうちのいずれか1本のディジット線に磁化電流を流す行選択回路と、列アドレス信号に従って複数のビット線のうちのいずれか1本のビット線を選択する列選択回路とを備える。
読出動作時は、列選択回路によって選択されたビット線を介して、行選択回路によって選択されたワード線に対応するメモリセルのデータ信号を読み出す。書込動作時は、列選択回路によって選択されたビット線に書込データ信号の論理レベルに応じた極性の書込電流を流して、選択されたメモリセルに書込データ信号を書き込む。
2004 Symposium on VLSI Circuits Digest of Technical Papers p.450-453 A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture
従来のMRAMでは、行アドレス信号に基づいてプリデコード信号X,Y,Zを生成し、読出イネーブル信号REとプリデコード信号X,Yに基づいて第1のワード線WLAを選択し、読出イネーブル信号REとプリデコード信号X,Zに基づいて第2のワード線WLBを選択し、書込イネーブル信号WEとプリデコード信号X,Y,Zに基づいてディジット線DLを選択していた(図13参照)。このため、複数行の各々に、3入力NANDゲートなどを設ける必要があり、回路構成が複雑になり、レイアウト面積が大きくなると言う問題があった。
それゆえに、この発明の主たる目的は、構成が簡単でレイアウト面積が小さな半導体記憶装置を提供することである。
この発明に係る半導体記憶装置は、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数組の第1および第2のワード線と、それぞれ複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線とを含むメモリアレイを備えたものである。各メモリセルは、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子と、ソースが基準電圧を受け、ドレインが磁気抵抗素子を介して対応のビット線に接続されたトランジスタとを有する。各行において隣接する2つのメモリセルの2つのトランジスタのゲートはそれぞれ対応の第1および第2のワード線に接続される。
この半導体記憶装置は、さらに、読出動作時は、行アドレス信号に従って複数組の第1および第2のワード線のうちのいずれか1つの組のいずれか1本のワード線を選択レベルにし、書込動作時は、行アドレス信号に従って複数のディジット線のうちのいずれか1本のディジット線に磁化電流を流す行選択回路を備える。複数行は、各々がM個(ただし、Mは2以上の整数である)の行を含むN個(ただし、Nは2以上の整数である)の行グループに分割される。行アドレス信号は、N個の行グループのうちのいずれか1つの行グループを選択する第1のアドレス信号と、M個の行のうちのいずれか1つの行を選択する第2のアドレス信号と、第1および第2のワード線のうちのいずれか1本のワード線を選択する第3のアドレス信号とを含む。
行選択回路は第1、第2および第3のデコーダを含む。読出動作時は、第1のデコーダが第1のアドレス信号に従ってN個の行グループのうちのいずれか1つの行グループを選択し、第2および第3のデコーダのうちの第3のアドレス信号によって選択された方のデコーダが第2のアドレス信号に従ってM個の行のうちのいずれか1つの行を選択する。書込動作時は、第2のデコーダが第1のアドレス信号に従ってN個の行グループのうちのいずれか1つの行グループを選択し、第3のデコーダが第2のアドレス信号に従ってM個の行のうちのいずれか1つの行を選択する。
行選択回路は、さらに、各第1のワード線に対応して設けられ、第1および第2のデコーダによって対応の行が選択された場合に対応の第1のワード線を選択レベルにする第1のワードドライバと、各第2のワード線に対応して設けられ、第1および第3のデコーダによって対応の行が選択された場合に対応の第2のワード線を選択レベルにする第2のワードドライバと、各ディジット線に対応して設けられ、第2および第3のデコーダによって対応の行が選択された場合に対応のディジット線に磁化電流を流すディジット線ドライバとを含む。
この発明に係る半導体記憶装置では、第1および第2のデコーダによって第1のワード線を選択し、第1および第3のデコーダによって第2のワード線を選択し、第2および第3のデコーダによってディジット線を選択する。したがって、読出イネーブル信号および書込イネーブル信号を各行のドライバに供給する必要がないので、ドライバの入力信号の数を少なくすることができ、構成の簡単化とレイアウト面積の縮小化を図ることができる。
本発明の一実施の形態による半導体装置1は、図1に示すように、1つのチップに搭載されたMRAM2、CPU(Central Processing Unit:中央処理装置)3、およびVref電源4を備える。
MRAM2としては、たとえば256Kビットの記憶容量を有するものが用いられる。あるいはMRAM2として、ECC(Error Checking and Correcting:誤り検出および訂正)機能付の384Kビットの記憶容量を有するものが使用される。ここでは、MRAM2として、前者のものが用いられるものとする。
CPU3は、MRAM2へのデータ信号の書込およびMRAM2からのデータ信号の読出を行なう。具体的にはCPU3は、データ信号の書込および読出を行なうため、アドレス信号ADD[12:0]、読出イネーブル信号RE、センスイネーブル信号SE,/SE、プリチャージ制御信号PCG、書込データ信号DI[31:0]、書込イネーブル信号WEをMRAM2に与える。また、Vref電源4で生成されたデータ読出のための参照電圧Vref(VSA)がMRAM2に供給される。MRAM2から読み出されたデータ信号DO[31:0]はCPU3に与えられる。
図2は、MRAM2の概略構成を示すブロック図である。図2において、MRAM2は、16個のメモリアレイMAと、32個のセンスアンプSAとを備える。各メモリアレイMAは、16K個のメモリセルMCを含む。各メモリセルMCは、1ビットのデータ信号を記憶する。各メモリセルMCは、ビット線BLと、ワード線WLおよびディジット線DLとの交差部に配置されている。
読出イネーブル信号REが活性化レベルの「H」レベルにされたとき、アドレス信号A[12:0]により選択される1本のワード線WLと1本の列選択線(図示せず)CSLが選択レベルの「H」レベルにされる。ワード線WLと列選択線によって選択されるメモリセルMCのデータ信号DOが、ビット線BLと読出データ線RDL,/RDLとを介してセンスアンプSAに与えられる。センスアンプSAは、メモリセルMCの出力データ信号DOを増幅してCPU3に出力する。
図3は、メモリアレイMAの構成をより詳細に示す図である。図3において、メモリアレイMAは、複数行複数列に対応して設けられた複数のメモリセルMCと、それぞれ複数行に対応して設けられた複数組の2本のワード線WLA,WLBと、それぞれ複数行に対応して設けられた複数のディジット線DLと、それぞれ複数列に対応して設けられた複数のビット線BLとを含む。各行において、偶数番のメモリセルMCはワード線WLAに接続され、奇数番のメモリセルMCはワード線WLBに接続される。複数のビット線BLは、予め複数のビット線グループに分割されている。各ビット線グループは、4本のビット線BL0〜BL4を含む。1つのビット線グループは、1本の列選択線(図示せず)によって選択される。このようなメモリアレイMAは、折り返しビット線構成と呼ばれる。
複数のワード線WLのうちの所定数(図3では1つ)のワード線WLは、ダミーワード線DWLとして使用される。ダミーワード線DWLおよびビット線BL0〜BL3に対応する4つのダミーメモリセルDMC0〜DMC3には、それぞれ0,1,1,0のデータ信号が格納される。ダミーメモリセルDMC0〜DMC3は、メモリセルMCのデータ信号の読出に使用される。これについては、後述する。
各メモリセルMCは、図4に示すように、トンネル磁気抵抗素子TMRおよびNチャネルMOSトランジスタQを含む。トランジスタQのゲートは対応のワード線WLに接続され、そのソースはソース線SLを介して接地電圧VSSを受け、そのドレインはトンネル磁気抵抗素子TMRを介して対応のビット線BLに接続される。
図5は、メモリセルMCの構成およびデータ書込方法を模式的に示す図である。図5において、トンネル磁気抵抗素子TMRは、電極ELとビット線BLの間に積層された固定磁化膜FL、トンネル絶縁膜TBおよび自由磁化膜VLを含む。固定磁化膜FLおよび自由磁化膜VLの各々は、強磁性体膜で構成されている。固定磁化膜FLの磁化方向は一方方向に固定されている。自由磁化膜VLの磁化方向は、一方方向および他方方向のうちのいずれかの方向に書込まれる。
固定磁化膜FLおよび自由磁化膜VLの磁化方向が同一である場合はトンネル磁気抵抗素子TMRの抵抗値は比較的低い値になり、両者の磁化方向が逆である場合はトンネル磁気抵抗素子TMRの電気抵抗値は比較的高い値になる。トンネル磁気抵抗素子TMRの2段階の抵抗値は、データ0,1にそれぞれ対応付けられる。図3の4つのダミーメモリセルDMC0〜DMC3のトンネル磁気抵抗素子TMRの抵抗値は、それぞれ低値RL、高値RH、高値RH、低値RLに設定される。
データ書込時は、図5に示すように、ワード線WLが非選択レベルの「L」レベルにされてアクセストランジスタQが非導通状態にされ、ビット線BLおよびディジット線DLにそれぞれ書込電流および磁化電流が流される。自由磁化膜VLの磁化方向は、書込電流および磁化電流の方向の組合せによって決定される。
図6は、データ書込時における書込電流および磁化電流の方向と磁界方向との関係を示す図である。図6を参照して、横軸で示される磁界Hxは、ディジット線DLを流れる磁化電流によって生じる磁界H(DL)を示している。一方、縦軸に示される磁界Hyは、ビット線BLを流れる書込電流によって生じる磁界H(BL)を示している。
自由磁化膜VLに記憶される磁界方向は、磁界H(DL)とH(BL)の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化膜VLに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子TMRの記憶データを書込動作によって更新するためには、ディジット線DLとビット線BLとの両方に電流を流す必要がある。トンネル磁気抵抗素子TMRに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
データ読出時は、図7に示すように、ワード線WLが選択レベルの「H」レベルにされてアクセストランジスタQが導通し、ビット線BLからトンネル磁気抵抗素子TMRおよびアクセストランジスタQを介してソース線SL(接地電圧VSSのライン)に電流Isが流れる。この電流Isの値は、トンネル磁気抵抗素子TMRの抵抗値に応じて変化する。したがって、この電流Isの値を検知することにより、トンネル磁気抵抗素子TMRの記憶データを読み出すことができる。
次に、メモリセルMCのデータ信号の読出方法について、より詳細に説明する。図8は、メモリセルMCのデータ信号の読出に関連する部分を示す回路ブロック図である。図8において、図3で示したメモリアレイMAに対応して、読出データ線RDL0,/RDL0,RDL1,/RDL1、切換回路5、およびセンスアンプSA0,SA1が設けられる。また、各ビット線グループに対応して、列選択線CSLと、4つのNチャネルMOSトランジスタQ0〜Q3が設けられる。トランジスタQ0〜Q3のドレインはそれぞれ読出データ線RDL0,/RDL0,RDL1,/RDL1に接続され、それらのゲートはともに対応の列選択線CSLに接続され、それらのソースはそれぞれ対応のビット線BL0〜BL3に接続される。
図3で示したメモリアレイMAにおいては、ワード線WLAが選択された場合はダミーワード線DWLBが選択され、ワード線WLBが選択された場合はダミーワード線DWLAが選択される。図8の切換回路5は、ワード線WLAが選択された場合は、ビット線BL0,BL2をそれぞれセンスアンプSA0,SA1の一方入力ノードN1に接続するとともに、ビット線BL1,BL3をセンスアンプSA0,SA1の他方入力ノードN2に共通接続する。また、切換回路5は、ワード線WLBが選択された場合は、ビット線BL1,BL3をそれぞれセンスアンプSA0,SA1の一方入力ノードN1に接続するとともに、ビット線BL0,BL2をセンスアンプSA0,SA1の他方入力ノードN2に共通接続する。
図9は、ワード線WLAおよびダミーワード線DWLBが選択され、切換回路5により、ビット線BL0,BL2がそれぞれセンスアンプSA0,SA1の一方入力ノードN1に接続され、ビット線BL1,BL3がセンスアンプSA0,SA1の他方入力ノードN2に共通接続された状態が示されている。
この場合は、センスアンプSA0のノードN1と接地電圧VSSのラインとの間にビット線BL0およびメモリセルMC0が直列接続され、センスアンプSA1のノードN1と接地電圧VSSのラインとの間にビット線BL2およびメモリセルMC2が直列接続される。メモリセルMC0,MC2の各々には、データ信号「1」または「0」が書き込まれている。メモリセルMCのトンネル磁気抵抗素子TMRの抵抗値は、書込データ信号に応じて高値RHまたは低値RLに設定されている。
また、センスアンプSA0のノードN2と接地電圧VSSのラインとの間にビット線BL1およびダミーメモリセルDMC1が直列接続され、センスアンプSA1のノードN2と接地電圧VSSのラインとの間にビット線BL3およびダミーメモリセルDMC3が直列接続され、センスアンプSA0のノードN2とセンスアンプSA1のノードN2とが互いに接続される。ダミーメモリセルDMC1,DMC3には、それぞれデータ信号「1」および「0」が予め書き込まれている。ダミーメモリセルDMC1,DMC3のトンネル磁気抵抗素子TMRの抵抗値は、それぞれ高値RHおよび低値RLに設定されている。
センスアンプSA0は、ノードN1,N2の各々に定電圧VCを印加し、ノードN1から流出する電流I0とノードN2から流出する電流I1との大小を比較し、比較結果に応じた論理レベルのデータ信号DO0を出力する。センスアンプSA1は、ノードN1,N2の各々に定電圧VCを印加し、ノードN1から流出する電流I2とノードN2から流出する電流I1との大小を比較し、比較結果に応じた論理レベルのデータ信号DO1を出力する。
すなわち、センスアンプSA0によってノードN1に定電圧VCが印加されたとき、センサアンプSA0のノードN1から接地電圧VSSのラインに流出する電流I0は、VC/RH=VC(1/RH+1/RH)/2またはVC/RL=VC(1/RL+1/RL)/2となる。同様に、センスアンプSA1によってノードN1に定電圧VCが印加されたとき、センサアンプSA1のノードN1から接地電圧VSSのラインに流出する電流I2は、VC/RH=VC(1/RH+1/RH)/2またはVC/RL=VC(1/RL+1/RL)/2となる。
また、センスアンプSA0,SA1によってノードN2に定電圧VCが印加されたとき、ノードN2から接地電圧VSSのラインに流出する電流I1は、VC(1/RH+1/RL)/2となる。ここで、電流I1がVC(1/RH+1/RL)の2分の1となるのは、2つのセンスアンプSA0,SA1のノードN2から同じ値の電流が流出するからである。
したがって、メモリセルMCのトンネル磁気抵抗素子TMRの抵抗値が高値RHに設定されている場合はI0(またはI2)<I1となり、メモリセルMCのトンネル磁気抵抗素子TMRの抵抗値が低値RLに設定されている場合はI0(またはI2)>I1となる。よって、電流I0,I1の大小関係を検出することにより、メモリセルMC0の記憶データを読み出すことができる。また、電流I2,I1の大小関係を検出することにより、メモリセルMC2の記憶データを読み出すことができる。なお、切換回路5およびセンスアンプSAの構成および動作については、たとえば特開2009−76137に詳述されている。
図10は、MRAM2のうちの1つのメモリアレイMAに関連する部分の構成を示すブロック図である。図10において、MRAM2は、各メモリアレイMAに対応して設けられた行プリデコーダ10、WL/DLドライバ11、列プリデコーダ12,13、BLドライバ14,15、および読出回路16を備える。
行プリデコーダ10は、読出動作時に、行アドレス信号ADD[8:0]に従って、複数組のワード線WLA,WLBのうちのいずれか1つの組のいずれか1本のワード線WLを選択するためのプリデコード信号を生成する。WL/DLドライバ11は、行プリデコーダ10で生成されたプリデコード信号に従って、1本のワード線WLを選択レベルの「H」レベルに立ち上げる。
また、行プリデコーダ10は、書込動作時に、行アドレス信号ADD[8:0]に従って、複数のディジット線DLのうちのいずれか1本のディジット線DLを選択するためのプリデコード信号を生成する。このときWL/DLドライバ11は、行プリデコーダ10で生成されたプリデコード信号に従って、1本のディジット線DLに磁化電流を流す。
列プリデコーダ12,13は、列アドレス信号ADD[12:9]に従って、複数のビット線グループのうちのいずれか1つのビット線グループを選択するためのプリデコード信号を生成する。BLドライバ14,15は、列プリデコーダ12,13によって生成されたプリデコード信号に従って、1本のビット線BLに書込データ信号DIに応じた方向(図中の右方向または左方向)の書込電流を流す。書込電流が流されるビット線BLと磁化電流が流されるディジット線DLの交差部のメモリセルMCにデータ信号DIが書き込まれる。
読出回路16は、図8で示したトランジスタQ0〜Q3、切換回路5、センスアンプSA0,SA1などを含み、読出動作時に、選択された2つのメモリセルMCのデータ信号DO0,DO1を読み出す。
以下、本願の特徴となる行プリデコーダ10およびWL/DLドライバ11について説明する。図11は、行プリデコーダ10およびWL/DLドライバ11の構成を示す回路ブロック図である。図11において、行プリデコーダ10は、ANDゲート20、ゲート回路21、ORゲート22、デコーダDC1〜DC3、およびバッファ23〜25を備える。
デコーダDC1〜DC3の各々は、図12に示すように、ゲート回路40〜47,50〜57およびANDゲート60〜75を含む。ゲート回路40〜47は第1のサブデコーダを構成し、ANDゲート60〜75は第2のサブデコーダを構成する。
ゲート回路40の出力信号SB[0]は、入力信号A[1],A[0]がともに「L」レベルである場合に「H」レベルになる。ゲート回路41の出力信号SB[1]は、入力信号A[1],A[0]がそれぞれ「L」レベルおよび「H」レベルである場合に「H」レベルになる。ゲート回路42の出力信号SB[2]は、入力信号A[1],A[0]がそれぞれ「H」レベルおよび「L」レベルである場合に「H」レベルになる。ゲート回路43の出力信号SB[3]は、入力信号A[1],A[0]がともに「H」レベルである場合に「H」レベルになる。
換言すると、入力信号A[1],A[0]が0,0である場合は信号SB[0]が1になり、入力信号A[1],A[0]が0,1である場合は信号SB[1]が1になり、入力信号A[1],A[0]が1,0である場合は信号SB[2]が1になり、入力信号A[1],A[0]が1,1である場合は信号SB[3]が1になる。つまり、信号A[1],A[0]が入力されると、信号SB[3:0]のうちのいずれか1つの信号SBが1になり、残りの3つの信号SBは0になる。
また、ゲート回路44の出力信号SB[4]は、入力信号A[3],A[2]がともに「L」レベルである場合に「H」レベルになる。ゲート回路45の出力信号SB[5]は、入力信号A[3],A[2]がそれぞれ「L」レベルおよび「H」レベルである場合に「H」レベルになる。ゲート回路46の出力信号SB[6]は、入力信号A[3],A[2]がそれぞれ「H」レベルおよび「L」レベルである場合に「H」レベルになる。ゲート回路47の出力信号SB[7]は、入力信号A[3],A[2]がともに「H」レベルである場合に「H」レベルになる。
換言すると、入力信号A[3],A[2]が0,0である場合は信号SB[4]が1になり、入力信号A[3],A[2]が0,1である場合は信号SB[5]が1になり、入力信号A[3],A[2]が1,0である場合は信号SB[6]が1になり、入力信号A[3],A[2]が1,1である場合は信号SB[7]が1になる。つまり、信号A[3],A[2]が入力されると、信号SB[7:4]のうちのいずれか1つの信号SBが1になり、残りの3つの信号SBは0になる。
ゲート回路40〜47の出力信号SB[7:0]は、外部に出力されるとともに、それぞれゲート回路50〜57に与えられる。また、ゲート回路50〜57は、それぞれ入力信号B[0]〜B[7]を受ける。信号B[0]〜B[7]は、信号SB[0]〜SB[7]と同様の信号である。信号B[0]〜B[3]のうちのいずれか1つの信号のみが「H」レベルにされ、信号B[4]〜B[7]のいずれか1つの信号のみが「H」レベルにされる。
ゲート回路50〜57は、制御信号AS,BSがそれぞれ「H」レベルおよび「L」レベルである場合は、それぞれ信号SB[0]〜SB[7]を通過させ、制御信号AS,BSがそれぞれ「L」レベルおよび「H」レベルである場合は、それぞれ信号B[0]〜B[7]を通過させる。また、制御信号AS,BSがともに「L」レベルである場合、ゲート回路50〜57の出力信号は、ともに「L」レベルになる。
ゲート回路50の出力信号は、ANDゲート60,64,68,72の一方入力ノードに与えられる。ゲート回路51の出力信号は、ANDゲート61,65,69,73の一方入力ノードに与えられる。ゲート回路52の出力信号は、ANDゲート62,66,70,74の一方入力ノードに与えられる。ゲート回路53の出力信号は、ANDゲート63,67,71,75の一方入力ノードに与えられる。
ゲート回路54の出力信号は、ANDゲート60〜63の他方入力ノードに与えられる。ゲート回路55の出力信号は、ANDゲート64〜67の他方入力ノードに与えられる。ゲート回路56の出力信号は、ANDゲート68〜71の他方入力ノードに与えられる。ゲート回路57の出力信号は、ANDゲート72〜75の他方入力ノードに与えられる。
ゲート回路50〜53の出力信号のうちのいずれか1つの信号が「H」レベルにされるとともに、ゲート回路54〜57の出力信号のうちのいずれか1つの信号が「H」レベルにされる。ゲート回路54の出力信号が「H」レベルである場合は、ANDゲート60〜63の他方入力ノードが「H」レベルになる。この状態でゲート回路50〜53の出力信号のうちのいずれか1つの信号が「H」レベルにされると、ANDゲート60〜63の出力信号S[0]〜S[3]のうちのいずれか1つの信号が「H」レベルになる。
ゲート回路55の出力信号が「H」レベルである場合は、ANDゲート64〜67の他方入力ノードが「H」レベルになる。この状態でゲート回路50〜53の出力信号のうちのいずれか1つの信号が「H」レベルにされると、ANDゲート64〜67の出力信号S[4]〜S[7]のうちのいずれか1つの信号が「H」レベルになる。
ゲート回路56の出力信号が「H」レベルである場合は、ANDゲート68〜71の他方入力ノードが「H」レベルになる。この状態でゲート回路50〜53の出力信号のうちのいずれか1つの信号が「H」レベルにされると、ANDゲート68〜71の出力信号S[8]〜S[11]のうちのいずれか1つの信号が「H」レベルになる。
ゲート回路57の出力信号が「H」レベルである場合は、ANDゲート72〜75の他方入力ノードが「H」レベルになる。この状態でゲート回路50〜53の出力信号のうちのいずれか1つの信号が「H」レベルにされると、ANDゲート72〜75の出力信号S[12]〜S[15]のうちのいずれか1つの信号が「H」レベルになる。
換言すると、制御信号AS,BSがそれぞれ「H」レベルおよび「L」レベルである場合、信号A[3:0]が0000,0001,0010,…,1111である場合、それぞれ信号S[0]〜S[15]が1にされる。また、制御信号AS,BSがそれぞれ「L」レベルおよび「H」レベルである場合、信号S[0]〜S[15]のうちの信号B[7:0]によって選択される1つの信号Sのみが1にされる。また、制御信号AS,BSがともに「L」レベルである場合、信号S[0]〜S[15]はともに0にされる。
図11に戻って、読出イネーブル信号REおよびその反転信号は、それぞれ制御信号AS,BSとしてデコーダDC1に与えられる。アドレス信号ADD[8:5]は、信号A[3:0]としてデコーダDC1に与えられる。デコーダDC1の入力信号B[7:0]はともに「L」レベルに固定される。デコーダDC1の出力信号S[i](ただし、iは0〜15のうちのいずれかの整数である)は、バッファ23でバッファリングされてプリデコード信号Xiとなる。
デコーダDC1の出力信号SB[7:0]は、デコーダDC2の入力信号B[7:0]となる。書込イネーブル信号WEは、デコーダDC2の制御信号BSとなる。アドレス信号ADD[4:1]は、信号A[3:0]としてデコーダDC2,DC3の各々に与えられる。ANDゲート20は、読出イネーブル信号REとアドレス信号ADD[0]の論理積信号を制御信号ASとしてデコーダDC2に与える。デコーダDC2の出力信号S[j](ただし、jは0〜15のうちのいずれかの整数である)は、バッファ24でバッファリングされてプリデコード信号Yjとなる。デコーダDC2の出力信号SB[7:0]は使用されない。
ゲート回路21は、読出イネーブル信号REと、アドレス信号ADD[0]の反転信号との論理積信号を出力する。ORゲート22は、ゲート回路21と書込イネーブル信号WEの論理和信号を生成する。ORゲート22の出力信号およびその反転信号は、それぞれ制御信号AS,BSとしてデコーダDC3に与えられる。デコーダDC3の入力信号B[7:0]はともに「L」レベルに固定される。デコーダDC3の出力信号S[k](ただし、kは0〜15のうちのいずれかの整数である)は、バッファ25でバッファリングされてプリデコード信号Zkとなる。デコーダDC3の出力信号SB[7:0]は使用されない。
また、WL/DLドライバ11は、各行に対応して設けられたNANDゲート26〜28、インバータ29〜31、およびNチャネルMOSトランジスタ32とを含む。上述のように、メモリアレイMAは、256行の各々に対応して設けられたワード線WLA,WLBおよびディジット線DLを含む。256行は、予め16個の行グループに分割されている。各行グループは、16個の行を含む。アドレス信号ADD[8:5]により、16個の行グループのうちのいずれか1個の行グループが選択される。また、アドレス信号ADD[4:1]により、16個の行のうちのいずれか1個の行が選択される。また、アドレス信号ADD[0]により、2本のワード線WLA,WLBのうちのいずれか1本のワード線WLが選択される。
各行には、16のプリデコード信号X0〜X15のうちのいずれか1つのプリデコード信号Xiと、16のプリデコード信号Y0〜Y15のうちのいずれか1つのプリデコード信号Yjと、16のプリデコード信号Z0〜Z15のうちのいずれか1つのプリデコード信号Zkとが予め割り当てられている。
NANDゲート26およびインバータ29は、ワードドライバを構成し、対応のプリデコード信号Xi,Yjがともに「H」レベルにされた場合に、対応のワード線WLAを選択レベルの「H」レベルに立ち上げる。
NANDゲート27およびインバータ30は、ワードドライバを構成し、対応のプリデコード信号Xi,Zkがともに「H」レベルにされた場合に、対応のワード線WLBを選択レベルの「H」レベルに立ち上げる。
NチャネルMOSトランジスタ32は、対応のディジット線DLの一方端と接地電圧VSSのラインとの間に接続される。ディジット線DLの他方端は、PチャネルMOSトランジスタ33を介して電源電圧VCCのラインに接続される。PチャネルMOSトランジスタ33のゲートは、活性化信号ENを受ける。活性化信号ENは、書込動作時に活性化レベルの「L」レベルにされる。
NANDゲート28およびインバータ31は、対応のプリデコード信号Xi,Yjがともに「H」レベルにされた場合に、対応のNチャネルMOSトランジスタ32を導通させ、ディジット線DLに磁化電流を流す。磁化電流の値は、トランジスタ32のサイズなどにより設定される。NANDゲート28、インバータ31、およびトランジスタ32は、ディジット線ドライバを構成する。
次に、図11および図12で示した行プリデコーダ10およびWL/DLドライバ11の動作について説明する。書込動作時は、256行のうちの1つの行を指定するアドレス信号ADD[8:1]を与え、書込イネーブル信号WEを「H」レベルにし、読出イネーブル信号REを「L」レベルにする。また、活性化信号ENを「L」レベルにしてトランジスタ33を導通させる。
これにより、デコーダDC1の制御信号AS,BSがそれぞれ「L」レベルおよび「H」レベルになり、デコーダDC1のゲート回路50〜57では入力信号B[7:0]が選択される。デコーダDC1の入力信号B[7:0]はともに「L」レベルに固定されているので、プリデコード信号X0〜X15はともに「L」レベルになり、全ワード線WLが非選択レベルの「L」レベルになる。デコーダDC1のゲート回路40〜47の出力信号SB0〜SB7は、デコーダDC2の入力信号B0〜B7となる。
また、デコーダDC2の制御信号AS,BSがそれぞれ「L」レベルおよび「H」レベルになり、デコーダDC2のゲート回路50〜57では入力信号B[7:0]が選択される。この入力信号B[7:0]はデコーダDC1においてアドレス信号ADD[8:5]に基づいて生成されたものであるので、プリデコード信号Y0〜Y15のうちのアドレス信号ADD[8:5]によって選択されたプリデコード信号Yjが「H」レベルにされる。
また、デコーダDC3の制御信号AS,BSがそれぞれ「H」レベルおよび「L」レベルになり、デコーダDC3のゲート回路50〜57ではゲート回路40〜47の出力信号SB[7:0]が選択される。この信号SB[7:0]はデコーダDC3においてアドレス信号ADD[4:1]に基づいて生成されたものであるので、プリデコード信号Z0〜Z15のうちのアドレス信号ADD[4:1]によって選択されたプリデコード信号Zkが「H」レベルにされる。
したがって、「H」レベルにされたプリデコード信号Yjと、「H」レベルにされたプリデコード信号Zkとが予め割り当てられた行において、NANDゲート28の出力信号が「L」レベルになり、インバータ31の出力信号が「H」レベルになり、トランジスタ32が導通し、ディジット線DLに磁化電流が流れる。
読出動作時は、256行のうちの1つの行を選択するアドレス信号ADD[8:1]と、2本のワード線WLA,WLBのうちの1本のワード線を選択するアドレス信号ADD[0]を与える。また、書込イネーブル信号WEを「L」レベルにし、読出イネーブル信号REを「H」レベルにする。また、活性化信号ENを「H」レベルにして、トランジスタ33を非導通にする。
これにより、デコーダDC1の制御信号AS,BSがそれぞれ「H」レベルおよび「L」レベルになり、デコーダDC1のゲート回路50〜57では信号SB[7:0]が選択される。この信号SB[7:0]はデコーダDC1においてアドレス信号ADD[8:5]に基づいて生成されたものであるので、プリデコード信号X0〜X15のうちのアドレス信号ADD[8:5]によって選択されたプリデコード信号Xiが「H」レベルにされる。デコーダDC1のゲート回路40〜47の出力信号SB0〜SB7は、デコーダDC2の入力信号B0〜B7となる。
また、アドレス信号ADD[0]が「H」レベルである場合は、ANDゲート20およびゲート回路21の出力信号がそれぞれ「H」レベルおよび「L」レベルになる。この場合、デコーダDC2の制御信号AS,BSがそれぞれ「H」レベルおよび「L」レベルになり、デコーダDC2のゲート回路50〜57では信号SB[7:0]が選択される。この信号SB[7:0]はデコーダDC2においてアドレス信号ADD[4:1]に基づいて生成されたものであるので、プリデコード信号Y0〜Y15のうちのアドレス信号ADD[4:1]によって選択されたプリデコード信号Yjが「H」レベルにされる。
したがって、「H」レベルにされたプリデコード信号Xiと、「H」レベルにされたプリデコード信号Yjとが予め割り当てられた行において、NANDゲート26の出力信号が「L」レベルになり、インバータ29の出力信号が「H」レベルになり、ワード線WLAが「H」レベルにされる。
このとき、デコーダDC3の制御信号AS,BSがそれぞれ「L」レベルおよび「H」レベルになり、デコーダDC3のゲート回路50〜57では信号B[7:0]が選択される。デコーダDC3の入力信号B[7:0]はともに「L」レベルに固定されているので、プリデコード信号Z0〜Z15はともに「L」レベルになる。したがって、全行においてワード線WLBは「L」レベルに固定され、トランジスタ32は非導通にされる。
また、アドレス信号ADD[0]が「L」レベルである場合は、ANDゲート20およびゲート回路21の出力信号がそれぞれ「L」レベルおよび「H」レベルになる。この場合、デコーダDC2の制御信号AS,BSがともに「L」レベルになり、デコーダDC2の全出力信号S[0]〜S[15]が「L」レベルになり、全プリデコード信号Y0〜Y15が「L」レベルにされる。したがって、全行においてワード線WLAは「L」レベルに固定され、トランジスタ32は非導通にされる。
また、デコーダDC3の制御信号AS,BSがそれぞれ「H」レベルおよび「L」レベルになり、デコーダDC3のゲート回路50〜57では信号SB[7:0]が選択される。この信号SB[7:0]はデコーダDC3においてアドレス信号ADD[4:1]に基づいて生成されたものであるので、プリデコード信号Z0〜Z15のうちのアドレス信号ADD[4:1]によって選択されたプリデコード信号Zkが「H」レベルにされる。
したがって、「H」レベルにされたプリデコード信号Xiと、「H」レベルにされたプリデコード信号Zkとが予め割り当てられた行において、NANDゲート27の出力信号が「L」レベルになり、インバータ30の出力信号が「H」レベルになり、ワード線WLBが「H」レベルにされる。
[比較例]
図13は、上記実施の形態の比較例を示す回路ブロック図であって、図11と対比される図である。図13において、このMRAMの行プリデコーダ80では、図11の行プリデコーダ10のANDゲート20、ゲート回路21、およびORゲート22がインバータ82およびバッファ83,84で置換される。
図13は、上記実施の形態の比較例を示す回路ブロック図であって、図11と対比される図である。図13において、このMRAMの行プリデコーダ80では、図11の行プリデコーダ10のANDゲート20、ゲート回路21、およびORゲート22がインバータ82およびバッファ83,84で置換される。
また、デコーダDC1において制御信号AS,BSはそれぞれ「H」レベルおよび「L」レベルに固定されている。したがって、アドレス信号ADD[8:5]に基づき、16のプリデコード信号X0〜X15のいずれか1つのプリデコード信号Xiが「H」レベルにされる。デコーダDC1の出力信号SB[7:0]は使用されない。
また、デコーダDC2において、制御信号AS,BSは、それぞれアドレス信号ADD[0]およびその反転信号となる。デコーダDC2の入力信号B[7:0]は、ともに「L」レベルに固定されている。また、アドレス信号ADD[0]は、インバータ82で反転されてデコーダDC3に与えられる。デコーダDC3において、制御信号BS,ASは、それぞれアドレス信号ADD[0]およびその反転信号となる。
また、このMRAMのWL/DLドライバ81は、図11のNANDゲート26〜28およびインバータ29〜31を、NANDゲート85,86、インバータ87,88、ORゲート89、ANDゲート90,91、およびバッファ92で置換したものである。
NANDゲート85およびインバータ87は、読出イネーブル信号REおよび対応のプリデコード信号Xi,Yjがともに「H」レベルにされた場合に対応のワード線WLAを「H」レベルにする。NANDゲート86およびインバータ88は、読出イネーブル信号REおよび対応のプリデコード信号Xi,Zkがともに「H」レベルにされた場合に対応のワード線WLBを「H」レベルにする。
また、ゲート89〜91およびバッファ92は、書込イネーブル信号WEと、対応のプリデコード信号Xiと、対応のプリデコード信号YjまたはZkとがともに「H」レベルにされた場合に、対応のトランジスタ32を導通させる。
次に、この行プリデコーダ80およびWL/DLドライバ81の動作について説明する。書込動作時は、256行のうちの1つの行を指定するアドレス信号ADD[8:1]を与える。また、書込イネーブル信号WEを「H」レベルにし、読出イネーブル信号REを「L」レベルにする。また、活性化信号ENを「L」レベルにして、トランジスタ33を導通させる。
読出イネーブル信号REが「L」レベルにされているので、NANDゲート85,86の各々の出力信号は「H」レベルに固定され、全ワード線WLは「L」レベルに固定される。
また、デコーダDC1の制御信号AS,BSがそれぞれ「H」レベルおよび「L」レベルに固定されているので、デコーダDC1のゲート回路50〜57では信号SB[7:0]が選択される。この信号SB[7:0]はデコーダDC1においてアドレス信号ADD[8:5]に基づいて生成されたものであるので、プリデコード信号X0〜X15のうちのアドレス信号ADD[8:5]によって選択されたプリデコード信号Xiが「H」レベルにされる。
アドレス信号ADD[0]が「H」レベルである場合は、デコーダDC2の制御信号AS,BSはそれぞれ「H」レベルおよび「L」レベルになり、デコーダDC2のゲート回路50〜57において信号SB[7:0]が選択される。この信号SB[7:0]はアドレス信号ADD[4:1」に基づいて生成されたものであるので、プリデコード信号Y0〜Y15のうちのアドレス信号ADD[4:1]によって選択されたプリデコード信号Yjが「H」レベルにされる。
また、デコーダDC3の制御信号AS,BSはそれぞれ「L」レベルおよび「H」レベルになり、デコーダDC3のゲート回路50〜57において信号B[7:0]が選択される。この信号B[7:0]は全て「L」レベルに固定されているので、プリデコード信号Z0〜Z15は全て「L」レベルに固定される。
したがって、「H」レベルにされたプリデコード信号Xiと、「H」レベルにされたプリデコード信号Yjとが予め割り当てられた行において、バッファ92の出力信号が「H」レベルになり、トランジスタ32が導通し、ディジット線DLに磁化電流が流れる。
アドレス信号ADD[0]が「L」レベルである場合は、デコーダDC2の制御信号AS,BSはそれぞれ「L」レベルおよび「H」レベルになり、デコーダDC2のゲート回路50〜57において信号B[7:0]が選択される。この信号B[7:0]は全て「L」レベルに固定されているので、プリデコード信号Y0〜Y15は全て「L」レベルに固定される。
また、デコーダDC3の制御信号AS,BSはそれぞれ「H」レベルおよび「L」レベルになり、デコーダDC3のゲート回路50〜57において信号SB[7:0]が選択される。この信号SB[7:0]はアドレス信号ADD[4:1」に基づいて生成されたものであるので、プリデコード信号Z0〜Z15のうちのアドレス信号ADD[4:1]によって選択されたプリデコード信号Zkが「H」レベルにされる。
したがって、「H」レベルにされたプリデコード信号Xiと、「H」レベルにされたプリデコード信号Zkとが予め割り当てられた行において、バッファ92の出力信号が「H」レベルになり、トランジスタ32が導通し、ディジット線DLに磁化電流が流れる。
読出動作時は、256行のうちの1つの行を選択するアドレス信号ADD[8:1]と、2本のワード線WLA,WLBのうちの1本のワード線を選択するアドレス信号ADD[0]を与える。また、書込イネーブル信号WEを「L」レベルにし、読出イネーブル信号REを「H」レベルにする。また、活性化信号ENを「H」レベルにして、トランジスタ33を非導通にする。
書込イネーブル信号WEが「L」レベルにされているので、ANDゲート91の出力信号が「L」レベルになり、トランジスタ32が非導通にされる。デコーダDC1〜DC3の動作は、読出動作時と同じである。
アドレス信号ADD[0]が「H」レベルである場合、プリデコード信号X0〜X15のうちのアドレス信号ADD[8:5]によって選択されたプリデコード信号Xiが「H」レベルにされる。また、プリデコード信号Y0〜Y15のうちのアドレス信号ADD[4:1]によって選択されたプリデコード信号Yjが「H」レベルにされる。また、プリデコード信号Z0〜Z15は全て「L」レベルに固定される。
したがって、「H」レベルにされたプリデコード信号Xiと、「H」レベルにされたプリデコード信号Yjとが予め割り当てられた行において、NANDゲート85の出力信号が「L」レベルになり、インバータ87の出力信号が「H」レベルになり、ワード線WLAが「H」レベルにされる。また、全プリデコード信号Z0〜Z15が「L」レベルにされるので、全ワード線WLBが「L」レベルにされる。
アドレス信号ADD[0]が「L」レベルである場合、プリデコード信号X0〜X15のうちのアドレス信号ADD[8:5]によって選択されたプリデコード信号Xiが「H」レベルにされる。また、プリデコード信号Z0〜Z15のうちのアドレス信号ADD[4:1]によって選択されたプリデコード信号Zkが「H」レベルにされる。また、プリデコード信号Y0〜Y15は全て「L」レベルに固定される。
したがって、「H」レベルにされたプリデコード信号Xiと、「H」レベルにされたプリデコード信号Zkとが予め割り当てられた行において、NANDゲート86の出力信号が「L」レベルになり、インバータ88の出力信号が「H」レベルになり、ワード線WLBが「H」レベルにされる。また、全プリデコード信号Y0〜Y15が「L」レベルにされるので、全ワード線WLAが「L」レベルにされる。
この比較例では、アドレス信号ADD[8:0]に基づいてプリデコード信号X,Y,Zを生成し、読出イネーブル信号REとプリデコード信号X,Yに基づいてワード線WLAを選択し、読出イネーブル信号REとプリデコード信号X,Zに基づいてワード線WLBを選択し、書込イネーブル信号WEとプリデコード信号X,Y,Zに基づいてディジット線DLを選択する。したがって、256行の各々に、3入力NANDゲート85,86、ORゲート89、ANDゲート90,91などを設ける必要があり、回路構成が複雑になり、レイアウト面積が大きくなってしまう。
また、読出イネーブル信号REおよび書込イネーブル信号WEをWL/DLドライバ81全体に供給するので、信号RE,WEの負荷が大きくなり、信号RE,WE用のバッファ83,84のサイズを大きくする必要がある。
これに対して実施の形態では、アドレス信号ADD[8:0]、読出イネーブル信号RE,および書込イネーブル信号WEに基づいてプリデコード信号X,Y,Zを生成し、プリデコード信号X,Yによってワード線WLAを選択し、プリデコード信号X,Zによってワード線WLBを選択し、プリデコード信号Y,Zによってディジット線DLを選択する。したがって、WL/DLドライバ11を2入力NANDゲート26〜28などで構成することができ、構成の簡単化、レイアウト面積の縮小化を図ることができる。
また、読出イネーブル信号REおよび書込イネーブル信号WEをWL/DLドライバ81に供給しないので、信号RE,WE用のバッファは不要である。
また、行プリデコーダ10の回路規模は、比較例の行プリデコーダ80とほぼ同等である。また、行プリデコーダ10の回路規模が比較例よりも若干大きくなったとしても、行プリデコーダ10はメモリアレイMAに対して1つ設けられるだけなので、レイアウト面積の増大は小さい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 半導体装置、2 MRAM、3 CPU、4 Vref電源、5 切換回路、MA メモリアレイ、MC メモリセル、TMR トンネル磁気抵抗素子、EL 電極、FL 固定磁化膜、TB トンネル絶縁膜、VL 自由磁化膜、Q,32 NチャネルMOSトランジスタ、DMC ダミーメモリセル、WL ワード線、DWL ダミーワード線、DL ディジット線、DDL ダミーディジット線、BL ビット線、SL ソース線、RDL 読出データ線、SA センスアンプ、10,80 行プリデコーダ、11,81 WL/DLドライバ、12,13 列プリデコーダ、14,15 BLドライバ、16 読出回路、DC デコーダ、20,60〜75,90,91 ANDゲート、21,40〜47,50〜57 ゲート回路、22,89 ORゲート、23〜25,83,84 バッファ、26〜28,85,86 NANDゲート、29〜31,82,87,88 インバータ、33 PチャネルMOSトランジスタ。
Claims (3)
- 複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数組の第1および第2のワード線と、それぞれ前記複数行に対応して設けられた複数のディジット線と、それぞれ前記複数列に対応して設けられた複数のビット線とを含むメモリアレイを備え、
各メモリセルは、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子と、ソースが基準電圧を受け、ドレインが前記磁気抵抗素子を介して対応のビット線に接続されたトランジスタとを有し、
各行において隣接する2つのメモリセルの2つトランジスタのゲートはそれぞれ対応の第1および第2のワード線に接続され、
さらに、読出動作時は、行アドレス信号に従って前記複数組の第1および第2のワード線のうちのいずれか1つの組のいずれか1本のワード線を選択レベルにし、書込動作時は、行アドレス信号に従って前記複数のディジット線のうちのいずれか1本のディジット線に磁化電流を流す行選択回路を備え、
前記複数行は、各々がM個(ただし、Mは2以上の整数である)の行を含むN個(ただし、Nは2以上の整数である)の行グループに分割され、
前記行アドレス信号は、前記N個の行グループのうちのいずれか1つの行グループを選択する第1のアドレス信号と、前記M個の行のうちのいずれか1つの行を選択する第2のアドレス信号と、前記第1および第2のワード線のうちのいずれか1本のワード線を選択する第3のアドレス信号とを含み、
前記行選択回路は第1、第2および第3のデコーダを含み、
読出動作時は、前記第1のデコーダが前記第1のアドレス信号に従って前記N個の行グループのうちのいずれか1つの行グループを選択し、前記第2および第3のデコーダのうちの前記第3のアドレス信号によって選択された方のデコーダが前記第2のアドレス信号に従って前記M個の行のうちのいずれか1つの行を選択し、
書込動作時は、前記第2のデコーダが前記第1のアドレス信号に従って前記N個の行グループのうちのいずれか1つの行グループを選択し、前記第3のデコーダが前記第2のアドレス信号に従って前記M個の行のうちのいずれか1つの行を選択し、
前記行選択回路は、
さらに、各第1のワード線に対応して設けられ、前記第1および第2のデコーダによって対応の行が選択された場合に対応の第1のワード線を選択レベルにする第1のワードドライバと、
各第2のワード線に対応して設けられ、前記第1および第3のデコーダによって対応の行が選択された場合に対応の第2のワード線を選択レベルにする第2のワードドライバと、
各ディジット線に対応して設けられ、前記第2および第3のデコーダによって対応の行が選択された場合に対応のディジット線に前記磁化電流を流すディジット線ドライバとを含む、半導体記憶装置。 - 前記M,Nの各々は2n(ただし、nは2以上の整数である)であり、
前記第1および第2のアドレス信号の各々は2n−2ビットのデータ信号を有し、前記第3のアドレス信号は1ビットのデータ信号を有し、
前記第1、第2および第3のデコーダの各々は、
入力された2n−2ビットのデータ信号に従って、2n−2ビットの第1の選択信号のうちのいずれか1ビットの第1の選択信号を活性化レベルにするとともに、2n−2ビットの第2の選択信号のうちのいずれか1ビットの第2の選択信号を活性化レベルにする第1のサブデコーダと、
入力された2n−2ビットの第1の選択信号および2n−2ビットの第2の選択信号に従って2nビットの第3の選択信号のうちのいずれか1ビットの第3の選択信号を活性化レベルにする第2のサブデコーダと、
第1の動作モードでは、自身の前記第1のサブデコーダで生成された2n−2ビットの第1の選択信号および2n−2ビットの第2の選択信号を前記第2のサブデコーダに与え、第2の動作モードでは、外部から与えられた2n−2ビットの第1の選択信号および2n−2ビットの第2の選択信号を前記第2のサブデコーダに与えるゲート回路とを有し、
前記第1および第3のデコーダの前記ゲート回路に外部から与えられる2n−2ビットの第1の選択信号および2n−2ビットの第2の選択信号の各々は非活性化レベルに固定され、
前記第2のデコーダの前記ゲート回路には外部から与えられる2n−2ビットの第1の選択信号および2n−2ビットの第2の選択信号として、前記第1のデコーダの前記第1のサブデコーダで生成された前記2n−2ビットの第1の選択信号および前記2n−2ビットの第2の選択信号が与えられ、
前記第1のデコーダの前記第1のサブデコーダには前記第1のアドレス信号の2n−2ビットのデータ信号が与えられ、前記第2および第3のデコーダの各々の前記第1のサブデコーダには前記第2のアドレス信号の2n−2ビットのデータ信号が与えられ、
前記読出動作時は、前記第1のデコーダの前記ゲート回路は前記第1の動作モードに設定され、前記第2および第3のデコーダのうちの前記第3のアドレス信号によって選択された方のデコーダの前記ゲート回路は前記第1の動作モードに設定され、前記第3のアドレス信号によって選択されなかった方のデコーダの前記ゲート回路は前記第2の動作モードに設定され、
前記第1のデコーダの前記第2のサブデコーダが前記2nビットの第3の選択信号のうちのいずれか1ビットの第3の選択信号を活性化レベルにすることによって前記2n個の行グループのうちのいずれか1つの行グループを選択し、
前記第2および第3のデコーダのうちの前記第3のアドレス信号によって選択された方のデコーダの前記第2のサブデコーダが前記2nビットの第3の選択信号のうちのいずれか1ビットの第3の選択信号を活性化レベルにすることによって前記2n個の行のうちのいずれか1つの行を選択し、
書込動作時は、前記第1および第2のデコーダの前記ゲート回路は前記第2の動作モードに設定され、前記第3のデコーダの前記ゲート回路は前記第1の動作モードに設定され、
前記第1のデコーダの前記第2のサブデコーダが前記2nビットの第3の選択信号の各々を非活性化レベルに維持することによって前記第1および第2のワード線の各々を非選択レベルに維持し、
前記第2のデコーダの前記第2のサブデコーダが前記2nビットの第3の選択信号のうちのいずれか1ビットの第3の選択信号を選択レベルにすることによって前記2n個の行グループのうちのいずれか1つの行グループを選択し、
前記第3のデコーダの前記第2のサブデコーダが前記2nビットの第3の選択信号のうちのいずれか1ビットの第3の選択信号を選択レベルにすることによって前記2n個の行のうちのいずれか1つの行を選択する、請求項1に記載の半導体記憶装置。 - さらに、列アドレス信号に従って前記複数のビット線のうちのいずれかのビット線を選択する列選択回路と、
読出動作時に、前記列選択回路によって選択されたビット線を介して、前記行選択回路によって選択レベルにされたワード線に対応するメモリセルのデータ信号を読み出す読出回路と、
書込動作時に、前記列選択回路によって選択されたビット線に書込データ信号の論理レベルに応じた極性の書込電流を流して、選択されたメモリセルに前記書込データ信号を書き込む書込回路とを備える、請求項1または請求項2に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010286032A JP2012133849A (ja) | 2010-12-22 | 2010-12-22 | 半導体記憶装置 |
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JP2012133849A true JP2012133849A (ja) | 2012-07-12 |
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ID=46649279
Family Applications (1)
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JP2010286032A Withdrawn JP2012133849A (ja) | 2010-12-22 | 2010-12-22 | 半導体記憶装置 |
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-
2010
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