JP2012133849A - 半導体記憶装置 - Google Patents

Abstract

【課題】構成が簡単でレイアウト面積が小さな半導体記憶装置を提供する。
【解決手段】このＭＲＡＭ２の行プリデコーダ１０およびＷＬ／ＤＬドライバ１１では、アドレス信号ＡＤＤ［８：０］、読出イネーブル信号ＲＥ，および書込イネーブル信号ＷＥに基づいてプリデコード信号Ｘ，Ｙ，Ｚを生成し、プリデコード信号Ｘ，Ｙによってワード線ＷＬＡを選択し、プリデコード信号Ｘ，Ｚによってワード線ＷＬＢを選択し、プリデコード信号Ｙ，Ｚによってディジット線ＤＬを選択する。したがって、ＷＬ／ＤＬドライバ１１を２入力ＮＡＮＤゲート２６〜２８などで構成することができ、回路構成の簡単化、レイアウト面積の縮小化を図ることができる。
【選択図】図１１

Description

この発明は半導体記憶装置に関し、特に、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子を備えた不揮発性の半導体記憶装置に関する。

不揮発性半導体記憶装置は、電源電圧が遮断されても記憶データを保持することができ、待機状態時において電源電圧を供給する必要がない。このため、低消費電力であることが要求される携帯機器において広く用いられている。

このような不揮発性半導体記憶装置の１つに、磁気抵抗効果を利用してデータを記憶するＭＲＡＭ（Magnetic Random Access Memory）がある。また、ＭＲＡＭの１つに、磁気
トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するトンネル磁気抵抗素子を用いたものがある（たとえば、非特許文献１参照）。

このＭＲＡＭは、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数組の第１および第２のワード線と、それぞれ複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線とを含むメモリアレイを備える。各メモリセルは、トンネル磁気抵抗素子と、ソースが基準電圧を受け、ドレインがトンネル磁気抵抗素子を介して対応のビット線に接続されたトランジスタとを有する。各行において隣接する２つのメモリセルの２つトランジスタのゲートはそれぞれ対応の第１および第２のワード線に接続される。

このＭＲＡＭは、さらに、読出動作時は、行アドレス信号に従って複数組の第１および第２のワード線のうちのいずれか１つの組のいずれか１本のワード線を選択レベルにし、書込動作時は、行アドレス信号に従って複数のディジット線のうちのいずれか１本のディジット線に磁化電流を流す行選択回路と、列アドレス信号に従って複数のビット線のうちのいずれか１本のビット線を選択する列選択回路とを備える。

読出動作時は、列選択回路によって選択されたビット線を介して、行選択回路によって選択されたワード線に対応するメモリセルのデータ信号を読み出す。書込動作時は、列選択回路によって選択されたビット線に書込データ信号の論理レベルに応じた極性の書込電流を流して、選択されたメモリセルに書込データ信号を書き込む。

2004 Symposium on VLSI Circuits Digest of Technical Papers p.450-453 A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture

従来のＭＲＡＭでは、行アドレス信号に基づいてプリデコード信号Ｘ，Ｙ，Ｚを生成し、読出イネーブル信号ＲＥとプリデコード信号Ｘ，Ｙに基づいて第１のワード線ＷＬＡを選択し、読出イネーブル信号ＲＥとプリデコード信号Ｘ，Ｚに基づいて第２のワード線ＷＬＢを選択し、書込イネーブル信号ＷＥとプリデコード信号Ｘ，Ｙ，Ｚに基づいてディジット線ＤＬを選択していた（図１３参照）。このため、複数行の各々に、３入力ＮＡＮＤゲートなどを設ける必要があり、回路構成が複雑になり、レイアウト面積が大きくなると言う問題があった。

それゆえに、この発明の主たる目的は、構成が簡単でレイアウト面積が小さな半導体記憶装置を提供することである。

この発明に係る半導体記憶装置は、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数組の第１および第２のワード線と、それぞれ複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線とを含むメモリアレイを備えたものである。各メモリセルは、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子と、ソースが基準電圧を受け、ドレインが磁気抵抗素子を介して対応のビット線に接続されたトランジスタとを有する。各行において隣接する２つのメモリセルの２つのトランジスタのゲートはそれぞれ対応の第１および第２のワード線に接続される。

この半導体記憶装置は、さらに、読出動作時は、行アドレス信号に従って複数組の第１および第２のワード線のうちのいずれか１つの組のいずれか１本のワード線を選択レベルにし、書込動作時は、行アドレス信号に従って複数のディジット線のうちのいずれか１本のディジット線に磁化電流を流す行選択回路を備える。複数行は、各々がＭ個（ただし、Ｍは２以上の整数である）の行を含むＮ個（ただし、Ｎは２以上の整数である）の行グループに分割される。行アドレス信号は、Ｎ個の行グループのうちのいずれか１つの行グループを選択する第１のアドレス信号と、Ｍ個の行のうちのいずれか１つの行を選択する第２のアドレス信号と、第１および第２のワード線のうちのいずれか１本のワード線を選択する第３のアドレス信号とを含む。

行選択回路は第１、第２および第３のデコーダを含む。読出動作時は、第１のデコーダが第１のアドレス信号に従ってＮ個の行グループのうちのいずれか１つの行グループを選択し、第２および第３のデコーダのうちの第３のアドレス信号によって選択された方のデコーダが第２のアドレス信号に従ってＭ個の行のうちのいずれか１つの行を選択する。書込動作時は、第２のデコーダが第１のアドレス信号に従ってＮ個の行グループのうちのいずれか１つの行グループを選択し、第３のデコーダが第２のアドレス信号に従ってＭ個の行のうちのいずれか１つの行を選択する。

行選択回路は、さらに、各第１のワード線に対応して設けられ、第１および第２のデコーダによって対応の行が選択された場合に対応の第１のワード線を選択レベルにする第１のワードドライバと、各第２のワード線に対応して設けられ、第１および第３のデコーダによって対応の行が選択された場合に対応の第２のワード線を選択レベルにする第２のワードドライバと、各ディジット線に対応して設けられ、第２および第３のデコーダによって対応の行が選択された場合に対応のディジット線に磁化電流を流すディジット線ドライバとを含む。

この発明に係る半導体記憶装置では、第１および第２のデコーダによって第１のワード線を選択し、第１および第３のデコーダによって第２のワード線を選択し、第２および第３のデコーダによってディジット線を選択する。したがって、読出イネーブル信号および書込イネーブル信号を各行のドライバに供給する必要がないので、ドライバの入力信号の数を少なくすることができ、構成の簡単化とレイアウト面積の縮小化を図ることができる。

この発明の一実施の形態による半導体装置の構成を示すブロック図である。 図１に示したＭＲＡＭの構成を示すブロック図である。 図２に示したメモリアレイの構成を示す図である。 図３に示したメモリセルの構成を示す回路図である。 図４に示したメモリセルの構成および書込動作を示す図である。 図５に示したトンネル磁気抵抗素子の特性を示す図である。 図４に示したメモリセルの構成および読出動作を示す図である。 図３に示したメモリセルのデータを読み出す読出回路の構成を示す回路ブロック図である。 図８に示した読出回路の動作を説明するための回路図である。 図２に示したメモリアレイの周辺回路の構成を示すブロック図である。 図１０に示した行プリデコーダおよびＷＬ／ＤＬドライバの構成を示す回路ブロック図である。 図１１に示したデコーダの構成を示す図である。 本実施の形態の比較例を示す回路ブロック図である。

本発明の一実施の形態による半導体装置１は、図１に示すように、１つのチップに搭載されたＭＲＡＭ２、ＣＰＵ（Central Processing Unit：中央処理装置）３、およびＶｒｅｆ電源４を備える。

ＭＲＡＭ２としては、たとえば２５６Ｋビットの記憶容量を有するものが用いられる。あるいはＭＲＡＭ２として、ＥＣＣ（Error Checking and Correcting：誤り検出および訂正）機能付の３８４Ｋビットの記憶容量を有するものが使用される。ここでは、ＭＲＡＭ２として、前者のものが用いられるものとする。

ＣＰＵ３は、ＭＲＡＭ２へのデータ信号の書込およびＭＲＡＭ２からのデータ信号の読出を行なう。具体的にはＣＰＵ３は、データ信号の書込および読出を行なうため、アドレス信号ＡＤＤ[１２：０］、読出イネーブル信号ＲＥ、センスイネーブル信号ＳＥ，／ＳＥ、プリチャージ制御信号ＰＣＧ、書込データ信号ＤＩ［３１：０］、書込イネーブル信号ＷＥをＭＲＡＭ２に与える。また、Ｖｒｅｆ電源４で生成されたデータ読出のための参照電圧Ｖｒｅｆ（ＶＳＡ）がＭＲＡＭ２に供給される。ＭＲＡＭ２から読み出されたデータ信号ＤＯ［３１：０］はＣＰＵ３に与えられる。

図２は、ＭＲＡＭ２の概略構成を示すブロック図である。図２において、ＭＲＡＭ２は、１６個のメモリアレイＭＡと、３２個のセンスアンプＳＡとを備える。各メモリアレイＭＡは、１６Ｋ個のメモリセルＭＣを含む。各メモリセルＭＣは、１ビットのデータ信号を記憶する。各メモリセルＭＣは、ビット線ＢＬと、ワード線ＷＬおよびディジット線ＤＬとの交差部に配置されている。

読出イネーブル信号ＲＥが活性化レベルの「Ｈ」レベルにされたとき、アドレス信号Ａ［１２：０］により選択される１本のワード線ＷＬと１本の列選択線（図示せず）ＣＳＬが選択レベルの「Ｈ」レベルにされる。ワード線ＷＬと列選択線によって選択されるメモリセルＭＣのデータ信号ＤＯが、ビット線ＢＬと読出データ線ＲＤＬ，／ＲＤＬとを介してセンスアンプＳＡに与えられる。センスアンプＳＡは、メモリセルＭＣの出力データ信号ＤＯを増幅してＣＰＵ３に出力する。

図３は、メモリアレイＭＡの構成をより詳細に示す図である。図３において、メモリアレイＭＡは、複数行複数列に対応して設けられた複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数組の２本のワード線ＷＬＡ，ＷＬＢと、それぞれ複数行に対応して設けられた複数のディジット線ＤＬと、それぞれ複数列に対応して設けられた複数のビット線ＢＬとを含む。各行において、偶数番のメモリセルＭＣはワード線ＷＬＡに接続され、奇数番のメモリセルＭＣはワード線ＷＬＢに接続される。複数のビット線ＢＬは、予め複数のビット線グループに分割されている。各ビット線グループは、４本のビット線ＢＬ０〜ＢＬ４を含む。１つのビット線グループは、１本の列選択線（図示せず）によって選択される。このようなメモリアレイＭＡは、折り返しビット線構成と呼ばれる。

複数のワード線ＷＬのうちの所定数（図３では１つ）のワード線ＷＬは、ダミーワード線ＤＷＬとして使用される。ダミーワード線ＤＷＬおよびビット線ＢＬ０〜ＢＬ３に対応する４つのダミーメモリセルＤＭＣ０〜ＤＭＣ３には、それぞれ０，１，１，０のデータ信号が格納される。ダミーメモリセルＤＭＣ０〜ＤＭＣ３は、メモリセルＭＣのデータ信号の読出に使用される。これについては、後述する。

各メモリセルＭＣは、図４に示すように、トンネル磁気抵抗素子ＴＭＲおよびＮチャネルＭＯＳトランジスタＱを含む。トランジスタＱのゲートは対応のワード線ＷＬに接続され、そのソースはソース線ＳＬを介して接地電圧ＶＳＳを受け、そのドレインはトンネル磁気抵抗素子ＴＭＲを介して対応のビット線ＢＬに接続される。

図５は、メモリセルＭＣの構成およびデータ書込方法を模式的に示す図である。図５において、トンネル磁気抵抗素子ＴＭＲは、電極ＥＬとビット線ＢＬの間に積層された固定磁化膜ＦＬ、トンネル絶縁膜ＴＢおよび自由磁化膜ＶＬを含む。固定磁化膜ＦＬおよび自由磁化膜ＶＬの各々は、強磁性体膜で構成されている。固定磁化膜ＦＬの磁化方向は一方方向に固定されている。自由磁化膜ＶＬの磁化方向は、一方方向および他方方向のうちのいずれかの方向に書込まれる。

固定磁化膜ＦＬおよび自由磁化膜ＶＬの磁化方向が同一である場合はトンネル磁気抵抗素子ＴＭＲの抵抗値は比較的低い値になり、両者の磁化方向が逆である場合はトンネル磁気抵抗素子ＴＭＲの電気抵抗値は比較的高い値になる。トンネル磁気抵抗素子ＴＭＲの２段階の抵抗値は、データ０，１にそれぞれ対応付けられる。図３の４つのダミーメモリセルＤＭＣ０〜ＤＭＣ３のトンネル磁気抵抗素子ＴＭＲの抵抗値は、それぞれ低値ＲＬ、高値ＲＨ、高値ＲＨ、低値ＲＬに設定される。

データ書込時は、図５に示すように、ワード線ＷＬが非選択レベルの「Ｌ」レベルにされてアクセストランジスタＱが非導通状態にされ、ビット線ＢＬおよびディジット線ＤＬにそれぞれ書込電流および磁化電流が流される。自由磁化膜ＶＬの磁化方向は、書込電流および磁化電流の方向の組合せによって決定される。

図６は、データ書込時における書込電流および磁化電流の方向と磁界方向との関係を示す図である。図６を参照して、横軸で示される磁界Ｈｘは、ディジット線ＤＬを流れる磁化電流によって生じる磁界Ｈ（ＤＬ）を示している。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れる書込電流によって生じる磁界Ｈ（ＢＬ）を示している。

自由磁化膜ＶＬに記憶される磁界方向は、磁界Ｈ（ＤＬ）とＨ（ＢＬ）の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化膜ＶＬに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ディジット線ＤＬとビット線ＢＬとの両方に電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。

データ読出時は、図７に示すように、ワード線ＷＬが選択レベルの「Ｈ」レベルにされてアクセストランジスタＱが導通し、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＱを介してソース線ＳＬ（接地電圧ＶＳＳのライン）に電流Ｉｓが流れる。この電流Ｉｓの値は、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じて変化する。したがって、この電流Ｉｓの値を検知することにより、トンネル磁気抵抗素子ＴＭＲの記憶データを読み出すことができる。

次に、メモリセルＭＣのデータ信号の読出方法について、より詳細に説明する。図８は、メモリセルＭＣのデータ信号の読出に関連する部分を示す回路ブロック図である。図８において、図３で示したメモリアレイＭＡに対応して、読出データ線ＲＤＬ０，／ＲＤＬ０，ＲＤＬ１，／ＲＤＬ１、切換回路５、およびセンスアンプＳＡ０，ＳＡ１が設けられる。また、各ビット線グループに対応して、列選択線ＣＳＬと、４つのＮチャネルＭＯＳトランジスタＱ０〜Ｑ３が設けられる。トランジスタＱ０〜Ｑ３のドレインはそれぞれ読出データ線ＲＤＬ０，／ＲＤＬ０，ＲＤＬ１，／ＲＤＬ１に接続され、それらのゲートはともに対応の列選択線ＣＳＬに接続され、それらのソースはそれぞれ対応のビット線ＢＬ０〜ＢＬ３に接続される。

図３で示したメモリアレイＭＡにおいては、ワード線ＷＬＡが選択された場合はダミーワード線ＤＷＬＢが選択され、ワード線ＷＬＢが選択された場合はダミーワード線ＤＷＬＡが選択される。図８の切換回路５は、ワード線ＷＬＡが選択された場合は、ビット線ＢＬ０，ＢＬ２をそれぞれセンスアンプＳＡ０，ＳＡ１の一方入力ノードＮ１に接続するとともに、ビット線ＢＬ１，ＢＬ３をセンスアンプＳＡ０，ＳＡ１の他方入力ノードＮ２に共通接続する。また、切換回路５は、ワード線ＷＬＢが選択された場合は、ビット線ＢＬ１，ＢＬ３をそれぞれセンスアンプＳＡ０，ＳＡ１の一方入力ノードＮ１に接続するとともに、ビット線ＢＬ０，ＢＬ２をセンスアンプＳＡ０，ＳＡ１の他方入力ノードＮ２に共通接続する。

図９は、ワード線ＷＬＡおよびダミーワード線ＤＷＬＢが選択され、切換回路５により、ビット線ＢＬ０，ＢＬ２がそれぞれセンスアンプＳＡ０，ＳＡ１の一方入力ノードＮ１に接続され、ビット線ＢＬ１，ＢＬ３がセンスアンプＳＡ０，ＳＡ１の他方入力ノードＮ２に共通接続された状態が示されている。

この場合は、センスアンプＳＡ０のノードＮ１と接地電圧ＶＳＳのラインとの間にビット線ＢＬ０およびメモリセルＭＣ０が直列接続され、センスアンプＳＡ１のノードＮ１と接地電圧ＶＳＳのラインとの間にビット線ＢＬ２およびメモリセルＭＣ２が直列接続される。メモリセルＭＣ０，ＭＣ２の各々には、データ信号「１」または「０」が書き込まれている。メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値は、書込データ信号に応じて高値ＲＨまたは低値ＲＬに設定されている。

また、センスアンプＳＡ０のノードＮ２と接地電圧ＶＳＳのラインとの間にビット線ＢＬ１およびダミーメモリセルＤＭＣ１が直列接続され、センスアンプＳＡ１のノードＮ２と接地電圧ＶＳＳのラインとの間にビット線ＢＬ３およびダミーメモリセルＤＭＣ３が直列接続され、センスアンプＳＡ０のノードＮ２とセンスアンプＳＡ１のノードＮ２とが互いに接続される。ダミーメモリセルＤＭＣ１，ＤＭＣ３には、それぞれデータ信号「１」および「０」が予め書き込まれている。ダミーメモリセルＤＭＣ１，ＤＭＣ３のトンネル磁気抵抗素子ＴＭＲの抵抗値は、それぞれ高値ＲＨおよび低値ＲＬに設定されている。

センスアンプＳＡ０は、ノードＮ１，Ｎ２の各々に定電圧ＶＣを印加し、ノードＮ１から流出する電流Ｉ０とノードＮ２から流出する電流Ｉ１との大小を比較し、比較結果に応じた論理レベルのデータ信号ＤＯ０を出力する。センスアンプＳＡ１は、ノードＮ１，Ｎ２の各々に定電圧ＶＣを印加し、ノードＮ１から流出する電流Ｉ２とノードＮ２から流出する電流Ｉ１との大小を比較し、比較結果に応じた論理レベルのデータ信号ＤＯ１を出力する。

すなわち、センスアンプＳＡ０によってノードＮ１に定電圧ＶＣが印加されたとき、センサアンプＳＡ０のノードＮ１から接地電圧ＶＳＳのラインに流出する電流Ｉ０は、ＶＣ／ＲＨ＝ＶＣ（１／ＲＨ＋１／ＲＨ）／２またはＶＣ／ＲＬ=ＶＣ（１／ＲＬ＋１／ＲＬ）／２となる。同様に、センスアンプＳＡ１によってノードＮ１に定電圧ＶＣが印加されたとき、センサアンプＳＡ１のノードＮ１から接地電圧ＶＳＳのラインに流出する電流Ｉ２は、ＶＣ／ＲＨ＝ＶＣ（１／ＲＨ＋１／ＲＨ）／２またはＶＣ／ＲＬ=ＶＣ（１／ＲＬ＋１／ＲＬ）／２となる。

また、センスアンプＳＡ０，ＳＡ１によってノードＮ２に定電圧ＶＣが印加されたとき、ノードＮ２から接地電圧ＶＳＳのラインに流出する電流Ｉ１は、ＶＣ（１／ＲＨ＋１／ＲＬ）／２となる。ここで、電流Ｉ１がＶＣ（１／ＲＨ＋１／ＲＬ）の２分の１となるのは、２つのセンスアンプＳＡ０，ＳＡ１のノードＮ２から同じ値の電流が流出するからである。

したがって、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値が高値ＲＨに設定されている場合はＩ０（またはＩ２）＜Ｉ１となり、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値が低値ＲＬに設定されている場合はＩ０（またはＩ２）＞Ｉ１となる。よって、電流Ｉ０，Ｉ１の大小関係を検出することにより、メモリセルＭＣ０の記憶データを読み出すことができる。また、電流Ｉ２，Ｉ１の大小関係を検出することにより、メモリセルＭＣ２の記憶データを読み出すことができる。なお、切換回路５およびセンスアンプＳＡの構成および動作については、たとえば特開２００９−７６１３７に詳述されている。

図１０は、ＭＲＡＭ２のうちの１つのメモリアレイＭＡに関連する部分の構成を示すブロック図である。図１０において、ＭＲＡＭ２は、各メモリアレイＭＡに対応して設けられた行プリデコーダ１０、ＷＬ／ＤＬドライバ１１、列プリデコーダ１２，１３、ＢＬドライバ１４，１５、および読出回路１６を備える。

行プリデコーダ１０は、読出動作時に、行アドレス信号ＡＤＤ［８：０］に従って、複数組のワード線ＷＬＡ，ＷＬＢのうちのいずれか１つの組のいずれか１本のワード線ＷＬを選択するためのプリデコード信号を生成する。ＷＬ／ＤＬドライバ１１は、行プリデコーダ１０で生成されたプリデコード信号に従って、１本のワード線ＷＬを選択レベルの「Ｈ」レベルに立ち上げる。

また、行プリデコーダ１０は、書込動作時に、行アドレス信号ＡＤＤ［８：０］に従って、複数のディジット線ＤＬのうちのいずれか１本のディジット線ＤＬを選択するためのプリデコード信号を生成する。このときＷＬ／ＤＬドライバ１１は、行プリデコーダ１０で生成されたプリデコード信号に従って、１本のディジット線ＤＬに磁化電流を流す。

列プリデコーダ１２，１３は、列アドレス信号ＡＤＤ［１２：９］に従って、複数のビット線グループのうちのいずれか１つのビット線グループを選択するためのプリデコード信号を生成する。ＢＬドライバ１４，１５は、列プリデコーダ１２，１３によって生成されたプリデコード信号に従って、１本のビット線ＢＬに書込データ信号ＤＩに応じた方向（図中の右方向または左方向）の書込電流を流す。書込電流が流されるビット線ＢＬと磁化電流が流されるディジット線ＤＬの交差部のメモリセルＭＣにデータ信号ＤＩが書き込まれる。

読出回路１６は、図８で示したトランジスタＱ０〜Ｑ３、切換回路５、センスアンプＳＡ０，ＳＡ１などを含み、読出動作時に、選択された２つのメモリセルＭＣのデータ信号ＤＯ０，ＤＯ１を読み出す。

以下、本願の特徴となる行プリデコーダ１０およびＷＬ／ＤＬドライバ１１について説明する。図１１は、行プリデコーダ１０およびＷＬ／ＤＬドライバ１１の構成を示す回路ブロック図である。図１１において、行プリデコーダ１０は、ＡＮＤゲート２０、ゲート回路２１、ＯＲゲート２２、デコーダＤＣ１〜ＤＣ３、およびバッファ２３〜２５を備える。

デコーダＤＣ１〜ＤＣ３の各々は、図１２に示すように、ゲート回路４０〜４７，５０〜５７およびＡＮＤゲート６０〜７５を含む。ゲート回路４０〜４７は第１のサブデコーダを構成し、ＡＮＤゲート６０〜７５は第２のサブデコーダを構成する。

ゲート回路４０の出力信号ＳＢ［０］は、入力信号Ａ［１］，Ａ［０］がともに「Ｌ」レベルである場合に「Ｈ」レベルになる。ゲート回路４１の出力信号ＳＢ［１］は、入力信号Ａ［１］，Ａ［０］がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルである場合に「Ｈ」レベルになる。ゲート回路４２の出力信号ＳＢ［２］は、入力信号Ａ［１］，Ａ［０］がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合に「Ｈ」レベルになる。ゲート回路４３の出力信号ＳＢ［３］は、入力信号Ａ［１］，Ａ［０］がともに「Ｈ」レベルである場合に「Ｈ」レベルになる。

換言すると、入力信号Ａ［１］，Ａ［０］が０，０である場合は信号ＳＢ［０］が１になり、入力信号Ａ［１］，Ａ［０］が０，１である場合は信号ＳＢ［１］が１になり、入力信号Ａ［１］，Ａ［０］が１，０である場合は信号ＳＢ［２］が１になり、入力信号Ａ［１］，Ａ［０］が１，１である場合は信号ＳＢ［３］が１になる。つまり、信号Ａ［１］，Ａ［０］が入力されると、信号ＳＢ［３：０］のうちのいずれか１つの信号ＳＢが１になり、残りの３つの信号ＳＢは０になる。

また、ゲート回路４４の出力信号ＳＢ［４］は、入力信号Ａ［３］，Ａ［２］がともに「Ｌ」レベルである場合に「Ｈ」レベルになる。ゲート回路４５の出力信号ＳＢ［５］は、入力信号Ａ［３］，Ａ［２］がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルである場合に「Ｈ」レベルになる。ゲート回路４６の出力信号ＳＢ［６］は、入力信号Ａ［３］，Ａ［２］がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合に「Ｈ」レベルになる。ゲート回路４７の出力信号ＳＢ［７］は、入力信号Ａ［３］，Ａ［２］がともに「Ｈ」レベルである場合に「Ｈ」レベルになる。

換言すると、入力信号Ａ［３］，Ａ［２］が０，０である場合は信号ＳＢ［４］が１になり、入力信号Ａ［３］，Ａ［２］が０，１である場合は信号ＳＢ［５］が１になり、入力信号Ａ［３］，Ａ［２］が１，０である場合は信号ＳＢ［６］が１になり、入力信号Ａ［３］，Ａ［２］が１，１である場合は信号ＳＢ［７］が１になる。つまり、信号Ａ［３］，Ａ［２］が入力されると、信号ＳＢ［７：４］のうちのいずれか１つの信号ＳＢが１になり、残りの３つの信号ＳＢは０になる。

ゲート回路４０〜４７の出力信号ＳＢ［７：０］は、外部に出力されるとともに、それぞれゲート回路５０〜５７に与えられる。また、ゲート回路５０〜５７は、それぞれ入力信号Ｂ［０］〜Ｂ［７］を受ける。信号Ｂ［０］〜Ｂ［７］は、信号ＳＢ［０］〜ＳＢ［７］と同様の信号である。信号Ｂ［０］〜Ｂ［３］のうちのいずれか１つの信号のみが「Ｈ」レベルにされ、信号Ｂ［４］〜Ｂ［７］のいずれか１つの信号のみが「Ｈ」レベルにされる。

ゲート回路５０〜５７は、制御信号ＡＳ，ＢＳがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合は、それぞれ信号ＳＢ［０］〜ＳＢ［７］を通過させ、制御信号ＡＳ，ＢＳがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルである場合は、それぞれ信号Ｂ［０］〜Ｂ［７］を通過させる。また、制御信号ＡＳ，ＢＳがともに「Ｌ」レベルである場合、ゲート回路５０〜５７の出力信号は、ともに「Ｌ」レベルになる。

ゲート回路５０の出力信号は、ＡＮＤゲート６０，６４，６８，７２の一方入力ノードに与えられる。ゲート回路５１の出力信号は、ＡＮＤゲート６１，６５，６９，７３の一方入力ノードに与えられる。ゲート回路５２の出力信号は、ＡＮＤゲート６２，６６，７０，７４の一方入力ノードに与えられる。ゲート回路５３の出力信号は、ＡＮＤゲート６３，６７，７１，７５の一方入力ノードに与えられる。

ゲート回路５４の出力信号は、ＡＮＤゲート６０〜６３の他方入力ノードに与えられる。ゲート回路５５の出力信号は、ＡＮＤゲート６４〜６７の他方入力ノードに与えられる。ゲート回路５６の出力信号は、ＡＮＤゲート６８〜７１の他方入力ノードに与えられる。ゲート回路５７の出力信号は、ＡＮＤゲート７２〜７５の他方入力ノードに与えられる。

ゲート回路５０〜５３の出力信号のうちのいずれか１つの信号が「Ｈ」レベルにされるとともに、ゲート回路５４〜５７の出力信号のうちのいずれか１つの信号が「Ｈ」レベルにされる。ゲート回路５４の出力信号が「Ｈ」レベルである場合は、ＡＮＤゲート６０〜６３の他方入力ノードが「Ｈ」レベルになる。この状態でゲート回路５０〜５３の出力信号のうちのいずれか１つの信号が「Ｈ」レベルにされると、ＡＮＤゲート６０〜６３の出力信号Ｓ［０］〜Ｓ［３］のうちのいずれか１つの信号が「Ｈ」レベルになる。

ゲート回路５５の出力信号が「Ｈ」レベルである場合は、ＡＮＤゲート６４〜６７の他方入力ノードが「Ｈ」レベルになる。この状態でゲート回路５０〜５３の出力信号のうちのいずれか１つの信号が「Ｈ」レベルにされると、ＡＮＤゲート６４〜６７の出力信号Ｓ［４］〜Ｓ［７］のうちのいずれか１つの信号が「Ｈ」レベルになる。

ゲート回路５６の出力信号が「Ｈ」レベルである場合は、ＡＮＤゲート６８〜７１の他方入力ノードが「Ｈ」レベルになる。この状態でゲート回路５０〜５３の出力信号のうちのいずれか１つの信号が「Ｈ」レベルにされると、ＡＮＤゲート６８〜７１の出力信号Ｓ［８］〜Ｓ［１１］のうちのいずれか１つの信号が「Ｈ」レベルになる。

ゲート回路５７の出力信号が「Ｈ」レベルである場合は、ＡＮＤゲート７２〜７５の他方入力ノードが「Ｈ」レベルになる。この状態でゲート回路５０〜５３の出力信号のうちのいずれか１つの信号が「Ｈ」レベルにされると、ＡＮＤゲート７２〜７５の出力信号Ｓ［１２］〜Ｓ［１５］のうちのいずれか１つの信号が「Ｈ」レベルになる。

換言すると、制御信号ＡＳ，ＢＳがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合、信号Ａ［３：０］が００００，０００１，００１０，…，１１１１である場合、それぞれ信号Ｓ［０］〜Ｓ［１５］が１にされる。また、制御信号ＡＳ，ＢＳがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルである場合、信号Ｓ［０］〜Ｓ［１５］のうちの信号Ｂ［７：０］によって選択される１つの信号Ｓのみが１にされる。また、制御信号ＡＳ，ＢＳがともに「Ｌ」レベルである場合、信号Ｓ［０］〜Ｓ［１５］はともに０にされる。

図１１に戻って、読出イネーブル信号ＲＥおよびその反転信号は、それぞれ制御信号ＡＳ，ＢＳとしてデコーダＤＣ１に与えられる。アドレス信号ＡＤＤ［８：５］は、信号Ａ［３：０］としてデコーダＤＣ１に与えられる。デコーダＤＣ１の入力信号Ｂ［７：０］はともに「Ｌ」レベルに固定される。デコーダＤＣ１の出力信号Ｓ［ｉ］（ただし、ｉは０〜１５のうちのいずれかの整数である）は、バッファ２３でバッファリングされてプリデコード信号Ｘｉとなる。

デコーダＤＣ１の出力信号ＳＢ［７：０］は、デコーダＤＣ２の入力信号Ｂ［７：０］となる。書込イネーブル信号ＷＥは、デコーダＤＣ２の制御信号ＢＳとなる。アドレス信号ＡＤＤ［４：１］は、信号Ａ［３：０］としてデコーダＤＣ２，ＤＣ３の各々に与えられる。ＡＮＤゲート２０は、読出イネーブル信号ＲＥとアドレス信号ＡＤＤ［０］の論理積信号を制御信号ＡＳとしてデコーダＤＣ２に与える。デコーダＤＣ２の出力信号Ｓ［ｊ］（ただし、ｊは０〜１５のうちのいずれかの整数である）は、バッファ２４でバッファリングされてプリデコード信号Ｙｊとなる。デコーダＤＣ２の出力信号ＳＢ［７：０］は使用されない。

ゲート回路２１は、読出イネーブル信号ＲＥと、アドレス信号ＡＤＤ［０］の反転信号との論理積信号を出力する。ＯＲゲート２２は、ゲート回路２１と書込イネーブル信号ＷＥの論理和信号を生成する。ＯＲゲート２２の出力信号およびその反転信号は、それぞれ制御信号ＡＳ，ＢＳとしてデコーダＤＣ３に与えられる。デコーダＤＣ３の入力信号Ｂ［７：０］はともに「Ｌ」レベルに固定される。デコーダＤＣ３の出力信号Ｓ［ｋ］（ただし、ｋは０〜１５のうちのいずれかの整数である）は、バッファ２５でバッファリングされてプリデコード信号Ｚｋとなる。デコーダＤＣ３の出力信号ＳＢ［７：０］は使用されない。

また、ＷＬ／ＤＬドライバ１１は、各行に対応して設けられたＮＡＮＤゲート２６〜２８、インバータ２９〜３１、およびＮチャネルＭＯＳトランジスタ３２とを含む。上述のように、メモリアレイＭＡは、２５６行の各々に対応して設けられたワード線ＷＬＡ，ＷＬＢおよびディジット線ＤＬを含む。２５６行は、予め１６個の行グループに分割されている。各行グループは、１６個の行を含む。アドレス信号ＡＤＤ［８：５］により、１６個の行グループのうちのいずれか１個の行グループが選択される。また、アドレス信号ＡＤＤ［４：１］により、１６個の行のうちのいずれか１個の行が選択される。また、アドレス信号ＡＤＤ［０］により、２本のワード線ＷＬＡ，ＷＬＢのうちのいずれか１本のワード線ＷＬが選択される。

各行には、１６のプリデコード信号Ｘ０〜Ｘ１５のうちのいずれか１つのプリデコード信号Ｘｉと、１６のプリデコード信号Ｙ０〜Ｙ１５のうちのいずれか１つのプリデコード信号Ｙｊと、１６のプリデコード信号Ｚ０〜Ｚ１５のうちのいずれか１つのプリデコード信号Ｚｋとが予め割り当てられている。

ＮＡＮＤゲート２６およびインバータ２９は、ワードドライバを構成し、対応のプリデコード信号Ｘｉ，Ｙｊがともに「Ｈ」レベルにされた場合に、対応のワード線ＷＬＡを選択レベルの「Ｈ」レベルに立ち上げる。

ＮＡＮＤゲート２７およびインバータ３０は、ワードドライバを構成し、対応のプリデコード信号Ｘｉ，Ｚｋがともに「Ｈ」レベルにされた場合に、対応のワード線ＷＬＢを選択レベルの「Ｈ」レベルに立ち上げる。

ＮチャネルＭＯＳトランジスタ３２は、対応のディジット線ＤＬの一方端と接地電圧ＶＳＳのラインとの間に接続される。ディジット線ＤＬの他方端は、ＰチャネルＭＯＳトランジスタ３３を介して電源電圧ＶＣＣのラインに接続される。ＰチャネルＭＯＳトランジスタ３３のゲートは、活性化信号ＥＮを受ける。活性化信号ＥＮは、書込動作時に活性化レベルの「Ｌ」レベルにされる。

ＮＡＮＤゲート２８およびインバータ３１は、対応のプリデコード信号Ｘｉ，Ｙｊがともに「Ｈ」レベルにされた場合に、対応のＮチャネルＭＯＳトランジスタ３２を導通させ、ディジット線ＤＬに磁化電流を流す。磁化電流の値は、トランジスタ３２のサイズなどにより設定される。ＮＡＮＤゲート２８、インバータ３１、およびトランジスタ３２は、ディジット線ドライバを構成する。

次に、図１１および図１２で示した行プリデコーダ１０およびＷＬ／ＤＬドライバ１１の動作について説明する。書込動作時は、２５６行のうちの１つの行を指定するアドレス信号ＡＤＤ［８：１］を与え、書込イネーブル信号ＷＥを「Ｈ」レベルにし、読出イネーブル信号ＲＥを「Ｌ」レベルにする。また、活性化信号ＥＮを「Ｌ」レベルにしてトランジスタ３３を導通させる。

これにより、デコーダＤＣ１の制御信号ＡＳ，ＢＳがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになり、デコーダＤＣ１のゲート回路５０〜５７では入力信号Ｂ［７：０］が選択される。デコーダＤＣ１の入力信号Ｂ［７：０］はともに「Ｌ」レベルに固定されているので、プリデコード信号Ｘ０〜Ｘ１５はともに「Ｌ」レベルになり、全ワード線ＷＬが非選択レベルの「Ｌ」レベルになる。デコーダＤＣ１のゲート回路４０〜４７の出力信号ＳＢ０〜ＳＢ７は、デコーダＤＣ２の入力信号Ｂ０〜Ｂ７となる。

また、デコーダＤＣ２の制御信号ＡＳ，ＢＳがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになり、デコーダＤＣ２のゲート回路５０〜５７では入力信号Ｂ［７：０］が選択される。この入力信号Ｂ［７：０］はデコーダＤＣ１においてアドレス信号ＡＤＤ［８：５］に基づいて生成されたものであるので、プリデコード信号Ｙ０〜Ｙ１５のうちのアドレス信号ＡＤＤ［８：５］によって選択されたプリデコード信号Ｙｊが「Ｈ」レベルにされる。

また、デコーダＤＣ３の制御信号ＡＳ，ＢＳがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、デコーダＤＣ３のゲート回路５０〜５７ではゲート回路４０〜４７の出力信号ＳＢ［７：０］が選択される。この信号ＳＢ［７：０］はデコーダＤＣ３においてアドレス信号ＡＤＤ［４：１］に基づいて生成されたものであるので、プリデコード信号Ｚ０〜Ｚ１５のうちのアドレス信号ＡＤＤ［４：１］によって選択されたプリデコード信号Ｚｋが「Ｈ」レベルにされる。

したがって、「Ｈ」レベルにされたプリデコード信号Ｙｊと、「Ｈ」レベルにされたプリデコード信号Ｚｋとが予め割り当てられた行において、ＮＡＮＤゲート２８の出力信号が「Ｌ」レベルになり、インバータ３１の出力信号が「Ｈ」レベルになり、トランジスタ３２が導通し、ディジット線ＤＬに磁化電流が流れる。

読出動作時は、２５６行のうちの１つの行を選択するアドレス信号ＡＤＤ［８：１］と、２本のワード線ＷＬＡ，ＷＬＢのうちの１本のワード線を選択するアドレス信号ＡＤＤ［０］を与える。また、書込イネーブル信号ＷＥを「Ｌ」レベルにし、読出イネーブル信号ＲＥを「Ｈ」レベルにする。また、活性化信号ＥＮを「Ｈ」レベルにして、トランジスタ３３を非導通にする。

これにより、デコーダＤＣ１の制御信号ＡＳ，ＢＳがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、デコーダＤＣ１のゲート回路５０〜５７では信号ＳＢ［７：０］が選択される。この信号ＳＢ［７：０］はデコーダＤＣ１においてアドレス信号ＡＤＤ［８：５］に基づいて生成されたものであるので、プリデコード信号Ｘ０〜Ｘ１５のうちのアドレス信号ＡＤＤ［８：５］によって選択されたプリデコード信号Ｘｉが「Ｈ」レベルにされる。デコーダＤＣ１のゲート回路４０〜４７の出力信号ＳＢ０〜ＳＢ７は、デコーダＤＣ２の入力信号Ｂ０〜Ｂ７となる。

また、アドレス信号ＡＤＤ［０］が「Ｈ」レベルである場合は、ＡＮＤゲート２０およびゲート回路２１の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになる。この場合、デコーダＤＣ２の制御信号ＡＳ，ＢＳがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、デコーダＤＣ２のゲート回路５０〜５７では信号ＳＢ［７：０］が選択される。この信号ＳＢ［７：０］はデコーダＤＣ２においてアドレス信号ＡＤＤ［４：１］に基づいて生成されたものであるので、プリデコード信号Ｙ０〜Ｙ１５のうちのアドレス信号ＡＤＤ［４：１］によって選択されたプリデコード信号Ｙｊが「Ｈ」レベルにされる。

したがって、「Ｈ」レベルにされたプリデコード信号Ｘｉと、「Ｈ」レベルにされたプリデコード信号Ｙｊとが予め割り当てられた行において、ＮＡＮＤゲート２６の出力信号が「Ｌ」レベルになり、インバータ２９の出力信号が「Ｈ」レベルになり、ワード線ＷＬＡが「Ｈ」レベルにされる。

このとき、デコーダＤＣ３の制御信号ＡＳ，ＢＳがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになり、デコーダＤＣ３のゲート回路５０〜５７では信号Ｂ［７：０］が選択される。デコーダＤＣ３の入力信号Ｂ［７：０］はともに「Ｌ」レベルに固定されているので、プリデコード信号Ｚ０〜Ｚ１５はともに「Ｌ」レベルになる。したがって、全行においてワード線ＷＬＢは「Ｌ」レベルに固定され、トランジスタ３２は非導通にされる。

また、アドレス信号ＡＤＤ［０］が「Ｌ」レベルである場合は、ＡＮＤゲート２０およびゲート回路２１の出力信号がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。この場合、デコーダＤＣ２の制御信号ＡＳ，ＢＳがともに「Ｌ」レベルになり、デコーダＤＣ２の全出力信号Ｓ［０］〜Ｓ［１５］が「Ｌ」レベルになり、全プリデコード信号Ｙ０〜Ｙ１５が「Ｌ」レベルにされる。したがって、全行においてワード線ＷＬＡは「Ｌ」レベルに固定され、トランジスタ３２は非導通にされる。

また、デコーダＤＣ３の制御信号ＡＳ，ＢＳがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、デコーダＤＣ３のゲート回路５０〜５７では信号ＳＢ［７：０］が選択される。この信号ＳＢ［７：０］はデコーダＤＣ３においてアドレス信号ＡＤＤ［４：１］に基づいて生成されたものであるので、プリデコード信号Ｚ０〜Ｚ１５のうちのアドレス信号ＡＤＤ［４：１］によって選択されたプリデコード信号Ｚｋが「Ｈ」レベルにされる。

したがって、「Ｈ」レベルにされたプリデコード信号Ｘｉと、「Ｈ」レベルにされたプリデコード信号Ｚｋとが予め割り当てられた行において、ＮＡＮＤゲート２７の出力信号が「Ｌ」レベルになり、インバータ３０の出力信号が「Ｈ」レベルになり、ワード線ＷＬＢが「Ｈ」レベルにされる。

［比較例］
図１３は、上記実施の形態の比較例を示す回路ブロック図であって、図１１と対比される図である。図１３において、このＭＲＡＭの行プリデコーダ８０では、図１１の行プリデコーダ１０のＡＮＤゲート２０、ゲート回路２１、およびＯＲゲート２２がインバータ８２およびバッファ８３，８４で置換される。

また、デコーダＤＣ１において制御信号ＡＳ，ＢＳはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに固定されている。したがって、アドレス信号ＡＤＤ［８：５］に基づき、１６のプリデコード信号Ｘ０〜Ｘ１５のいずれか１つのプリデコード信号Ｘｉが「Ｈ」レベルにされる。デコーダＤＣ１の出力信号ＳＢ［７：０］は使用されない。

また、デコーダＤＣ２において、制御信号ＡＳ，ＢＳは、それぞれアドレス信号ＡＤＤ［０］およびその反転信号となる。デコーダＤＣ２の入力信号Ｂ［７：０］は、ともに「Ｌ」レベルに固定されている。また、アドレス信号ＡＤＤ［０］は、インバータ８２で反転されてデコーダＤＣ３に与えられる。デコーダＤＣ３において、制御信号ＢＳ，ＡＳは、それぞれアドレス信号ＡＤＤ［０］およびその反転信号となる。

また、このＭＲＡＭのＷＬ／ＤＬドライバ８１は、図１１のＮＡＮＤゲート２６〜２８およびインバータ２９〜３１を、ＮＡＮＤゲート８５，８６、インバータ８７，８８、ＯＲゲート８９、ＡＮＤゲート９０，９１、およびバッファ９２で置換したものである。

ＮＡＮＤゲート８５およびインバータ８７は、読出イネーブル信号ＲＥおよび対応のプリデコード信号Ｘｉ，Ｙｊがともに「Ｈ」レベルにされた場合に対応のワード線ＷＬＡを「Ｈ」レベルにする。ＮＡＮＤゲート８６およびインバータ８８は、読出イネーブル信号ＲＥおよび対応のプリデコード信号Ｘｉ，Ｚｋがともに「Ｈ」レベルにされた場合に対応のワード線ＷＬＢを「Ｈ」レベルにする。

また、ゲート８９〜９１およびバッファ９２は、書込イネーブル信号ＷＥと、対応のプリデコード信号Ｘｉと、対応のプリデコード信号ＹｊまたはＺｋとがともに「Ｈ」レベルにされた場合に、対応のトランジスタ３２を導通させる。

次に、この行プリデコーダ８０およびＷＬ／ＤＬドライバ８１の動作について説明する。書込動作時は、２５６行のうちの１つの行を指定するアドレス信号ＡＤＤ［８：１］を与える。また、書込イネーブル信号ＷＥを「Ｈ」レベルにし、読出イネーブル信号ＲＥを「Ｌ」レベルにする。また、活性化信号ＥＮを「Ｌ」レベルにして、トランジスタ３３を導通させる。

読出イネーブル信号ＲＥが「Ｌ」レベルにされているので、ＮＡＮＤゲート８５，８６の各々の出力信号は「Ｈ」レベルに固定され、全ワード線ＷＬは「Ｌ」レベルに固定される。

また、デコーダＤＣ１の制御信号ＡＳ，ＢＳがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに固定されているので、デコーダＤＣ１のゲート回路５０〜５７では信号ＳＢ［７：０］が選択される。この信号ＳＢ［７：０］はデコーダＤＣ１においてアドレス信号ＡＤＤ［８：５］に基づいて生成されたものであるので、プリデコード信号Ｘ０〜Ｘ１５のうちのアドレス信号ＡＤＤ［８：５］によって選択されたプリデコード信号Ｘｉが「Ｈ」レベルにされる。

アドレス信号ＡＤＤ［０］が「Ｈ」レベルである場合は、デコーダＤＣ２の制御信号ＡＳ，ＢＳはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、デコーダＤＣ２のゲート回路５０〜５７において信号ＳＢ［７：０］が選択される。この信号ＳＢ［７：０］はアドレス信号ＡＤＤ［４：１」に基づいて生成されたものであるので、プリデコード信号Ｙ０〜Ｙ１５のうちのアドレス信号ＡＤＤ［４：１］によって選択されたプリデコード信号Ｙｊが「Ｈ」レベルにされる。

また、デコーダＤＣ３の制御信号ＡＳ，ＢＳはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになり、デコーダＤＣ３のゲート回路５０〜５７において信号Ｂ［７：０］が選択される。この信号Ｂ［７：０］は全て「Ｌ」レベルに固定されているので、プリデコード信号Ｚ０〜Ｚ１５は全て「Ｌ」レベルに固定される。

したがって、「Ｈ」レベルにされたプリデコード信号Ｘｉと、「Ｈ」レベルにされたプリデコード信号Ｙｊとが予め割り当てられた行において、バッファ９２の出力信号が「Ｈ」レベルになり、トランジスタ３２が導通し、ディジット線ＤＬに磁化電流が流れる。

アドレス信号ＡＤＤ［０］が「Ｌ」レベルである場合は、デコーダＤＣ２の制御信号ＡＳ，ＢＳはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになり、デコーダＤＣ２のゲート回路５０〜５７において信号Ｂ［７：０］が選択される。この信号Ｂ［７：０］は全て「Ｌ」レベルに固定されているので、プリデコード信号Ｙ０〜Ｙ１５は全て「Ｌ」レベルに固定される。

また、デコーダＤＣ３の制御信号ＡＳ，ＢＳはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、デコーダＤＣ３のゲート回路５０〜５７において信号ＳＢ［７：０］が選択される。この信号ＳＢ［７：０］はアドレス信号ＡＤＤ［４：１」に基づいて生成されたものであるので、プリデコード信号Ｚ０〜Ｚ１５のうちのアドレス信号ＡＤＤ［４：１］によって選択されたプリデコード信号Ｚｋが「Ｈ」レベルにされる。

したがって、「Ｈ」レベルにされたプリデコード信号Ｘｉと、「Ｈ」レベルにされたプリデコード信号Ｚｋとが予め割り当てられた行において、バッファ９２の出力信号が「Ｈ」レベルになり、トランジスタ３２が導通し、ディジット線ＤＬに磁化電流が流れる。

読出動作時は、２５６行のうちの１つの行を選択するアドレス信号ＡＤＤ［８：１］と、２本のワード線ＷＬＡ，ＷＬＢのうちの１本のワード線を選択するアドレス信号ＡＤＤ［０］を与える。また、書込イネーブル信号ＷＥを「Ｌ」レベルにし、読出イネーブル信号ＲＥを「Ｈ」レベルにする。また、活性化信号ＥＮを「Ｈ」レベルにして、トランジスタ３３を非導通にする。

書込イネーブル信号ＷＥが「Ｌ」レベルにされているので、ＡＮＤゲート９１の出力信号が「Ｌ」レベルになり、トランジスタ３２が非導通にされる。デコーダＤＣ１〜ＤＣ３の動作は、読出動作時と同じである。

アドレス信号ＡＤＤ［０］が「Ｈ」レベルである場合、プリデコード信号Ｘ０〜Ｘ１５のうちのアドレス信号ＡＤＤ［８：５］によって選択されたプリデコード信号Ｘｉが「Ｈ」レベルにされる。また、プリデコード信号Ｙ０〜Ｙ１５のうちのアドレス信号ＡＤＤ［４：１］によって選択されたプリデコード信号Ｙｊが「Ｈ」レベルにされる。また、プリデコード信号Ｚ０〜Ｚ１５は全て「Ｌ」レベルに固定される。

したがって、「Ｈ」レベルにされたプリデコード信号Ｘｉと、「Ｈ」レベルにされたプリデコード信号Ｙｊとが予め割り当てられた行において、ＮＡＮＤゲート８５の出力信号が「Ｌ」レベルになり、インバータ８７の出力信号が「Ｈ」レベルになり、ワード線ＷＬＡが「Ｈ」レベルにされる。また、全プリデコード信号Ｚ０〜Ｚ１５が「Ｌ」レベルにされるので、全ワード線ＷＬＢが「Ｌ」レベルにされる。

アドレス信号ＡＤＤ［０］が「Ｌ」レベルである場合、プリデコード信号Ｘ０〜Ｘ１５のうちのアドレス信号ＡＤＤ［８：５］によって選択されたプリデコード信号Ｘｉが「Ｈ」レベルにされる。また、プリデコード信号Ｚ０〜Ｚ１５のうちのアドレス信号ＡＤＤ［４：１］によって選択されたプリデコード信号Ｚｋが「Ｈ」レベルにされる。また、プリデコード信号Ｙ０〜Ｙ１５は全て「Ｌ」レベルに固定される。

したがって、「Ｈ」レベルにされたプリデコード信号Ｘｉと、「Ｈ」レベルにされたプリデコード信号Ｚｋとが予め割り当てられた行において、ＮＡＮＤゲート８６の出力信号が「Ｌ」レベルになり、インバータ８８の出力信号が「Ｈ」レベルになり、ワード線ＷＬＢが「Ｈ」レベルにされる。また、全プリデコード信号Ｙ０〜Ｙ１５が「Ｌ」レベルにされるので、全ワード線ＷＬＡが「Ｌ」レベルにされる。

この比較例では、アドレス信号ＡＤＤ［８：０］に基づいてプリデコード信号Ｘ，Ｙ，Ｚを生成し、読出イネーブル信号ＲＥとプリデコード信号Ｘ，Ｙに基づいてワード線ＷＬＡを選択し、読出イネーブル信号ＲＥとプリデコード信号Ｘ，Ｚに基づいてワード線ＷＬＢを選択し、書込イネーブル信号ＷＥとプリデコード信号Ｘ，Ｙ，Ｚに基づいてディジット線ＤＬを選択する。したがって、２５６行の各々に、３入力ＮＡＮＤゲート８５，８６、ＯＲゲート８９、ＡＮＤゲート９０，９１などを設ける必要があり、回路構成が複雑になり、レイアウト面積が大きくなってしまう。

また、読出イネーブル信号ＲＥおよび書込イネーブル信号ＷＥをＷＬ／ＤＬドライバ８１全体に供給するので、信号ＲＥ，ＷＥの負荷が大きくなり、信号ＲＥ，ＷＥ用のバッファ８３，８４のサイズを大きくする必要がある。

これに対して実施の形態では、アドレス信号ＡＤＤ［８：０］、読出イネーブル信号ＲＥ，および書込イネーブル信号ＷＥに基づいてプリデコード信号Ｘ，Ｙ，Ｚを生成し、プリデコード信号Ｘ，Ｙによってワード線ＷＬＡを選択し、プリデコード信号Ｘ，Ｚによってワード線ＷＬＢを選択し、プリデコード信号Ｙ，Ｚによってディジット線ＤＬを選択する。したがって、ＷＬ／ＤＬドライバ１１を２入力ＮＡＮＤゲート２６〜２８などで構成することができ、構成の簡単化、レイアウト面積の縮小化を図ることができる。

また、読出イネーブル信号ＲＥおよび書込イネーブル信号ＷＥをＷＬ／ＤＬドライバ８１に供給しないので、信号ＲＥ，ＷＥ用のバッファは不要である。

また、行プリデコーダ１０の回路規模は、比較例の行プリデコーダ８０とほぼ同等である。また、行プリデコーダ１０の回路規模が比較例よりも若干大きくなったとしても、行プリデコーダ１０はメモリアレイＭＡに対して１つ設けられるだけなので、レイアウト面積の増大は小さい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 半導体装置、２ ＭＲＡＭ、３ ＣＰＵ、４ Ｖｒｅｆ電源、５ 切換回路、ＭＡ メモリアレイ、ＭＣ メモリセル、ＴＭＲ トンネル磁気抵抗素子、ＥＬ 電極、ＦＬ 固定磁化膜、ＴＢ トンネル絶縁膜、ＶＬ 自由磁化膜、Ｑ，３２ ＮチャネルＭＯＳトランジスタ、ＤＭＣ ダミーメモリセル、ＷＬ ワード線、ＤＷＬ ダミーワード線、ＤＬ ディジット線、ＤＤＬ ダミーディジット線、ＢＬ ビット線、ＳＬ ソース線、ＲＤＬ 読出データ線、ＳＡ センスアンプ、１０，８０ 行プリデコーダ、１１，８１ ＷＬ／ＤＬドライバ、１２，１３ 列プリデコーダ、１４，１５ ＢＬドライバ、１６ 読出回路、ＤＣ デコーダ、２０，６０〜７５，９０，９１ ＡＮＤゲート、２１，４０〜４７，５０〜５７ ゲート回路、２２，８９ ＯＲゲート、２３〜２５，８３，８４ バッファ、２６〜２８，８５，８６ ＮＡＮＤゲート、２９〜３１，８２，８７，８８ インバータ、３３ ＰチャネルＭＯＳトランジスタ。

Claims (3)

1. 複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数組の第１および第２のワード線と、それぞれ前記複数行に対応して設けられた複数のディジット線と、それぞれ前記複数列に対応して設けられた複数のビット線とを含むメモリアレイを備え、
   各メモリセルは、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子と、ソースが基準電圧を受け、ドレインが前記磁気抵抗素子を介して対応のビット線に接続されたトランジスタとを有し、
   各行において隣接する２つのメモリセルの２つトランジスタのゲートはそれぞれ対応の第１および第２のワード線に接続され、
   さらに、読出動作時は、行アドレス信号に従って前記複数組の第１および第２のワード線のうちのいずれか１つの組のいずれか１本のワード線を選択レベルにし、書込動作時は、行アドレス信号に従って前記複数のディジット線のうちのいずれか１本のディジット線に磁化電流を流す行選択回路を備え、
   前記複数行は、各々がＭ個（ただし、Ｍは２以上の整数である）の行を含むＮ個（ただし、Ｎは２以上の整数である）の行グループに分割され、
   前記行アドレス信号は、前記Ｎ個の行グループのうちのいずれか１つの行グループを選択する第１のアドレス信号と、前記Ｍ個の行のうちのいずれか１つの行を選択する第２のアドレス信号と、前記第１および第２のワード線のうちのいずれか１本のワード線を選択する第３のアドレス信号とを含み、
   前記行選択回路は第１、第２および第３のデコーダを含み、
   読出動作時は、前記第１のデコーダが前記第１のアドレス信号に従って前記Ｎ個の行グループのうちのいずれか１つの行グループを選択し、前記第２および第３のデコーダのうちの前記第３のアドレス信号によって選択された方のデコーダが前記第２のアドレス信号に従って前記Ｍ個の行のうちのいずれか１つの行を選択し、
   書込動作時は、前記第２のデコーダが前記第１のアドレス信号に従って前記Ｎ個の行グループのうちのいずれか１つの行グループを選択し、前記第３のデコーダが前記第２のアドレス信号に従って前記Ｍ個の行のうちのいずれか１つの行を選択し、
   前記行選択回路は、
   さらに、各第１のワード線に対応して設けられ、前記第１および第２のデコーダによって対応の行が選択された場合に対応の第１のワード線を選択レベルにする第１のワードドライバと、
   各第２のワード線に対応して設けられ、前記第１および第３のデコーダによって対応の行が選択された場合に対応の第２のワード線を選択レベルにする第２のワードドライバと、
   各ディジット線に対応して設けられ、前記第２および第３のデコーダによって対応の行が選択された場合に対応のディジット線に前記磁化電流を流すディジット線ドライバとを含む、半導体記憶装置。
2. 前記Ｍ，Ｎの各々は２^ｎ（ただし、ｎは２以上の整数である）であり、
   前記第１および第２のアドレス信号の各々は２^ｎ−２ビットのデータ信号を有し、前記第３のアドレス信号は１ビットのデータ信号を有し、
   前記第１、第２および第３のデコーダの各々は、
   入力された２^ｎ−２ビットのデータ信号に従って、２^ｎ−２ビットの第１の選択信号のうちのいずれか１ビットの第１の選択信号を活性化レベルにするとともに、２^ｎ−２ビットの第２の選択信号のうちのいずれか１ビットの第２の選択信号を活性化レベルにする第１のサブデコーダと、
   入力された２^ｎ−２ビットの第１の選択信号および２^ｎ−２ビットの第２の選択信号に従って２^ｎビットの第３の選択信号のうちのいずれか１ビットの第３の選択信号を活性化レベルにする第２のサブデコーダと、
   第１の動作モードでは、自身の前記第１のサブデコーダで生成された２^ｎ−２ビットの第１の選択信号および２^ｎ−２ビットの第２の選択信号を前記第２のサブデコーダに与え、第２の動作モードでは、外部から与えられた２^ｎ−２ビットの第１の選択信号および２^ｎ−２ビットの第２の選択信号を前記第２のサブデコーダに与えるゲート回路とを有し、
   前記第１および第３のデコーダの前記ゲート回路に外部から与えられる２^ｎ−２ビットの第１の選択信号および２^ｎ−２ビットの第２の選択信号の各々は非活性化レベルに固定され、
   前記第２のデコーダの前記ゲート回路には外部から与えられる２^ｎ−２ビットの第１の選択信号および２^ｎ−２ビットの第２の選択信号として、前記第１のデコーダの前記第１のサブデコーダで生成された前記２^ｎ−２ビットの第１の選択信号および前記２^ｎ−２ビットの第２の選択信号が与えられ、
   前記第１のデコーダの前記第１のサブデコーダには前記第１のアドレス信号の２^ｎ−２ビットのデータ信号が与えられ、前記第２および第３のデコーダの各々の前記第１のサブデコーダには前記第２のアドレス信号の２^ｎ−２ビットのデータ信号が与えられ、
   前記読出動作時は、前記第１のデコーダの前記ゲート回路は前記第１の動作モードに設定され、前記第２および第３のデコーダのうちの前記第３のアドレス信号によって選択された方のデコーダの前記ゲート回路は前記第１の動作モードに設定され、前記第３のアドレス信号によって選択されなかった方のデコーダの前記ゲート回路は前記第２の動作モードに設定され、
   前記第１のデコーダの前記第２のサブデコーダが前記２^ｎビットの第３の選択信号のうちのいずれか１ビットの第３の選択信号を活性化レベルにすることによって前記２^ｎ個の行グループのうちのいずれか１つの行グループを選択し、
   前記第２および第３のデコーダのうちの前記第３のアドレス信号によって選択された方のデコーダの前記第２のサブデコーダが前記２^ｎビットの第３の選択信号のうちのいずれか１ビットの第３の選択信号を活性化レベルにすることによって前記２^ｎ個の行のうちのいずれか１つの行を選択し、
   書込動作時は、前記第１および第２のデコーダの前記ゲート回路は前記第２の動作モードに設定され、前記第３のデコーダの前記ゲート回路は前記第１の動作モードに設定され、
   前記第１のデコーダの前記第２のサブデコーダが前記２^ｎビットの第３の選択信号の各々を非活性化レベルに維持することによって前記第１および第２のワード線の各々を非選択レベルに維持し、
   前記第２のデコーダの前記第２のサブデコーダが前記２^ｎビットの第３の選択信号のうちのいずれか１ビットの第３の選択信号を選択レベルにすることによって前記２^ｎ個の行グループのうちのいずれか１つの行グループを選択し、
   前記第３のデコーダの前記第２のサブデコーダが前記２^ｎビットの第３の選択信号のうちのいずれか１ビットの第３の選択信号を選択レベルにすることによって前記２^ｎ個の行のうちのいずれか１つの行を選択する、請求項１に記載の半導体記憶装置。
3. さらに、列アドレス信号に従って前記複数のビット線のうちのいずれかのビット線を選択する列選択回路と、
   読出動作時に、前記列選択回路によって選択されたビット線を介して、前記行選択回路によって選択レベルにされたワード線に対応するメモリセルのデータ信号を読み出す読出回路と、
   書込動作時に、前記列選択回路によって選択されたビット線に書込データ信号の論理レベルに応じた極性の書込電流を流して、選択されたメモリセルに前記書込データ信号を書き込む書込回路とを備える、請求項１または請求項２に記載の半導体記憶装置。

Images