JP4033690B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有する磁性体メモリセルを備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.、“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.、および“A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2001.等の技術文献に開示されている。
【０００４】
図１５は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」と称する）の構成を示す概略図である。
【０００５】
図１５を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するデータ読出電流Ｉｓの経路を形成するためのアクセス素子ＡＴＲとを備える。アクセス素子ＡＴＲは、代表的には電界効果型トランジスタで形成されるので、以下においては、アクセス素子ＡＴＲをアクセストランジスタＡＴＲとも称する。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと固定電圧（たとえば接地電圧Ｖｓｓ）との間に結合される。
【０００６】
ＭＴＪメモリセルに対して、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図１６は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。図１６を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００８】
データ読出時においては、リードワード線ＲＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンする。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜固定電圧（接地電圧Ｖｓｓ）の電流経路に、データ読出電流Ｉｓを流すことができる。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と、自由磁化層ＶＬの磁化方向とが同一（平行）である場合には、両者の磁化方向が反対（反平行）方向である場合に比べてトンネル磁気抵抗素子ＴＭＲは小さくなる。
【００１０】
したがって、自由磁化層ＶＬを記憶データに応じた方向に磁化すれば、データ読出電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、たとえばビット線ＢＬを一定電圧にプリチャージした後に、トンネル磁気抵抗素子ＴＭＲにデータ読出電流Ｉｓを流せば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１１】
図１７は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１２】
図１７を参照して、データ書込時においては、リードワード線ＲＷＬが非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流によって決定される。
【００１３】
図１８は、ＭＴＪメモリセルに対するデータ書込時におけるトンネル磁気抵抗素子の磁化状態を説明するための概念図である。
【００１４】
図１８を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトワード線ＷＷＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１５】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行（同一）あるいは反平行（反対）方向に磁化される。以下、本明細書においては、自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲ１およびＲ０（ただし、Ｒ１＞Ｒ０）でそれぞれ示すこととする。ＭＴＪメモリセルは、このような自由磁化層ＶＬの２種類の磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１６】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１７】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値が下げることができる。
【００１８】
図１８の例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはライトワード線ＷＷＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００１９】
また、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００２０】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬの２通りの磁化方向と、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２１】
【発明が解決しようとする課題】
このように、データ書込対象となるＭＴＪメモリセル（以下、「選択メモリセル」とも称する）に対しては、対応するライトワード線ＷＷＬおよびビット線ＢＬの両方からの磁界を印加する必要がある。しかし、これらのライトワード線ＷＷＬおよびビット線ＢＬからデータ書込対象以外の他のＭＴＪメモリセル（以下、「非選択メモリセル」とも称する）へ作用する漏れ磁界は、非選択メモリセルに対する磁気的なノイズとなる。このようなノイズが大きいと、非選択メモリセルにおいて、誤ったデータ書込が実行されるおそれがある。
【００２２】
特に、選択メモリセルと同一行または同一列に属する非選択メモリセルに対しては、磁化容易軸方向および磁化困難軸方向のいずれか一方については、所定強度の磁界が印加されている。このため、選択行の隣接行、もしくは選択列の隣接列に対応する非選択メモリセルの各々に作用する磁界が、選択行のライトワード線ＷＷＬおよび選択列のビット線ＢＬからの漏れ磁界の影響を受けて、図１８に示したアステロイド特性線の外側領域に達することがないように配慮する必要がある。
【００２３】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、磁気的なノイズによる非選択メモリセルへのデータ誤書込を防止した動作信頼性の高い薄膜磁性体記憶装置を提供することである。
【００２４】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが配置されたメモリアレイと、メモリセル行にそれぞれ対応して設けられる複数の書込選択線と、メモリセル列にそれぞれ対応して設けられる複数のデータ線と、列選択結果に応じて、選択された磁性体メモリセルに対応するデータ線に対して、書込まれる記憶データに応じた方向の電流を選択的に流すための書込制御回路と、行選択結果に応じて、複数の書込選択線への選択的な電流供給を制御するための行選択回路とを備える。行選択回路は、選択行に対応する書込選択線にデータ書込電流を供給するとともに、選択行の隣接行に対応する書込選択線に、データ書込電流によって生じる漏れ磁界を打ち消すための、データ書込電流よりも小さい磁界キャンセル電流を、選択行に対応する書込選択線でのデータ書込電流と反対方向に供給する。各書込選択線において、対応するメモリセル行の選択時におけるデータ書込電流と隣接行の選択時における磁界キャンセル電流とは、同一方向に供給される。
【００２５】
好ましくは、行選択回路は、各書込選択線に対応して設けられ、データ書込電流および磁界キャンセル電流を供給するドライバ回路を含む。ドライバ回路は、行選択結果に応じて、対応する書込選択線の端部の電圧を制御する。
【００２６】
また好ましくは、ドライバ回路は、対応する書込選択線の両端の一方に対応して１行おきに交互配置される。
【００２７】
あるいは好ましくは、行選択回路は、データ書込電流および磁界キャンセル電流を供給するために、各書込選択線の両端のいずれか一方に対応して設けられるドライバ回路を含む。ドライバ回路は、行選択結果に応じて、対応する書込選択線の一端を第１の電圧と接続する。各書込選択線の他端は、行選択結果にかかわらず第２の電圧と接続される。ドライバ回路は１行おきに交互配置される。
【００２８】
また好ましくは、行選択回路は、データ書込電流および磁界キャンセル電流を供給するために、各書込選択線に対応して設けられるドライバ回路を含む。ドライバ回路は、行選択結果に応じて、対応する書込選択線の両端および中間点の一方の電圧を制御する。
【００２９】
さらに好ましくは、ドライバ回路は、各書込選択線の両端および中間点の一方に対応して１行おきに交互配置される。
【００３０】
特にこのような構成においては、ドライバ回路は、行選択結果に応じて、対応する書込選択線の両端および中間点の一方を第１の電圧と接続する。少なくとも選択行および隣接行において、対応する書込選択線の両端および中間点の他方は第２の電圧と接続される。
【００３１】
また好ましくは、行選択回路は、データ書込電流および磁界キャンセル電流を供給するために各書込選択線に対応して設けられるドライバ回路を含む。ドライバ回路は、電流駆動能力の異なる複数のドライバユニットを有する。ドライバ回路は、データ書込電流および磁界キャンセル電流の供給時のそれぞれにおいて、異なるドライバユニットを使用する。
【００３２】
あるいは好ましくは、メモリアレイは、列方向に沿って複数のメモリブロックへ分割され、各メモリセル行において、各書込選択線は、各メモリブロックに対応して分割される。薄膜磁性体記憶装置は、Ｋ個（Ｋ：２以上の整数）のメモリセル行ごとに配置され、対応するＫ個のメモリセル行が選択行を含む場合に選択的に活性化されるメイン書込選択線をさらに備える。行選択回路は、各メモリブロックごとに独立に設定されるＫ個のメモリセルのうちの１つを選択するための選択信号と、メイン書込選択線とに応じて、複数のメモリブロックのうちの選択された１つにおいて、選択行および隣接行にそれぞれ対応する書込選択線にデータ書込電流および磁界キャンセル電流を選択的に供給する。
【００３３】
あるいは好ましくは、行選択回路は、各書込選択線に対応して設けられるドライバ回路を含む。ドライバ回路は、第１の電圧と対応する書込選択線との間に設けられ、対応するメモリセル行が選択された場合に、対応する書込選択線へデータ書込電流を供給するための第１のドライブユニットと、第１の電圧と対応する書込選択線との間に設けられ、対応するメモリセル行に隣接するメモリセル行が選択された場合に、対応する書込選択線へ磁界キャンセル電流を供給するための第２のドライブユニットと、対応するメモリセル行および隣接するメモリセル行の両方が非選択である場合に、対応する書込選択線を第２の電圧と電気的に結合するための第３のドライブユニットとを含む。第３のドライブユニットのオン時における通過電流は、データ書込電流よりも小さい。
【００３４】
さらに好ましくは、第３のドライブユニットの電流駆動能力は、第１のドライブユニットの電流駆動能力よりも小さい。
【００３５】
あるいは好ましくは、１回のデータ書込動作において、行選択回路は、選択行に対応する書込選択線へデータ書込電流が流される第１の期間が隣接行に対応する書込選択線へ磁界キャンセル電流が流される第２の期間に含まれるように、電流供給を制御する。
【００３６】
また好ましくは、選択行のメモリセルに対してデータ書込電流および磁界キャンセル電流によってそれぞれ印加される磁界の和の強度は、隣接行のメモリセルに対してデータ書込電流および磁界キャンセル電流によってそれぞれ印加される磁界の和の強度よりも大きい。
【００３７】
さらに好ましくは、データ書込電流に対する磁界キャンセル電流の比であるβ（β：０＜β＜１の実数）は、複数の書込選択線のうちの１つを流れる電流によって対応するメモリセル行の磁性体メモリセルおよび対応するメモリセル行の隣接行の磁性体メモリセルにそれぞれ作用する磁界強度の比α（α：０＜α＜１の実数）とすれば、（１−２・α・β）＞|α−β|の関係式を満足するように設定される。
【００３８】
この発明の他の構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが配置されたメモリアレイと、メモリセル行にそれぞれ対応して設けられる複数の書込選択線と、メモリセル列にそれぞれ対応して設けられる複数のデータ線と、行選択結果に応じて複数の書込選択線への選択的な電流供給を制御するための行選択回路と、列選択結果および選択された磁性体メモリセルへの書込データに応じて、複数のデータ線への選択的な電流供給を制御するための書込制御回路とを備える。書込制御回路は、選択列に対応するデータ線へ書込データに応じた方向のデータ書込電流を供給するとともに、選択列の隣接列に対応するデータへ、データ書込電流によって生じる漏れ磁界を打ち消すための、データ書込電流よりも小さい磁界キャンセル電流を、選択列に対応するデータ線におけるデータ書込電流と反対方向に供給する。
【００３９】
また好ましくは、書込制御回路は、各データ線の両端にそれぞれ対応して設けられる複数のドライバ回路を含む。各ドライバ回路は、第１の電圧と対応するデータ線との間に設けられ、対応するメモリセル列が選択された場合に、データ書込電流を供給するために、第１の電圧と対応するデータ線とを書込データに応じて接続する第１のドライブユニットと、第１の電圧と対応するデータ線との間に設けられ、対応するメモリセル行に隣接するメモリセル行が選択された場合に、磁界キャンセル電流を供給するために、第１の電圧と対応するデータ線とを書込データに応じて接続する第２のドライブユニットと、第１および第２のドライブユニットの両方が対応するデータ線と第１の電圧とを非結合する場合に、対応するデータ線を第２の電圧とを電気的に結合するための第３のドライブユニットとを含む。
【００４０】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。
なお、図中同一符号は同一または相当部分を示すものとする。
【００４１】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４２】
図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答して、ランダムアクセスを実行し書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。ＭＲＡＭデバイス１におけるデータ読出およびデータ書込動作は、たとえば外部からのクロック信号ＣＬＫに同期したタイミングで実行される。あるいは、外部からクロック信号ＣＬＫを受けることなく、内部で動作タイミングを定めてもよい。
【００４３】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配列された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）それぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬがそれぞれ配置される。また、ＭＴＪメモリセル列（以下、単に「メモリセル列」とも称する）にそれぞれ対応して、ビット線ＢＬが配置される。
【００４４】
ＭＲＡＭデバイス１は、さらに、行選択回路２０，２１と、列選択回路３０と、読出／書込制御回路５０，６０とを備える。
【００４５】
行選択回路２０，２１は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ１０における行選択を実行する。列選択回路３０は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する。行選択回路２０，２１は、データ読出時にはリードワード線ＲＷＬを選択的に活性化する。また、データ書込時には、行選択回路２０，２１は、行選択結果に応じて、ライトワード線ＷＷＬに対する選択的な電流供給を制御する。ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ書込時およびデータ読出時における選択メモリセルが示される。
【００４６】
読出／書込制御回路５０，６０は、データ読出およびデータ書込時において、選択メモリセルに対応するメモリセル列（以下、「選択列」とも称する）のビット線ＢＬに対して、データ書込電流およびデータ読出電流を流すために、メモリアレイ１０に隣接する領域に配置される回路群を総称したものである。
【００４７】
図２は、実施の形態１に従うデータ書込電流の供給を説明する回路図である。
図２においては、メモリアレイ１０に対するデータ書込動作を実行するための回路構成が代表的に示される。
【００４８】
図２を参照して、メモリアレイ１０には、ＭＴＪメモリセルＭＣが、行列状に配置される。各ＭＴＪメモリセルＭＣは、記憶データに応じた方向に磁化される磁性体によって構成されたトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲは、対応するビット線ＢＬと接地電圧Ｖｓｓとの間に直列に接続される。アクセストランジスタＡＴＲには、半導体基板上に形成された電界効果型トランジスタであるＭＯＳトランジスタが代表的に適用される。
【００４９】
図２においては、第（ｊ−１）〜第（ｊ＋１）行（ｊ：自然数）、かつ、第１、第２および第ｍ（ｍ：自然数）列に属するＭＴＪメモリセルと、これらのＭＴＪメモリセルに対応するビット線ＢＬ１，ＢＬ２，ＢＬｍ、リードワード線ＲＷＬｊ−１，ＲＷＬｊ，ＲＷＬｊ＋１、およびライトワード線ＷＷＬｊ−１，ＷＷＬｊ，ＷＷＬｊ＋１とが代表的に示される。
【００５０】
なお、以下においては、ライトワード線、リードワード線およびビット線のそれぞれを総括的に表現する場合には、符号ＷＷＬ、ＲＷＬおよびＢＬをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これらの符号に添え字を付して、ＷＷＬ１，ＲＷＬ１，ＢＬ１のように表記するものとする。また、信号および信号線の高電圧状態（たとえば電源電圧Ｖｃｃ）および低電圧状態（たとえば接地電圧Ｖｓｓ）のそれぞれを、「Ｈレベル」および「Ｌレベル」とも称することとする。
【００５１】
データ書込時には、選択行のライトワード線ＷＷＬに対して、トンネル磁気抵抗素子ＴＭＲの磁化困難軸に沿った方向の磁界を発生させるためのデータ書込電流が流され、選択列のビット線ＢＬに対して、トンネル磁気抵抗素子ＴＭＲの磁化容易軸に沿った方向の磁界を発生させるためのデータ書込電流が流される。すなわち、選択列のビット線ＢＬを流れるデータ書込電流の方向は、書込データＤＩＮのレベルに応じて制御する必要がある。
【００５２】
読出／書込制御回路５０は、ビット線ＢＬ１〜ＢＬｍの一端側にそれぞれ対応して設けられるビット線ドライブ回路ＢＤＶａ１〜ＢＤＶａｍを有する。同様に、読出／書込制御回路６０は、ビット線ＢＬ１〜ＢＬｍの他端側にそれぞれ対応して設けられるビット線ドライブ回路ＢＤＶｂ１〜ＢＤＶｂｍをそれぞれ有する。以下においては、ビット線ドライブ回路ＢＤＶａ１〜ＢＤＶａｍを総称してビット線ドライブ回路ＢＤＶａとも称し、ビット線ドライブ回路ＢＤＶｂ１〜ＢＤＶｂｍを総称してビット線ドライブ回路ＢＤＶｂとも称する。
【００５３】
さらに、メモリセル列にそれぞれ対応して、コラム選択線ＣＳＬ１〜ＣＳＬｍがそれぞれ設けられる。コラム選択線ＣＳＬ１〜ＣＳＬｍを総称してコラム選択線ＣＳＬとも称する。コラム選択線ＣＳＬは、選択列においてＨレベルへ活性化され、非選択列においてＬレベルへ非活性化される。
【００５４】
各ビット線ドライブ回路ＢＤＶａは、対応するコラム選択線ＣＳＬおよび書込データＤＩＮに応じて、対応するビット線ＢＬの一端側の電圧を制御する。これに対して、各ビット線ドライブ回路ＢＤＶｂは、対応するコラム選択線ＣＳＬと書込データの反転データ／ＤＩＮに応じて、対応するビット線ＢＬの他端側の電圧を制御する。選択列においては、ビット線ドライブ回路ＢＤＶａおよびＢＤＶｂは、対応するビット線ＢＬの一端側および他端側を、書込データＤＩＮのレベルに応じてＨレベルおよびＬレベルの一方ずつに設定する。たとえば、書込データＤＩＮがＨレベル（“１”）であるときには、ビット線ドライブ回路ＢＤＶａが選択列のビット線の一端側を電源電圧Ｖｃｃと結合し、ビット線ドライブ回路ＢＤＶｂが選択列のビット線の他端側を接地電圧Ｖｓｓと接続する。これにより、選択列のビット線上を、読出／書込制御回路５０から６０へ向かう方向にデータ書込電流が流れる。
【００５５】
これに対して、書込データＤＩＮがＬレベル（“０”）であるときには、ビット線ドライブ回路ＢＤＶａおよびＢＤＶｂは、選択列のビット線の一端側および他端側を接地電圧Ｖｓｓおよび電源電圧Ｖｃｃとそれぞれ結合する。これにより、選択列のビット線上を、書込データＤＩＮがＨレベル（“１”）であるときとは反対方向のデータ書込電流が流れる。一方、非選択列においては、ビット線ドライブ回路ＢＤＶａおよびＢＤＶｂは、対応するビット線ＢＬの一端側および他端側の各々を接地電圧Ｖｓｓと接続する。この結果、非選択列のビット線上には、データ書込電流は流れない。
【００５６】
次に、データ書込時におけるライトワード線ＷＷＬへの電流供給について説明する。以下においては、第ｊ行は偶数行であるものとする。
【００５７】
行選択回路２０は、行デコーダ２２と、偶数行のライトワード線ＷＷＬに対応して設けられたライトドライブ回路とを含む。図２においては、第ｊ行のライトワード線ＷＷＬｊに対応するライトドライブ回路ＷＷＤｊが代表的に示される。行選択回路２１は、行デコーダ２３と、奇数行のライトワード線ＷＷＬに対応して設けられたライトドライブ回路とを含む。図２においては、第（ｊ−１）行および第（ｊ＋１）行のライトワード線ＷＷＬｊ−１およびＷＷＬｊ＋１に対応するライトドライブ回路ＷＷＤｊ−１およびＷＷＤｊ＋１が代表的に示される。以下においては、ライトワード線ＷＷＬにそれぞれ対して設けられるライトドライブ回路を総称する場合には、単にライトドライブ回路ＷＷＤと表記することとする。
【００５８】
各ライトドライブ回路ＷＷＤの構成は、同様であるので、図２においては、第ｊ行のライトドライブ回路ＷＷＤｊの回路構成について代表的に説明する。
【００５９】
ライトドライブ回路ＷＷＤｊは、対応するメモリセル行および隣接行の行選択結果を示す、ロウデコード信号ＲＤｊ−１，ＲＤｊ，ＲＤｊ＋１を行デコーダ２２から受ける。ロウデコード信号ＲＤｊ−１は、第（ｊ−１）行が選択された場合にＨレベルへ活性化され、ロウデコード信号ＲＤｊは、第ｊ行が選択された場合にＨレベルへ活性化され、ロウデコード信号ＲＤｊ＋１は、第（ｊ＋１）行が選択された場合にＨレベルへ活性化される。
【００６０】
ライトドライブ回路ＷＷＤｊは、電源電圧Ｖｃｃおよびライトワード線ＷＷＬｊの一端側（ライトドライブ回路ＷＷＤｊ側）の間に並列に接続されたＰチャネルＭＯＳトランジスタ１０１および１０２と、ライトワード線ＷＷＬｊの一端側および接地電圧Ｖｓｓの間に接続されたＮチャネルＭＯＳトランジスタ１０３とを含む。トランジスタ１０１のゲートはノードＮ１と接続され、トランジスタ１０２のゲートはノードＮ２に接続され、トランジスタ１０３のゲートはノードＮ３と接続される。
【００６１】
ライトドライブ回路ＷＷＤｊは、さらに、ロウデコード信号ＲＤｊを反転してノードＮ１へ伝達するインバータ１０５と、ロウデコード信号ＲＤｊ−１およびＲＤｊ＋１のＮＯＲ演算結果をノードＮ２に出力する論理ゲート１０４と、ロウデコード信号ＲＤｊ−１、ＲＤｊ＋１およびＲＤｊのＮＯＲ演算結果をノードＮ３に出力する論理ゲート１０６とを含む。
【００６２】
第ｊ行が選択行である場合には、ノードＮ１がＬレベルに設定され、ノードＮ２およびＮ３がＨレベルに設定される。この結果、ライトワード線ＷＷＬｊの一端側はトランジスタ１０１によって電源電圧Ｖｃｃと接続される。
【００６３】
また、隣接する第（ｊ−１）行または第（ｊ＋１）行が選択された場合には、ノードＮ１はＨレベルに設定され、ノードＮ２およびＮ３はＬレベルに設定される。この結果、ライトワード線ＷＷＬｊの一端側はトランジスタ１０２によって電源電圧Ｖｃｃと接続される。
【００６４】
なお、第ｊ行ならびに、隣接する第（ｊ−１）行および第（ｊ＋１）行のいずれも選択されない場合には、ノードＮ１〜Ｎ３の各々はＨレベルに設定される。この結果、ライトワード線ＷＷＬｊの一端側はトランジスタ１０３によって接地電圧Ｖｓｓと接続される。
【００６５】
ライトワード線ＷＷＬｊの他端側（ライトドライブ回路ＷＷＤｊと反対側）は、行選択結果にかかわらず接地電圧Ｖｓｓと接続される。したがって、ライトドライブ回路ＷＷＤｊは、対応する第ｊ行が選択された場合には、対応するライトワード線ＷＷＬｊにトランジスタ１０１の電流駆動能力に応じたデータ書込電流Ｉｗｗを流す。
【００６６】
隣接行である第（ｊ−１）行または第（ｊ＋１）行が選択された場合には、ライトドライブ回路ＷＷＤｊは、対応するライトワード線ＷＷＬｊに対してトランジスタ１０２の電流駆動能力に応じた電流ΔＩｗｗを供給する。すなわち、各ライトワード線ＷＷＬにおいて、対応するメモリセル行が選択された場合に流れるデータ書込電流Ｉｗｗと、隣接行が選択された場合に流れる電流ΔＩｗｗとは同一方向である。すなわち、各ライトドライブ回路ＷＷＤによる電流供給は、一定方向に限られるているので、その回路構成が複雑化することはない。
【００６７】
なお、トランジスタ１０１の電流駆動能力は、トランジスタ１０２の電流駆動能力より大きく設計される。すなわち、データ書込電流Ｉｗｗは、ΔＩｗｗよりも大きい。たとえば、トランジスタの電流駆動能力は、そのトランジスタサイズ（ゲート幅／ゲート長の比）の設計によって調整することができる。
【００６８】
一方、対応する第ｊ行ならびに、隣接行である第（ｊ−１）行および第（ｊ＋１）行のいずれも選択されない場合には、ライトワード線ＷＷＬｊに電流は流れない。
【００６９】
同様の構成のライトドライブ回路ＷＷＤが、各ライトワード線ＷＷＬの両端部の一方に対応して１行ごとに交互配置される。各ライトワード線ＷＷＬの両端部のうち、ライトドライブ回路ＷＷＤが配置されない他方は、行選択結果にかかわらず接地電圧Ｖｓｓと接続される。たとえば、ライトワード線ＷＷＬｊ−１およびＷＷＬｊ＋１を始めとする奇数行に対応するライトワード線は、行選択回路２０側の領域において、接地電圧Ｖｓｓと直接接続される。また、ライトワード線ＷＷＬｊを始めとする偶数行に対応するライトワード線は、行選択回路２１側の領域において、接地電圧Ｖｓｓと直接接続される。
【００７０】
このように、選択行のライトワード線に流れるデータ書込電流Ｉｗｗと逆方向に電流ΔＩｗｗ（以下、電流方向を考慮して、“−ΔＩｗｗ”とも表記する）が、隣接行のライトワード線を流れる。たとえば、第ｊ行が選択された場合には、選択行のライトワード線ＷＷＬｊに行選択回路２０から２１へ向かう方向にデータ書込電流Ｉｗｗが流される一方で、隣接行のライトワード線ＷＷＬｊ−１およびＷＷＬｊ＋１の各々に対して、行選択回路２１から２０へ向かう方向に、すなわちライトワード線ＷＷＬｊのデータ書込電流Ｉｗｗとは反対方向に電流−ΔＩｗｗが流される。
【００７１】
これにより、選択行のデータ書込電流Ｉｗｗによって隣接行のＭＴＪメモリセルへ作用する漏れ磁界を、隣接行の電流ΔＩｗｗによって生じる磁界によって打ち消すことができる。この結果、隣接行のＭＴＪメモリセルに対するデータ誤書込の発生を防止して、ＭＲＡＭデバイスの動作信頼性を向上させることができる。したがて、以下においては、隣接行に流される電流ΔＩｗｗを、「磁界キャンセル電流」とも称する。
【００７２】
ライトドライブ回路ＷＷＤを１行ごとに交互配置することによって、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの２種類の電圧によって、このような磁界キャンセル電流ΔＩｗｗの供給が実現される。言換えれば、ライトドライブ回路ＷＷＤをいずれか一方側に集中配置すれば、負電圧を各ライトドライブ回路ＷＷＤへさらに供給する必要がある。また、交互配置によって、ライトドライブ回路ＷＷＤの配置レイアウト緩和によるＭＲＡＭデバイスの小型化にも寄与できる。
【００７３】
なお、図１８で説明したように、選択メモリセルのトンネル磁気抵抗素子ＴＭＲの磁化方向は、磁化容易軸に沿った磁界、すなわちビット線ＢＬを流れるデータ書込電流の方向によって設定される。すなわち、ライトワード線ＷＷＬを流れるデータ書込電流の方向は、トンネル磁気抵抗素子ＴＭＲの磁化方向には直接影響しない。したがって、奇数行と偶数行とで、ライトワード線ＷＷＬを流れるデータ書込電流の向きが反対方向に設定されるがデータ書込動作の妨げとなることはない。
【００７４】
なお、図２においては詳細な図示を省略しているが、メモリアレイ１０に対するデータ読出動作についても簡単に説明する。データ読出時においては、選択行に対応するリードワード線ＲＷＬがＨレベルに活性化され、選択行のＭＴＪメモリセルＭＣの各々において、アクセストランジスタＡＴＲがオンする。これにより、ビット線ＢＬ１〜ＢＬｍの各々は、トンネル磁気抵抗素子ＴＭＲを介して接地電圧Ｖｓｓと結合される。なお、図示しないリードワード線ＲＷＬのドライブ回路についても、１行ごとに交互配置することができる。さらに、選択列のビット線を所定電圧と結合することにより、トンネル磁気抵抗素子ＴＭＲの両端に電圧差を生じさせれば、選択メモリセルの記憶データに応じた電流を、選択列のビット線に生じさせることができる。この結果、選択列のビット線の通過電流を検知することによって、選択メモリセルからのデータ読出を実行することができる。
【００７５】
［実施の形態１の変形例１］
図３は、実施の形態１の変形例１に従うデータ書込電流の供給を説明する回路図である。
【００７６】
図３を参照して、実施の形態１の変形例１に従う構成においては、図２に示した実施の形態１に従う構成と比較して、行選択回路２０および２１の各々に対応して、電流供給回路１１０および１１１と、電流供給線１１２および１１３が設けられる点が異なる。電流供給回路１１０は、選択行のライトワード線ＷＷＬに供給されるデータ書込電流Ｉｗｗを生成し、電流供給回路１１１は、隣接行のライトワード線ＷＷＬに流される磁界キャンセル電流ΔＩｗｗを生成する。
【００７７】
データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗは、電流供給線１１２および１１３によってそれぞれ供給される。すなわち、各ライトドライブ回路ＷＷＤは、電流供給線１１２および１１３を介して、電源電圧Ｖｃｃの供給を受ける。
【００７８】
図４は、電流供給回路１１０および１１１の構成を示す回路図である。
図４を参照して、電流供給回路１１０は、電源電圧Ｖｃｃと電流供給線１１２との間に接続されるＰチャネルＭＯＳトランジスタ１１５ａと、ノードＮ０と電源電圧Ｖｃｃとの間に接続されるＰチャネルＭＯＳトランジスタ１１５ｂと、ノードＮ０および接地電圧Ｖｓｓとの間に接続されるＮチャネルＭＯＳトランジスタ１１６とを有する。トランジスタ１１５ａおよび１１５ｂの各ゲートはノードＮ０と結合され、トランジスタ１１６のゲートには制御電圧Ｖｒｐが入力される。このような構成とすることにより、電流供給回路１１０は、トランジスタ１１５ａおよび１１５ｂによって構成されるカレントミラーによって、制御電圧Ｖｒｐに応じた一定電流を電流供給線１１２に供給する。
【００７９】
電流供給回路１１１は、電流供給回路１１０と同様の構成を有し、電流供給線１１３に対して、制御電圧Ｖｒｐ′に応じた一定電流を供給する。制御電圧ＶｒｐおよびＶｒｐ′は、図２に示したデータ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗにそれぞれ対応して設定される。
【００８０】
再び図３を参照して、ライトドライブ回路ＷＷＤの構成を説明する。図３においても、ライトドライブ回路ＷＷＤｊの構成が代表的に示される。実施の形態１の変形例１に従う構成では、トランジスタ１０１は、電流供給線１１２とライトワード線ＷＷＬｊの一端側との間に電気的に結合され、トランジスタ１０２は、電流供給線１１３とライトワード線ＷＷＬｊの一端側との間に電気的に結合される。このような構成とすることにより、トランジスタ１０１および１０２を同一のトランジスタサイズ、すなわち同一の電流駆動能力を有するトランジスタとして設計できる。ライトドライブ回路ＷＷＤｊのその他の部分の構成については、図２に示したのと同様である。また、図３に示したその他の部分の構成および動作についても、実施の形態１と同様であるので詳細な説明は繰返さない。
【００８１】
このような構成とすることにより、実施の形態１に従う構成と同様に、選択行のライトワード線に所定のデータ書込電流を供給するとともに、隣接行のライトワード線の各々に、当該データ書込電流によって生じる漏れ磁界を打消すための電流を供給することができる。
【００８２】
［実施の形態１の変形例２］
実施の形態１の変形例２に従う構成においては、階層的なデコードによって、ライトワード線ＷＷＬへの電流供給が制御される構成について説明する。
【００８３】
図５は、実施の形態１の変形例２に従うライトワード線へのデータ書込電流の供給を説明する回路図である。
【００８４】
図５を参照して、実施の形態１の変形例２に従う構成においては、メモリアレイ１０に配置された複数のＭＴＪメモリセルＭＣは、列方向に沿って複数のメモリブロックＭＢに分割される。図５には、先頭のメモリブロックＭＢ１が代表的に示される。ライトワード線ＷＷＬは、各メモリセル行において、メモリブロックＭＢごとに分割して配置される。さらに、Ｋ個（Ｋ：自然数）のメモリセル行ごとに各メモリブロックＭＢに対して共通に設けられるメインワード線ＭＷＬが配置される。
【００８５】
図５においてはＫ＝４の場合を示している。すなわち、各メモリブロックＭＢにおいて、１本のメインワード線ＭＷＬに対して、４本のライトワード線ＷＷＬが対応付けられる。図５には、先頭のメモリブロックＭＢ１において、第ｊ番目（ｊ：自然数）のメインワード線ＭＷＬｊに対応する構成が代表的に示される。すなわち、メモリブロックＭＢ１において、メインワード線ＭＷＬｊに対応して、ライトワード線ＷＷＬｊ０，ＷＷＬｊ１，ＷＷＬｊ２，ＷＷＬｊ３の４本のライトワード線ＷＷＬが配置される。リードワード線ＲＷＬも、ライトワード線ＷＷＬと同様に配置される。すなわち、メモリブロックＭＢ１において、メインワード線ＭＷＬｊに対応して、４本のリードワード線ＲＷＬｊ０〜ＲＷＬｊ３が配置されている。
【００８６】
さらに、各メモリブロックＭＢの両端において、サブデコード信号ＳＤ０〜ＳＤ３が伝達される。サブデコード信号ＳＤ０〜ＳＤ３は、各メモリブロックＭＢごとに独立に設定されて、選択メモリセルを含むメモリブロック（以下、「選択メモリブロック」とも称する）において、１本のメインワード線ＭＷＬと対応する４本のライトワード線ＷＷＬおよびリードワード線ＲＷＬのうちの１本を選択するために選択的に活性化される。たとえば、ライトワード線ＷＷＬｊ０を選択する場合には、サブデコード信号ＳＤ０がＨレベルに活性化され、残りのサブデコード信号ＳＤ１〜ＳＤ３はＬレベルに設定される。一方、非選択のメモリブロックＭＢにおいては、サブデコード信号ＳＤ０〜ＳＤ３の各々はＬレベルに設定される。
【００８７】
ライトドライブ回路ＷＷＤは、実施の形態１と同様にライトワード線ＷＷＬごとに設けられる。したがって、各メモリブロックＭＢにおいて、ライトドライブ回路ＷＷＤは、ライトワード線ＷＷＬの両端部の一方に対応して、１行おきに交互配置される。たとえば、図５に示されるように、ライトワード線ＷＷＬｊ０およびＷＷＬｊ１にそれぞれ対応するライトドライブ回路ＷＷＤｊ０およびＷＷＤｊ１と、ライトワード線ＷＷＬｊ２およびＷＷＬｊ３にそれぞれ対応するライトドライブ回路ＷＷＤｊ２およびＷＷＤｊ３とは、互いに反対方向に配置されている。
【００８８】
各ライトドライブ回路ＷＷＤは、実施の形態１と同様に動作し、対応するライトワード線が選択された場合には、データ書込電流Ｉｗｗを対応するライトワード線へ供給し、隣接行が選択された場合には、磁界キャンセル電流ΔＩｗｗを対応するライトワード線へ供給する。図５においては、一例としてライトワード線ＷＷＬｊ０およびＷＷＬｊ１に対応して設けられるライトドライブ回路の構成が示される。
【００８９】
ライトワード線ＷＷＬｊ０に対応して設けられるライトドライブ回路ＷＷＤｊ０においては、データ書込電流Ｉｗｗを供給するためのトランジスタ１０１は、対応するサブデコード信号ＳＤ０を伝達する信号線とライトワード線ＷＷＬｊ０との間に設けられ、磁界キャンセル電流ΔＩｗｗを供給するためのトランジスタ１０２は、電源電圧Ｖｃｃおよびライトワード線ＷＷＬｊ０の間に設けられる。トランジスタ１０３は、実施の形態１に従う構成と同様に、接地電圧Ｖｓｓおよびライトワード線ＷＷＬｊ０の間に設けられる。
【００９０】
ノードＮ１およびＮ３へは、対応するメインワード線ＭＷＬｊの反転レベルを示す／ＭＷＬｊが入力される。したがって、対応するメインワード線ＭＷＬｊがＨレベルに活性化されると、トランジスタ１０１がオンし、トランジスタ１０３がオフする。したがって、ライトワード線ＷＷＬｊへは、メインワード線ＭＷＬｊがＨレベルに活性化され、さらにサブデコード信号ＳＤ０がＨレベルに活性化されたときに、データ書込電流Ｉｗｗが供給される。
【００９１】
ライトドライブ回路ＷＷＤｊ０は、サブデコード信号ＳＤ２およびＳＤ３のＯＲ論理演算結果を出力する論理ゲート１２１と、論理ゲート１２１の出力とメインワード線ＭＷＬｊの電圧レベルとのＮＡＮＤ論理演算結果をノードＮ２へ出力する論理ゲート１２２とをさらに有する。したがって、トランジスタ１０２は、対応するライトワード線ＷＷＬｊ０に隣接するライトワード線ＷＷＬｊ２およびＷＷＬｊ３のいずれかが選択された場合にオンする。この結果、選択行におけるデータ書込電流Ｉｗｗによって生じる漏れ磁界を打消すための磁界キャンセル電流ΔＩｗｗが、ライトワード線ＷＷＬｊ２またはＷＷＬｊ３を流れるデータ書込電流Ｉｗｗとは反対方向に、ライトワード線ＷＷＬｊ０を流れる。
【００９２】
これに対して、対応するメインワード線ＭＷＬｊがＬレベルに非活性化されている場合には、ライトワード線ＷＷＬｊ０は接地電圧Ｖｓｓに固定される。したがって、ライトワード線ＷＷＬｊ０の両端が接地電圧Ｖｓｓに固定されるのて電流は流れない。
【００９３】
ライトワード線ＷＷＬｊ１に対応して設けられるライトドライブ回路ＷＷＤｊ１は、隣接行の１つが他のメインワード線ＭＷＬｊ＋１（図示せず）に対応付けられるため、デコード構成が少し異なる。
【００９４】
ライトドライブ回路ＷＷＤｊ１においては、トランジスタ１０１は、対応するサブデコード信号ＳＤ１を伝達する信号線とライトワード線ＷＷＬｊ１との間に設けられ、トランジスタ１０２および１０３は、ライトドライブ回路ＷＷＤｊ０と同様に、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓとライトワード線ＷＷＬｊ１との間にそれぞれ設けられる。ノードＮ１およびＮ３へは、ライトドライブ回路ＷＷＤｊ０と同様に、メインワード線ＭＷＬｊの反転レベル／ＭＷＬｊが伝達される。
【００９５】
ライトドライブ回路ＷＷＤｊ１は、さらに、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ３の電圧レベルのＡＮＤ論理演算結果を出力する論理ゲート１２３と、メインワード線ＭＷＬｊ＋１の電圧レベルとサブデコード信号ＳＤ２の電圧レベルとのＡＮＤ論理演算結果を出力する論理ゲート１２４と、論理ゲート１２３および１２４のそれぞれの出力間のＮＯＲ演算結果をノードＮ２へ出力する論理ゲート１２５とを有する。
【００９６】
このような構成とすることにより、ライトワード線ＷＷＬｊ３もしくはメインワード線ＭＷＬｊ＋１に対応する先頭のライトワード線（図示せず）のいずれかが選択された場合に、トランジスタ１０２はターンオンして、ライトワード線ＷＷＬｊ１に対して磁界キャンセル電流ΔＩｗｗを供給する。
【００９７】
ライトドライブ回路ＷＷＤｊ２およびＷＷＤｊ３に対しても、ライトドライブ回路ＷＷＤｊ１およびＷＷＤｊ０と同様にサブデコード信号ＳＤ０〜ＳＤ３が伝達される。ライトドライブ回路ＷＷＤｊ３は、対応するライトワード線と、隣接行のライトワード線の両方とが同一のメインワード線ＭＷＬｊに対応するので、ライトドライブ回路ＷＷＤｊ０と同様の構成において、サブデコード信号が適宜入換えられる。これに対して、ライトドライブ回路ＷＷＤｊ２は、隣接するライトワード線の一方が、異なるメインワード線ＭＷＬｊ−１に対応付けられるので、ライトドライブ回路ＷＷＤｊ１と同様の構成を適用して、サブデコード信号を適宜入換える必要がある。
【００９８】
このような構成とすることによって、階層的なデコードに基づいてライトワード線ＷＷＬへの電流供給を制御する場合においても、隣接行の非選択メモリセルに対するデータ誤書込の発生を防止することができる。また、階層的なデコード構成とすることにより、メモリアレイが大規模化した場合にも、チップ面積の増大を避けることができる。すなわち、メモリセル行数が増大した場合にも、図２に示した行デコーダ２２，２３の回路面積が増大して、ＭＲＡＭデバイスが著しく大型化することを防止できる。
【００９９】
［実施の形態１の変形例３］
実施の形態１およびその変形例１，２においては、ライトワード線ＷＷＬの端部に対応してライトドライブ回路を配置する構成を説明した。実施の形態１の変形例３においては、これに加えて、ライトワード線ＷＷＬの中間点に対してもライトドライブ回路を配置する構成について説明する。
【０１００】
図６から図９は、実施の形態１の変形例３に従うライトワード線へのデータ書込電流供給の例を説明する回路図である。
【０１０１】
図６を参照して、実施の形態１の変形例３に従う構成においては、メモリアレイ１０は、中間ノードＮｍを境界としてメモリブロックＭＢａとＭＢｂとに分割される。さらに、各ライトワード線ＷＷＬの、一端、中間点および他端にそれぞれ対応して、電源配線２０１、２０２および２０３がそれぞれ設けられる。電源配線２０１、２０２および２０３の各々は、電源電圧Ｖｃｃを伝達する。ライトドライブ回路ＷＤＣは、１行おきに、ライトワード線ＷＷＬの両端部または中間点に対応して設けられる。
【０１０２】
なお、図６から図９においては、ビット線およびビット線ドライブ回路の図示を省略しているが、図２に示した構成と同様に、メモリセル列にそれぞれ対応して、ビット線ＢＬおよびビット線ドライブ回路ＢＤＶａ，ＢＤＶｂが配置されている。
【０１０３】
奇数行のライトワード線ＷＷＬに対しては、両端部にそれぞれ対応してライトドライブ回路ＷＤＣａおよびＷＤＣｂが配置され、さらに、ライトワード線ＷＷＬの中間点は接地電圧Ｖｓｓと接続される。
【０１０４】
ライトドライブ回路ＷＤＣａへは、メモリブロックの選択情報を反映した行選択信号／ＲＤＡｉが入力される。ここで、添字ｉは、何番目のメモリセル行であるかを示す自然数である。行選択信号／ＲＤＡｉは、メモリブロックＭＢａが選択され、かつ第ｉ行が選択されて場合にＬレベルへ活性化され、それ以外の場合には非活性化される。同様に、ライトドライブ回路ＷＤＣｂへは、メモリブロックＭＢｂが選択された場合に、行選択結果に応じて選択的にＬレベルへ活性化される行選択信号／ＲＤＢｉが入力される。
【０１０５】
代表的に、奇数行のライトワード線ＷＷＬｊ−１に対応する構成を説明すると、メモリブロックＭＢａにおいて第（ｊ−１）行に配置されるライトドライブ回路ＷＤＣａは、ライトワード線ＷＷＬｊ−１の一端側（メモリブロックＭＢａ側）に相当するノードＮａ（ｊ−１）と電源配線２０１との間に並列に接続されたＰチャネルＭＯＳトランジスタ２１０および２１２を有する。トランジスタ２１０は、行選択信号／ＲＤＡｊ−１の活性化（Ｌレベル）に応答してオンする。トランジスタ２１２は、隣接行に対応する行選択信号／ＲＤＡｊおよび／ＲＤＡｊ−２のいずれかがＬレベルに活性化されるとオンする。
【０１０６】
メモリブロックＭＢｂにおいて第（ｊ−１）行に配置されるライトドライブ回路ＷＤＣｂは、ライトワード線ＷＷＬｊ−１の他端側（メモリブロックＭＢｂ側）に相当するノードＮｂ（ｊ−１）と電源配線２０３との間に並列に接続されたＰチャネルＭＯＳトランジスタ２１４および２１６を有する。トランジスタ２１４は、行選択信号／ＲＤＢｊ−１の活性化（Ｌレベル）に応答してオンする。トランジスタ２１６は、隣接行に対応する行選択信号／ＲＤＢｊおよび／ＲＤＢｊ−２のいずれかがＬレベルに活性化されるとオンする。
【０１０７】
偶数行のライトワード線ＷＷＬに対しては、中間点に対応してライトドライブ回路ＷＤＣｍが配置され、さらに、ライトワード線ＷＷＬの両端は選択スイッチを介して接地電圧Ｖｓｓと接続される。
【０１０８】
ライトドライブ回路ＷＤＣｍへは、メモリブロックの選択情報を反映しない、図２に示したのと同様のロウデコード信号（／ＲＤｊ等）が入力される。それぞれのロウデコード信号は、メモリブロックの選択情報にかかわらず行選択結果に応じて選択的にＬレベルへ活性化される。
【０１０９】
代表的に、偶数行のライトワード線ＷＷＬｊに対応する構成を説明すると、第ｊ行に配置されるライトドライブ回路ＷＤＣｍは、中間点に相当するノードＮｍ（ｊ）および電源配線２０２の間に並列に接続されるＰチャネルＭＯＳトランジスタ２１８および２２０を有する。トランジスタ２１８は、ロウデコード信号／ＲＤｊの活性化（Ｌレベル）に応答してオンし、トランジスタ２２０は、隣接行に対応するロウデコード信号／ＲＤｊ−１または／ＲＤｊ＋１がＬレベルに活性化されるとオンする。
【０１１０】
ライトワード線ＷＷＬｊの一端側に相当するノードＮａ（ｊ）は、選択スイッチとして設けられるＮチャネルＭＯＳトランジスタ２３２を介して、接地電圧Ｖｓｓと接続される。トランジスタ２３２は、メモリブロックＭＢａが選択され、かつ、対応する第ｊ行、隣接行である第（ｊ−１）行および第（ｊ＋１）行のいずれかが選択されるとオンする。同様に、ライトワード線ＷＷＬｊの他端側に相当するノードＮｂ（ｊ）は、選択スイッチとして設けられるＮチャネルＭＯＳトランジスタ２３４を介して、接地電圧Ｖｓｓと接続される。トランジスタ２３４は、メモリブロックＭＢｂが選択され、かつ、対応する第ｊ行、隣接行である第（ｊ−１）行および第（ｊ＋１）行のいずれかが選択されるとオンする。
【０１１１】
トランジスタ２１０，２１４，２１８の電流駆動能力（トランジスタサイズ）は、選択行のデータ書込電流Ｉｗｗに対応して設計され、トランジスタ２１２，２１６，２２０の電流駆動能力（トランジスタサイズ）は隣接行の磁界キャンセル電流ΔＩｗｗに対応して設計される。
【０１１２】
その他のライトワード線ＷＷＬに対しても、ライトワード線ＷＷＬｊ−１（奇数行）またはライトワード線ＷＷＬｊ（偶数行）のいずれかと同様の構成が設けられる。
【０１１３】
一例として、選択メモリセルがメモリブロックＭＢａの第ｊ行に属する場合には、ロウデコード信号／ＲＤｊおよび行選択信号／ＲＤＡｊがＬレベルに活性化され、その他のロウデコード信号および行選択信号はＨレベルに非活性化される。したがって、選択行である第ｊ行においては、トランジスタ２１８および２３２がオンし、その他のトランジスタ２２０および２３４はオフする。この結果、選択行のライトワード線ＷＷＬｊには、メモリブロックＭＢａに対する領域にのみ、トランジスタ２１８の電流駆動能力に応じたデータ書込電流Ｉｗｗが流される。
【０１１４】
一方、隣接行の第（ｊ−１）行においては、トランジスタ２１２がオンし、トランジスタ２１０、２１４、２１６はオフする。この結果、隣接行のライトワード線ＷＷＬｊ−１には、メモリブロックＭＢａに対応する部分にのみ、磁界キャンセル電流ΔＩｗｗが、選択行（ライトワード線ＷＷＬｊ）におけるデータ書込電流Ｉｗｗと反対方向に流される。同様に、もう１つの隣接行である第（ｊ＋１）行においては、トランジスタ２４２がオンし、トランジスタ２４０，２４４，２４６がオフする。この結果、ライトワード線ＷＷＬｊ＋１においても、ライトワード線ＷＷＬｊを流れるデータ書込電流Ｉｗｗから生じる漏れ磁界を打ち消すための磁界キャンセル電流ΔＩｗｗが、メモリブロックＭＢａに対応する部分にのみ流される。
【０１１５】
また、もう１つの例として、選択メモリセルがメモリブロックＭＢｂの第（ｊ−１）行に属する場合について説明する。この場合には、ロウデコード信号／ＲＤｊ−１および行選択信号／ＲＤＢｊ−１がＬレベルに活性化され、残りのロウデコード信号および行選択信号はＨレベルに非活性化される。したがって、選択行である第（ｊ−１）行においては、トランジスタ２１４のみがオンし、他のトランジスタ２１０，２１２，２１６はオフされる。これにより、選択行のライトワード線ＷＷＬｊ−１には、メモリブロックＭＢｂに対応する部分にのみ、トランジスタ２１４の電流駆動能力に応じたデータ書込電流Ｉｗｗが流される。
【０１１６】
隣接行である第ｊ行においては、トランジスタ２２０および２３４がオンし、トランジスタ２１８および２３２がオフする。隣接行のライトワード線ＷＷＬｊには、メモリブロックＭＢｂに対応する部分にのみ、磁界キャンセル電流ΔＩｗｗが、選択行（ライトワード線ＷＷＬｊ−１）におけるデータ書込電流Ｉｗｗと反対方向に流される。同様に、図示しない第（ｊ−２）行のライトワード線ＷＷＬｊ−２においても、メモリブロックＭＢｂに対応する部分にのみ、磁界キャンセル電流ΔＩｗｗが流される。
【０１１７】
一方、選択行でも隣接行でもない第（ｊ＋１）行においては、トランジスタ２４０，２４２，２４４，２４６の各々はオフされるので、ライトワード線ＷＷＬｊ−１は接地電圧Ｖｓｓと結合されて電流は流れない。
【０１１８】
このように、実施の形態１の変形例３に従う構成においては、ライトワード線ＷＷＬの中間点にも対応してライトドライブ回路を配置するため、選択行および隣接行に対応するライトワードにおいて、選択メモリセルに対応する一部分にのみ、データ書込電流Ｉｗｗまたは磁界キャンセル電流ΔＩｗｗを流すことが可能である。したがって、選択行に属する非選択メモリセルのうち、選択メモリセルと異なるメモリブロックに属するメモリセル群に対するデータ誤書込の発生をさらに強力に防止することができる。また、ライトワード線ＷＷＬにおけるデータ書込電流Ｉｗｗの経路を短く、すなわち低抵抗化できるので、データ書込動作の高速化および消費電力の削減を図ることもできる。
【０１１９】
さらに、選択行のライトワード線ＷＷＬの一部分を流れるデータ書込電流によって隣接行に影響する磁界ノイズに対しても、逆方向の磁界キャンセル電流ΔＩｗｗを流すことによって実施の形態１およびその変形例１，２と同様に、データ誤書込の発生を抑制することができる。
【０１２０】
あるいは、図７に示されるように、偶数行のライトワード線ＷＷＬｊにおいて、ライトドライブ回路ＷＤＣｍの配置を省略して、中間点に相当するノードＮｍ（ｊ）を電源配線２０２と直接接続する構成としてもよい。この場合には、トランジスタ２３２および２３４とそれぞれ並列に接続される、トランジスタ２３３および２３５がさらに配置される。ここで、トランジスタ２３２，２３４の電流駆動能力（トランジスタサイズ）は、選択行のデータ書込電流Ｉｗｗに対応して設計され、トランジスタ２３３，２３５の電流駆動能力（トランジスタサイズ）は隣接行の磁界キャンセル電流ΔＩｗｗに対応して設計される。さらに、トランジスタ２３２および２３４のオン・オフを、当該行の行選択信号ＲＤＡｊおよびＲＤＢｊにそれぞれ応答して制御し、トランジスタ２３３のオン・オフを、隣接行の行選択信号ＲＤＡｊ−１とＲＤＡｊ＋１とのＯＲ論理演算結果に応答して制御し、トランジスタ２３５のオン・オフを、隣接行の行選択信号ＲＤＢｊ−１とＲＤＢｊ＋１とのＯＲ論理演算結果に応答して制御することにより、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗを図６に示した構成と同様に供給できる。
【０１２１】
また、図８に示されるように、図７の構成において、偶数行のライトワード線（たとえばＷＷＬｊ）の両端にそれぞれ配置されたトランジスタ２３２、２３３、２３４および２３５について、トランジスタ２３２および２３４のオン・オフをロウデコード信号ＲＤｊに応じて共通に制御し、トランジスタ２３５および２３７のオン・オフをロウデコード信号ＲＤｊ−１およびＲＤｊ＋１に応じて共通に制御する構成とすることも可能である。この場合には、メモリブロックＭＢａ，ＭＢｂの選択結果にかかわらず、各ワード線ＷＷＬの全長部分にデータ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗが流されるが、ライトドライブ回路ＷＤＣａ，ＷＤＣｂを構成するトランジスタ群を分割配置できるので、各ライトワード線ＷＷＬの一端側のみにライトドライブ回路ＷＷＤを配置する図５に示した構成と比較して、各ライトドライブ回路ＷＤＣａ，ＷＤＣｂを小型化できる。
【０１２２】
同様に、図９に示されるように、図６の構成において、奇数行のライトワード線（たとえばＷＷＬｊ）の両端にそれぞれ配置されたライトドライブ回路ＷＤＣａおよびＷＤＣｂの各々を共通にオン・オフさせる構成することも可能である。
【０１２３】
なお、図６から図９では図示を省略しているが、ライトドライブ回路ＷＤＣａ，ＷＤＣｂ，ＷＤＣｍの各々において、図２に示したライトドライブ回路ＷＷＤｊ中のトランジスタ１０３に相当するトランジスタを、対応するノードと接地電圧Ｖｓｓとの間に設けることも可能である。この場合には、選択行および隣接行のいずれにも対応しないライトワード線ＷＷＬを速やかに放電して非選択状態とすることができる。
【０１２４】
また、図６から図９の構成では、電源配線２０１〜２０３によって、電源電圧Ｖｃｃが供給される構成を示したが、図３に示した２種類の電流供給回路１１０，１１１および電流供給線１１２，１１３を、電源配線２０１〜２０３の各々に代えて配置す構成とすることもできる。
【０１２５】
［実施の形態２］
実施の形態２においては、ライトドライブ回路を構成するトランジスタ群の好ましい制御タイミングについて説明する。
【０１２６】
図１０は、実施の形態２に従うデータ書込電流および磁界キャンセル電流の供給を説明する概念図である。
【０１２７】
図１０を参照して、実施の形態１およびそれらの変形例と同様に、実施の形態２に従う構成においても、ライトドライブ回路ＷＷＤは、ノードＮ１、Ｎ２およびＮ３の電圧にそれぞれ応じてオン・オフする、トランジスタ１０１、１０２および１０３を有する。したがって、対応するメモリセル行が選択された場合には、トランジスタ１０１によってデータ書込電流Ｉｗｗが供給され、対応するメモリセル行が隣接行である場合には、磁界キャンセル電流ΔＩｗｗがトランジスタ１０２によって供給される。また、隣接行以外の非選択行においては、トランジスタ１０３がオンされて、対応するライトワード線ＷＷＬが接地電圧Ｖｓｓへ放電される。
【０１２８】
しかし、一旦選択されたライトワード線ＷＷＬがトランジスタ１０３のオンによって放電される場合に、トランジスタ１０３がデータ書込電流Ｉｗｗに相当する電流駆動能力を有するときは、トランジスタ１０３のオン時において、対応するライトワード線ＷＷＬをデータ書込電流Ｉｗｗと同等の電流が逆方向に流れてしまう。このような現象が発生すると、対応するライトワード線ＷＷＬが非選択状態に復帰するタイミングが遅れてしまい、誤動作の原因となってしまう。
【０１２９】
したがって、実施の形態２に従う構成においては、トランジスタ１０３の電流駆動能力は、データ書込電流Ｉｗｗよりも小さくなるように設計される。このような構成とするためには、トランジスタ１０３の電流駆動能力（トランジスタサイズ）を、データ書込電流Ｉｗｗ（たとえば、トランジスタ１０１の電流駆動能力）を考慮して、これより小さくなるように設計すればよい。
【０１３０】
あるいは、図１１に示すように、トランジスタ１０３を介してライトワード線ＷＷＬおよび接地電圧Ｖｓｓ間に形成される電流経路内に、たとえば抵抗素子で構成される電流制限素子１３０を挿入する構成としてもよい。この結果、トランジスタ１０３がオンした場合にライトワード線ＷＷＬ上を流れる電流を、データ書込電流Ｉｗｗより小さくすることができるので、行選択の切換え時において、選択行または隣接行に対応するライトワード線ＷＷＬを速やかに非選択状態へ移行できる。
【０１３１】
図１２は、データ書込電流および磁界キャンセル電流の実施の形態２に従う供給タイミングを説明する動作波形図である。図１２では、第ｊ行が選択された場合の動作波形図が示される。
【０１３２】
図１２を参照して、データ書込動作の開始時において、選択行のライトドライブ回路ＷＷＤｊのノードＮ１が行選択結果に応じてＨレベルからＬレベルに変化する時刻ｔ１よりも早い時刻ｔ０において、隣接行に対するライトドライブ回路ＷＷＤｊ＋１，ＷＷＤｊ−１のノードＮ２、および隣接行を除く非選択行に対応するライトドライブ回路のノードＮ３は、Ｌレベルに設定される。これにより、隣接行のライトワード線ＷＷＬｊ−１およびＷＷＬｊ＋１に対する磁界キャンセル電流ΔＩｗｗの供給開始タイミングは、選択行のライトワード線ＷＷＬｊに対するデータ書込電流Ｉｗｗの供給開始タイミングよりも早くなる。
【０１３３】
さらに、データ書込動作の終了時においては、ライトドライブ回路ＷＷＤｊ（選択行）のノードＮ１がＬレベルからＨレベルに変化する時刻ｔ２よりも後の時刻ｔ３において、ライトドライブ回路ＷＷＤｊ−１，ＷＷＤｊ＋１（隣接行）のノードＮ２、および隣接行以外の非選択行し対応するライトドライブ回路のＮ３は、Ｈレベルに変化し始める。行選択回路２０，２１からのデコード結果の伝達タイミングは、ライトドライブ回路ＷＷＤにおけるノードＮ１〜Ｎ３のレベルが上述したタイミングで変化するように設定される。
【０１３４】
この結果、隣接行における磁界キャンセル電流ΔＩｗｗの供給期間（時刻ｔ０〜ｔ３に対応）は、選択行におけるデータ書込電流Ｉｗｗの供給期間（時刻ｔ１〜ｔ２に対応）を含むように設定される。これにより、磁界キャンセル電流による漏れ磁界の打ち消しをより確実に行なって、データ誤書込の発生をより確実に防止することができる。
【０１３５】
［実施の形態３］
実施の形態３においては、データ書込電流Ｉｗｗと磁界キャンセル電流ΔＩｗｗとの比の設定について説明する。
【０１３６】
図１３は、実施の形態３に従うデータ書込電流および磁界キャンセル電流の比の設定を説明するための概念図である。
【０１３７】
図１３を参照して、選択行のライトワード線（以下、「選択ＷＷＬ」とも表記する）に、データ書込電流Ｉｗｗが流され、隣接するライトワード線（以下、「隣接ＷＷＬ」とも表記する）に磁界キャンセル電流ΔＩｗｗが流される。ここで、データ書込電流Ｉｗｗに対する磁界キャンセル電流ΔＩｗｗの比、すなわち｜ΔＩｗｗ｜／｜Ｉｗｗ｜は、β（β：０＜β＜１の実数）と示される。また、各ライトワード線ＷＷＬ間での発生磁界の漏れ割合をα（α：０＜α＜１の実数）で示す。すなわち、あるライトワード線ＷＷＬを流れる電流によって対応するメモリセル行のＭＴＪメモリセルへ作用する磁界の強さと、当該電流によって隣接行のＭＴＪメモリセルへ作用する磁界の強さとの比は、１：αで示される。
【０１３８】
したがって、選択ＷＷＬを流れるデータ書込電流Ｉｗｗによって選択行のＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）に作用する磁界の強度をＨで示すと、データ書込電流Ｉｗｗによって隣接行の非選択メモリセルに作用する磁界の強度は、“α・Ｈ”で示される。また、隣接ＷＷＬを流れる磁界キャンセル電流−ΔＩｗｗ（符号は、データ書込電流Ｉｗｗと逆方向であることを示す）によって、当該隣接行のＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）に作用する磁界の強度は、“−β・Ｈ”で示される。さらに、隣接行の磁界キャンセル電流−ΔＩｗｗによって、選択行のＭＴＪメモリセルへ作用する磁界は、磁界の漏れ割合αを乗じて“−α・β・Ｈ”で示される。
【０１３９】
これらの複数の磁界の和によって、選択行のＭＴＪメモリセルに作用する磁界Ｈｓｌは、下式（１）で示される。
【０１４０】
Ｈｓｌ＝Ｈ−２・α・β・Ｈ＝（１−２・α・β）・Ｈ …（１）
また、隣接行のＭＴＪメモリセルに作用する磁界Ｈｎｓは、下式（２）式で示される。
【０１４１】
Ｈｎｓ＝α・Ｈ−β・Ｈ＝（α−β）・Ｈ …（２）
したがって、上記（１），（２）式より、選択行のＭＴＪメモリセルに対してデータ書込を実行するためには、最低限Ｈｓｌ＞０であることが必要である。したがって、この条件からαおよびβについて、下式（３）式が導かれる。
【０１４２】
１−２・α・β＞０
β＜１／（２・α） …（３）
さらに、隣接行のＭＴＪメモリセルに対するデータ誤書込を防止するためには、Ｈｓｌ＞Ｈｎｓが最低限必要とされるので、下式（４）式がさらに導かれる。
【０１４３】
１−２・α・β＞｜α−β｜ …（４）
このように、データ書込電流Ｉｗｗに対する磁界キャンセル電流ΔＩｗｗの比βを、隣接するライトワード線ＷＷＬ間での磁界の漏れ割合αを考慮して、上記（３）および（４）式に基づいて定量的に定めることができる。これにより、実施の形態１およびその変形例、ならびに実施の形態２に従う構成において、磁界キャンセル電流ΔＩｗｗの電流量を適切に設定することができる。なお、その際に図１６に示されたアステロイド特性線を考慮すれば、さらに確実にデータ誤書込を防止できる。
【０１４４】
［実施の形態４］
実施の形態４においては、選択列のビット線に供給されるデータ書込電流からの漏れ磁界を打ち消すための磁界キャンセル電流を供給する構成について説明する。
【０１４５】
図１４は、実施の形態４に従うビット線ドライブ回路の構成を示す回路図である。
【０１４６】
図１４に示されるビット線ドライブ回路ＢＤＶａおよびＢＤＶｂは、図２に示されるように、ビット線ＢＬ１〜ＢＬｍの各々の一端側および他端側にそれぞれ対応して配置される。図１４には、代表的にビット線ＢＬｊに対応して設けられるビット線ドライブ回路ＢＤＶａｊおよびＢＤＶｂｊの構成が示される。
【０１４７】
ビット線ドライブ回路ＢＤＶａｊは、電源電圧Ｖｃｃおよびビット線ＢＬｊの一端側との間に並列に接続されるＰチャネルＭＯＳトランジスタ１５０および１５２と、ビット線ＢＬｊと接地電圧Ｖｓｓとの間に接続されるＮチャネルＭＯＳトランジスタ１５４とを有する。トランジスタ１５０、１５２および１５４のゲートは、ノードＮ１１、Ｎ１２およびＮ１３とそれぞれ接続される。
【０１４８】
トランジスタ１５０は、選択列のビット線ＢＬに流されるデータ書込電流Ｉｗｗｂに応じた電流駆動能力（トランジスタサイズ）を有する。同様に、トランジスタ１５２は、隣接するビット線にデータ書込電流Ｉｗｗｂが流された場合における漏れ磁界をキャンセルするための磁界キャンセル電流ΔＩｗｗｂに応じた電流駆動能力（トランジスタサイズ）を有する。
【０１４９】
ビット線ドライブ回路ＢＤＶａｊは、さらに、対応するビット線ＢＬｊが選択された場合にＨレベルに活性化されるコラム選択線ＣＳＬｊおよび書込データＤＩＮのＮＡＮＤ論理演算結果をノードＮ１１に出力する論理ゲート１６０と、隣接行のコラム選択結果を反映したコラム選択線ＣＳＬｊ−１およびＣＳＬｊ＋１のＯＲ論理演算結果を出力する論理ゲート１６２と、論理ゲート１６２の出力と書込データＤＩＮの反転データ／ＤＩＮのＮＡＮＤ論理演算結果をノードＮ１２に出力する論理ゲート１６４と、ノードＮ１１およびＮ１２のＡＮＤ論理演算結果をノードＮ１３に出力する論理ゲート１６６とを有する。
【０１５０】
このような構成とすることにより、トランジスタ１５０は、対応するメモリセル列が選択されて、かつ書込データＤＩＮがＨレベルである場合にオンする。トランジスタ１５２は、隣接する第（ｊ−１）および第（ｊ＋１）行のいずれかが選択されて、かつ書込データＤＩＮがＬレベルであるときにオンする。トランジスタ１５４は、トランジスタ１５０および１５２の両方がオフされる場合にオンする。
【０１５１】
同様に、ビット線ドライブ回路ＢＤＶｂｊは、電源電圧Ｖｃｃおよびビット線ＢＬｊの他端側との間に並列に接続されるＰチャネルＭＯＳトランジスタ１７０および１７２と、ビット線ＢＬｊと接地電圧Ｖｓｓとの間に接続されるＮチャネルＭＯＳトランジスタ１７４とを有する。トランジスタ１７０、１７２および１７４のゲートは、ノードＮ２１、Ｎ２２およびＮ２３とそれぞれ接続される。
【０１５２】
トランジスタ１７０は、データ書込電流Ｉｗｗｂに応じた電流駆動能力（トランジスタサイズ）を有する。同様に、トランジスタ１７２は、磁界キャンセル電流ΔＩｗｗｂに応じた電流駆動能力（トランジスタサイズ）を有する。
【０１５３】
ビット線ドライブ回路ＢＤＶｂｊは、さらに、コラム選択線ＣＳＬｊおよび書込データの反転データ／ＤＩＮのＮＡＮＤ論理演算結果をノードＮ２１に出力する論理ゲート１８０と、隣接行のコラム選択結果を反映したコラム選択線ＣＳＬｊ−１およびＣＳＬｊ＋１のＯＲ論理演算結果を出力する論理ゲート１８２と、論理ゲート１８２の出力と書込データＤＩＮのＮＡＮＤ論理演算結果をノードＮ２２に出力する論理ゲート１８４と、ノードＮ２１およびＮ２２のＡＮＤ論理演算結果をノードＮ１３に出力する論理ゲート１８６とを有する。
【０１５４】
このような構成とすることにより、トランジスタ１７０は、対応するメモリセル列が選択されて、かつ書込データＤＩＮがＬレベルである場合にオンする。トランジスタ１７２は、隣接する第（ｊ−１）および第（ｊ＋１）行のいずれかが選択されて、かつ書込データＤＩＮがＨレベルであるときにオンする。トランジスタ１７４は、トランジスタ１７０および１７２の両方がオフされる場合にオンする。
【０１５５】
たとえば、第ｊ列に属する選択メモリセルにＨレベルを書込む場合には、トランジスタ１５０および１７４がオンすることによって、ビット線ドライブ回路ＢＤＶａｊからＢＤＶｂｊへ向かう方向にデータ書込電流Ｉｗｗｂが流される。これに対して、書込データＤＩＮがＬレベルであるときには、トランジスタ１７０および１５４がオンすることによって、Ｌレベルのデータを書込む場合とは反対方向にデータ書込電流Ｉｗｗｂが流される。
【０１５６】
一方、隣接する第（ｊ−１）列もしくは第（ｊ＋１）列が選択された場合には、書込データがＨレベルである場合にはトランジスタ１７２および１５４がオンし、書込データがＬレベルである場合にはトランジスタ１５２および１７４がオンする。これにより、隣接列のビット線上を流れるデータ書込電流と反対方向に、磁界キャンセル電流ΔＩｗｗｂを流すことができる。
【０１５７】
このような構成とすることにより、選択列に対応するビット線から発生する漏れ磁界に起因するデータ誤書込についても防止することが可能となる。
【０１５８】
なお、行方向のデータ書込電流に着目した実施の形態１の変形例、ならびに実施の形態２および３でそれぞれ説明した構成のバリエーションの各々は、列方向のデータ書込電流に着目した実施の形態４に従う構成とも組み合わせることが可能である。
【０１５９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１６０】
【発明の効果】
請求項１に記載の半導体装置は、各書込選択線における電流方向を一定に維持した上で、選択行の書込選択線を流れるデータ書込電流からの漏れ磁界を打ち消すための電流を、隣接行の書込選択線に流すことができる。したがって、回路構成の複雑化を招くことなく、隣接行でのデータ誤書込の発生を防止できる。
【０１６１】
請求項２および３に記載の半導体装置は、請求項１に記載の半導体装置が奏する効果に加えて、ドライバ回路へ供給される電圧の種類を削減できる。また、ドライバ回路の配置レイアウトを緩和して、チップ面積の削減を図ることができる。
【０１６２】
請求項４〜７に記載の半導体装置は、請求項１に記載の半導体装置が奏する効果に加えて、中間点を境にして、選択行の書込選択線の選択メモリセルに対応する部分のみにデータ書込電流を供給することができる。したがって、選択行に属する非選択メモリセルへ対するデータ誤書込の発生を防止できる。
【０１６３】
請求項８記載の半導体装置は、請求項１に記載の半導体装置が奏する効果に加えて、電流駆動能力の異なる複数のドライバユニットの切換えを用いることによって、ドライバ回路の構成を簡素化できる。
【０１６４】
請求項９に記載の半導体装置は、階層的なデコード構成に基づいて書込選択線の選択を行なうので、請求項１に記載の半導体装置が奏する効果に加えて、メモリアレイが大規模化してメモリセル行数が増大した場合にも、行選択回路の回路規模の増大を避けることができる。
【０１６５】
請求項１０および１１に記載の半導体装置は、行選択の切換え時において、選択行または隣接行に対応する書込選択配線を速やかに非選択状態へ移行できる。この結果、請求項１に記載の半導体装置が奏する効果に加えて、誤動作の発生をさらに確実に防止できる。
【０１６６】
請求項１２に記載の半導体装置は、隣接行に磁界キャンセル電流が流されている期間内において、選択行にデータ書込電流を供給するので、磁界キャンセル電流による漏れ磁界の打ち消しを確実に行なえる。したがって、請求項１に記載の半導体装置が奏する効果に加えて、データ誤書込の発生をより確実に防止することができる。
【０１６７】
請求項１３および１４に記載の半導体装置は、請求項１に記載の半導体装置が奏する効果に加えて、磁界キャンセル電流の電流量を適切に定めることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】 実施の形態１に従うデータ書込電流の供給を説明する回路図である。
【図３】 実施の形態１の変形例１に従うデータ書込電流の供給を説明する回路図である。
【図４】 図３に示される電流供給回路の構成を示す回路図である。
【図５】 実施の形態１の変形例２に従うライトワード線へのデータ書込電流の供給を説明する回路図である。
【図６】 実施の形態１の変形例３に従うライトワード線へのデータ書込電流供給の第１の例を説明する回路図である。
【図７】 実施の形態１の変形例３に従うライトワード線へのデータ書込電流供給の第２の例を説明する回路図である。
【図８】 実施の形態１の変形例３に従うライトワード線へのデータ書込電流供給の第３の例を説明する回路図である。
【図９】 実施の形態１の変形例３に従うライトワード線へのデータ書込電流供給の第４の例を説明する回路図である。
【図１０】 実施の形態２に従うデータ書込電流および磁気ノイズキャンセル電流の供給を説明する概念図である。
【図１１】 実施の形態２に従うライトドライブ回路の構成例を示す回路図である。
【図１２】 データ書込電流および磁気ノイズキャンセル電流の実施の形態２に従う供給タイミングを説明する動作波形図である。
【図１３】 実施の形態３に従うデータ書込電流および磁気ノイズキャンセル電流の比の設定を説明するための概念図である。
【図１４】 実施の形態４に従うビット線ドライブ回路の構成を示す回路図である。
【図１５】 ＭＴＪメモリセルの構成を示す概略図である。
【図１６】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図１７】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図１８】 ＭＴＪメモリセルに対するデータ書込時におけるトンネル磁気抵抗素子の磁化状態を説明するための概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、１０ メモリアレイ、２０，２１ 行選択回路、３０列選択回路、１１０，１１１ 電流供給回路、１３０ 電流制限素子、２０１，２０２，２０３ 電源配線、１１２，１１３ 電流供給線、ＢＤＶａ，ＢＤＶｂ ビット線ドライブ回路、ＢＬ ビット線、ＤＩＮ 書込データ、ＤＯＵＴ 読出データ、Ｉｗｗ，Ｉｗｗｂ データ書込電流、ＭＣ ＭＴＪメモリセル、ＭＷＬ メインワード線、Ｎｍ 中間ノード、ＲＷＬ リードワード線、ＳＤ０〜ＳＤ３ サブデコード信号、ＴＭＲ トンネル磁気抵抗素子、Ｖｃｃ 電源電圧、Ｖｓｓ 接地電圧、ＷＤＣａ，ＷＤＣｂ，ＷＤＣｍ，ＷＷＤ ライトドライブ回路、ＷＷＬ ライトワード線、ΔＩｗｗ，ΔＩｗｗｂ 磁界キャンセル電流、α 磁界漏れ割合、β 電流比。
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有する磁性体メモリセルを備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.、“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.、および“A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2001.等の技術文献に開示されている。
【０００４】
図１５は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」と称する）の構成を示す概略図である。
【０００５】
図１５を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するデータ読出電流Ｉｓの経路を形成するためのアクセス素子ＡＴＲとを備える。アクセス素子ＡＴＲは、代表的には電界効果型トランジスタで形成されるので、以下においては、アクセス素子ＡＴＲをアクセストランジスタＡＴＲとも称する。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと固定電圧（たとえば接地電圧Ｖｓｓ）との間に結合される。
【０００６】
ＭＴＪメモリセルに対して、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図１６は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。図１６を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００８】
データ読出時においては、リードワード線ＲＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンする。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜固定電圧（接地電圧Ｖｓｓ）の電流経路に、データ読出電流Ｉｓを流すことができる。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と、自由磁化層ＶＬの磁化方向とが同一（平行）である場合には、両者の磁化方向が反対（反平行）方向である場合に比べてトンネル磁気抵抗素子ＴＭＲは小さくなる。
【００１０】
したがって、自由磁化層ＶＬを記憶データに応じた方向に磁化すれば、データ読出電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、たとえばビット線ＢＬを一定電圧にプリチャージした後に、トンネル磁気抵抗素子ＴＭＲにデータ読出電流Ｉｓを流せば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１１】
図１７は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１２】
図１７を参照して、データ書込時においては、リードワード線ＲＷＬが非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流によって決定される。
【００１３】
図１８は、ＭＴＪメモリセルに対するデータ書込時におけるトンネル磁気抵抗素子の磁化状態を説明するための概念図である。
【００１４】
図１８を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトワード線ＷＷＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１５】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行（同一）あるいは反平行（反対）方向に磁化される。以下、本明細書においては、自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲ１およびＲ０（ただし、Ｒ１＞Ｒ０）でそれぞれ示すこととする。ＭＴＪメモリセルは、このような自由磁化層ＶＬの２種類の磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１６】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１７】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値が下げることができる。
【００１８】
図１８の例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはライトワード線ＷＷＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００１９】
また、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００２０】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬの２通りの磁化方向と、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２１】
【発明が解決しようとする課題】
このように、データ書込対象となるＭＴＪメモリセル（以下、「選択メモリセル」とも称する）に対しては、対応するライトワード線ＷＷＬおよびビット線ＢＬの両方からの磁界を印加する必要がある。しかし、これらのライトワード線ＷＷＬおよびビット線ＢＬからデータ書込対象以外の他のＭＴＪメモリセル（以下、「非選択メモリセル」とも称する）へ作用する漏れ磁界は、非選択メモリセルに対する磁気的なノイズとなる。このようなノイズが大きいと、非選択メモリセルにおいて、誤ったデータ書込が実行されるおそれがある。
【００２２】
特に、選択メモリセルと同一行または同一列に属する非選択メモリセルに対しては、磁化容易軸方向および磁化困難軸方向のいずれか一方については、所定強度の磁界が印加されている。このため、選択行の隣接行、もしくは選択列の隣接列に対応する非選択メモリセルの各々に作用する磁界が、選択行のライトワード線ＷＷＬおよび選択列のビット線ＢＬからの漏れ磁界の影響を受けて、図１８に示したアステロイド特性線の外側領域に達することがないように配慮する必要がある。
【００２３】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、磁気的なノイズによる非選択メモリセルへのデータ誤書込を防止した動作信頼性の高い薄膜磁性体記憶装置を提供することである。
【００２４】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが配置されたメモリアレイと、メモリセル行にそれぞれ対応して設けられる複数の書込選択線と、メモリセル列にそれぞれ対応して設けられる複数のデータ線と、列選択結果に応じて、選択された磁性体メモリセルに対応するデータ線に対して、書込まれる記憶データに応じた方向の電流を選択的に流すための書込制御回路と、行選択結果に応じて、複数の書込選択線への選択的な電流供給を制御するための行選択回路とを備える。行選択回路は、選択行に対応する書込選択線にデータ書込電流を供給するとともに、選択行の隣接行に対応する書込選択線に、データ書込電流によって生じる漏れ磁界を打ち消すための、データ書込電流よりも小さい磁界キャンセル電流を、選択行に対応する書込選択線でのデータ書込電流と反対方向に供給する。各書込選択線において、対応するメモリセル行の選択時におけるデータ書込電流と隣接行の選択時における磁界キャンセル電流とは、同一方向に供給される。
【００２５】
好ましくは、行選択回路は、各書込選択線に対応して設けられ、データ書込電流および磁界キャンセル電流を供給するドライバ回路を含む。ドライバ回路は、行選択結果に応じて、対応する書込選択線の端部の電圧を制御する。
【００２６】
また好ましくは、ドライバ回路は、対応する書込選択線の両端の一方に対応して１行おきに交互配置される。
【００２７】
あるいは好ましくは、行選択回路は、データ書込電流および磁界キャンセル電流を供給するために、各書込選択線の両端のいずれか一方に対応して設けられるドライバ回路を含む。ドライバ回路は、行選択結果に応じて、対応する書込選択線の一端を第１の電圧と接続する。各書込選択線の他端は、行選択結果にかかわらず第２の電圧と接続される。ドライバ回路は１行おきに交互配置される。
【００２８】
また好ましくは、行選択回路は、データ書込電流および磁界キャンセル電流を供給するために、各書込選択線に対応して設けられるドライバ回路を含む。ドライバ回路は、行選択結果に応じて、対応する書込選択線の両端および中間点の一方の電圧を制御する。
【００２９】
さらに好ましくは、ドライバ回路は、各書込選択線の両端および中間点の一方に対応して１行おきに交互配置される。
【００３０】
特にこのような構成においては、ドライバ回路は、行選択結果に応じて、対応する書込選択線の両端および中間点の一方を第１の電圧と接続する。少なくとも選択行および隣接行において、対応する書込選択線の両端および中間点の他方は第２の電圧と接続される。
【００３１】
また好ましくは、行選択回路は、データ書込電流および磁界キャンセル電流を供給するために各書込選択線に対応して設けられるドライバ回路を含む。ドライバ回路は、電流駆動能力の異なる複数のドライバユニットを有する。ドライバ回路は、データ書込電流および磁界キャンセル電流の供給時のそれぞれにおいて、異なるドライバユニットを使用する。
【００３２】
あるいは好ましくは、メモリアレイは、列方向に沿って複数のメモリブロックへ分割され、各メモリセル行において、各書込選択線は、各メモリブロックに対応して分割される。薄膜磁性体記憶装置は、Ｋ個（Ｋ：２以上の整数）のメモリセル行ごとに配置され、対応するＫ個のメモリセル行が選択行を含む場合に選択的に活性化されるメイン書込選択線をさらに備える。行選択回路は、各メモリブロックごとに独立に設定されるＫ個のメモリセルのうちの１つを選択するための選択信号と、メイン書込選択線とに応じて、複数のメモリブロックのうちの選択された１つにおいて、選択行および隣接行にそれぞれ対応する書込選択線にデータ書込電流および磁界キャンセル電流を選択的に供給する。
【００３３】
あるいは好ましくは、行選択回路は、各書込選択線に対応して設けられるドライバ回路を含む。ドライバ回路は、第１の電圧と対応する書込選択線との間に設けられ、対応するメモリセル行が選択された場合に、対応する書込選択線へデータ書込電流を供給するための第１のドライブユニットと、第１の電圧と対応する書込選択線との間に設けられ、対応するメモリセル行に隣接するメモリセル行が選択された場合に、対応する書込選択線へ磁界キャンセル電流を供給するための第２のドライブユニットと、対応するメモリセル行および隣接するメモリセル行の両方が非選択である場合に、対応する書込選択線を第２の電圧と電気的に結合するための第３のドライブユニットとを含む。第３のドライブユニットのオン時における通過電流は、データ書込電流よりも小さい。
【００３４】
さらに好ましくは、第３のドライブユニットの電流駆動能力は、第１のドライブユニットの電流駆動能力よりも小さい。
【００３５】
あるいは好ましくは、１回のデータ書込動作において、行選択回路は、選択行に対応する書込選択線へデータ書込電流が流される第１の期間が隣接行に対応する書込選択線へ磁界キャンセル電流が流される第２の期間に含まれるように、電流供給を制御する。
【００３６】
また好ましくは、選択行のメモリセルに対してデータ書込電流および磁界キャンセル電流によってそれぞれ印加される磁界の和の強度は、隣接行のメモリセルに対してデータ書込電流および磁界キャンセル電流によってそれぞれ印加される磁界の和の強度よりも大きい。
【００３７】
さらに好ましくは、データ書込電流に対する磁界キャンセル電流の比であるβ（β：０＜β＜１の実数）は、複数の書込選択線のうちの１つを流れる電流によって対応するメモリセル行の磁性体メモリセルおよび対応するメモリセル行の隣接行の磁性体メモリセルにそれぞれ作用する磁界強度の比α（α：０＜α＜１の実数）とすれば、（１−２・α・β）＞|α−β|の関係式を満足するように設定される。
【００３８】
この発明の他の構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが配置されたメモリアレイと、メモリセル行にそれぞれ対応して設けられる複数の書込選択線と、メモリセル列にそれぞれ対応して設けられる複数のデータ線と、行選択結果に応じて複数の書込選択線への選択的な電流供給を制御するための行選択回路と、列選択結果および選択された磁性体メモリセルへの書込データに応じて、複数のデータ線への選択的な電流供給を制御するための書込制御回路とを備える。書込制御回路は、選択列に対応するデータ線へ書込データに応じた方向のデータ書込電流を供給するとともに、選択列の隣接列に対応するデータへ、データ書込電流によって生じる漏れ磁界を打ち消すための、データ書込電流よりも小さい磁界キャンセル電流を、選択列に対応するデータ線におけるデータ書込電流と反対方向に供給する。
【００３９】
また好ましくは、書込制御回路は、各データ線の両端にそれぞれ対応して設けられる複数のドライバ回路を含む。各ドライバ回路は、第１の電圧と対応するデータ線との間に設けられ、対応するメモリセル列が選択された場合に、データ書込電流を供給するために、第１の電圧と対応するデータ線とを書込データに応じて接続する第１のドライブユニットと、第１の電圧と対応するデータ線との間に設けられ、対応するメモリセル行に隣接するメモリセル行が選択された場合に、磁界キャンセル電流を供給するために、第１の電圧と対応するデータ線とを書込データに応じて接続する第２のドライブユニットと、第１および第２のドライブユニットの両方が対応するデータ線と第１の電圧とを非結合する場合に、対応するデータ線を第２の電圧とを電気的に結合するための第３のドライブユニットとを含む。
【００４０】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。
なお、図中同一符号は同一または相当部分を示すものとする。
【００４１】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４２】
図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答して、ランダムアクセスを実行し書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。ＭＲＡＭデバイス１におけるデータ読出およびデータ書込動作は、たとえば外部からのクロック信号ＣＬＫに同期したタイミングで実行される。あるいは、外部からクロック信号ＣＬＫを受けることなく、内部で動作タイミングを定めてもよい。
【００４３】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配列された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）それぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬがそれぞれ配置される。また、ＭＴＪメモリセル列（以下、単に「メモリセル列」とも称する）にそれぞれ対応して、ビット線ＢＬが配置される。
【００４４】
ＭＲＡＭデバイス１は、さらに、行選択回路２０，２１と、列選択回路３０と、読出／書込制御回路５０，６０とを備える。
【００４５】
行選択回路２０，２１は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ１０における行選択を実行する。列選択回路３０は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する。行選択回路２０，２１は、データ読出時にはリードワード線ＲＷＬを選択的に活性化する。また、データ書込時には、行選択回路２０，２１は、行選択結果に応じて、ライトワード線ＷＷＬに対する選択的な電流供給を制御する。ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ書込時およびデータ読出時における選択メモリセルが示される。
【００４６】
読出／書込制御回路５０，６０は、データ読出およびデータ書込時において、選択メモリセルに対応するメモリセル列（以下、「選択列」とも称する）のビット線ＢＬに対して、データ書込電流およびデータ読出電流を流すために、メモリアレイ１０に隣接する領域に配置される回路群を総称したものである。
【００４７】
図２は、実施の形態１に従うデータ書込電流の供給を説明する回路図である。
図２においては、メモリアレイ１０に対するデータ書込動作を実行するための回路構成が代表的に示される。
【００４８】
図２を参照して、メモリアレイ１０には、ＭＴＪメモリセルＭＣが、行列状に配置される。各ＭＴＪメモリセルＭＣは、記憶データに応じた方向に磁化される磁性体によって構成されたトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲは、対応するビット線ＢＬと接地電圧Ｖｓｓとの間に直列に接続される。アクセストランジスタＡＴＲには、半導体基板上に形成された電界効果型トランジスタであるＭＯＳトランジスタが代表的に適用される。
【００４９】
図２においては、第（ｊ−１）〜第（ｊ＋１）行（ｊ：自然数）、かつ、第１、第２および第ｍ（ｍ：自然数）列に属するＭＴＪメモリセルと、これらのＭＴＪメモリセルに対応するビット線ＢＬ１，ＢＬ２，ＢＬｍ、リードワード線ＲＷＬｊ−１，ＲＷＬｊ，ＲＷＬｊ＋１、およびライトワード線ＷＷＬｊ−１，ＷＷＬｊ，ＷＷＬｊ＋１とが代表的に示される。
【００５０】
なお、以下においては、ライトワード線、リードワード線およびビット線のそれぞれを総括的に表現する場合には、符号ＷＷＬ、ＲＷＬおよびＢＬをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これらの符号に添え字を付して、ＷＷＬ１，ＲＷＬ１，ＢＬ１のように表記するものとする。また、信号および信号線の高電圧状態（たとえば電源電圧Ｖｃｃ）および低電圧状態（たとえば接地電圧Ｖｓｓ）のそれぞれを、「Ｈレベル」および「Ｌレベル」とも称することとする。
【００５１】
データ書込時には、選択行のライトワード線ＷＷＬに対して、トンネル磁気抵抗素子ＴＭＲの磁化困難軸に沿った方向の磁界を発生させるためのデータ書込電流が流され、選択列のビット線ＢＬに対して、トンネル磁気抵抗素子ＴＭＲの磁化容易軸に沿った方向の磁界を発生させるためのデータ書込電流が流される。すなわち、選択列のビット線ＢＬを流れるデータ書込電流の方向は、書込データＤＩＮのレベルに応じて制御する必要がある。
【００５２】
読出／書込制御回路５０は、ビット線ＢＬ１〜ＢＬｍの一端側にそれぞれ対応して設けられるビット線ドライブ回路ＢＤＶａ１〜ＢＤＶａｍを有する。同様に、読出／書込制御回路６０は、ビット線ＢＬ１〜ＢＬｍの他端側にそれぞれ対応して設けられるビット線ドライブ回路ＢＤＶｂ１〜ＢＤＶｂｍをそれぞれ有する。以下においては、ビット線ドライブ回路ＢＤＶａ１〜ＢＤＶａｍを総称してビット線ドライブ回路ＢＤＶａとも称し、ビット線ドライブ回路ＢＤＶｂ１〜ＢＤＶｂｍを総称してビット線ドライブ回路ＢＤＶｂとも称する。
【００５３】
さらに、メモリセル列にそれぞれ対応して、コラム選択線ＣＳＬ１〜ＣＳＬｍがそれぞれ設けられる。コラム選択線ＣＳＬ１〜ＣＳＬｍを総称してコラム選択線ＣＳＬとも称する。コラム選択線ＣＳＬは、選択列においてＨレベルへ活性化され、非選択列においてＬレベルへ非活性化される。
【００５４】
各ビット線ドライブ回路ＢＤＶａは、対応するコラム選択線ＣＳＬおよび書込データＤＩＮに応じて、対応するビット線ＢＬの一端側の電圧を制御する。これに対して、各ビット線ドライブ回路ＢＤＶｂは、対応するコラム選択線ＣＳＬと書込データの反転データ／ＤＩＮに応じて、対応するビット線ＢＬの他端側の電圧を制御する。選択列においては、ビット線ドライブ回路ＢＤＶａおよびＢＤＶｂは、対応するビット線ＢＬの一端側および他端側を、書込データＤＩＮのレベルに応じてＨレベルおよびＬレベルの一方ずつに設定する。たとえば、書込データＤＩＮがＨレベル（“１”）であるときには、ビット線ドライブ回路ＢＤＶａが選択列のビット線の一端側を電源電圧Ｖｃｃと結合し、ビット線ドライブ回路ＢＤＶｂが選択列のビット線の他端側を接地電圧Ｖｓｓと接続する。これにより、選択列のビット線上を、読出／書込制御回路５０から６０へ向かう方向にデータ書込電流が流れる。
【００５５】
これに対して、書込データＤＩＮがＬレベル（“０”）であるときには、ビット線ドライブ回路ＢＤＶａおよびＢＤＶｂは、選択列のビット線の一端側および他端側を接地電圧Ｖｓｓおよび電源電圧Ｖｃｃとそれぞれ結合する。これにより、選択列のビット線上を、書込データＤＩＮがＨレベル（“１”）であるときとは反対方向のデータ書込電流が流れる。一方、非選択列においては、ビット線ドライブ回路ＢＤＶａおよびＢＤＶｂは、対応するビット線ＢＬの一端側および他端側の各々を接地電圧Ｖｓｓと接続する。この結果、非選択列のビット線上には、データ書込電流は流れない。
【００５６】
次に、データ書込時におけるライトワード線ＷＷＬへの電流供給について説明する。以下においては、第ｊ行は偶数行であるものとする。
【００５７】
行選択回路２０は、行デコーダ２２と、偶数行のライトワード線ＷＷＬに対応して設けられたライトドライブ回路とを含む。図２においては、第ｊ行のライトワード線ＷＷＬｊに対応するライトドライブ回路ＷＷＤｊが代表的に示される。行選択回路２１は、行デコーダ２３と、奇数行のライトワード線ＷＷＬに対応して設けられたライトドライブ回路とを含む。図２においては、第（ｊ−１）行および第（ｊ＋１）行のライトワード線ＷＷＬｊ−１およびＷＷＬｊ＋１に対応するライトドライブ回路ＷＷＤｊ−１およびＷＷＤｊ＋１が代表的に示される。以下においては、ライトワード線ＷＷＬにそれぞれ対して設けられるライトドライブ回路を総称する場合には、単にライトドライブ回路ＷＷＤと表記することとする。
【００５８】
各ライトドライブ回路ＷＷＤの構成は、同様であるので、図２においては、第ｊ行のライトドライブ回路ＷＷＤｊの回路構成について代表的に説明する。
【００５９】
ライトドライブ回路ＷＷＤｊは、対応するメモリセル行および隣接行の行選択結果を示す、ロウデコード信号ＲＤｊ−１，ＲＤｊ，ＲＤｊ＋１を行デコーダ２２から受ける。ロウデコード信号ＲＤｊ−１は、第（ｊ−１）行が選択された場合にＨレベルへ活性化され、ロウデコード信号ＲＤｊは、第ｊ行が選択された場合にＨレベルへ活性化され、ロウデコード信号ＲＤｊ＋１は、第（ｊ＋１）行が選択された場合にＨレベルへ活性化される。
【００６０】
ライトドライブ回路ＷＷＤｊは、電源電圧Ｖｃｃおよびライトワード線ＷＷＬｊの一端側（ライトドライブ回路ＷＷＤｊ側）の間に並列に接続されたＰチャネルＭＯＳトランジスタ１０１および１０２と、ライトワード線ＷＷＬｊの一端側および接地電圧Ｖｓｓの間に接続されたＮチャネルＭＯＳトランジスタ１０３とを含む。トランジスタ１０１のゲートはノードＮ１と接続され、トランジスタ１０２のゲートはノードＮ２に接続され、トランジスタ１０３のゲートはノードＮ３と接続される。
【００６１】
ライトドライブ回路ＷＷＤｊは、さらに、ロウデコード信号ＲＤｊを反転してノードＮ１へ伝達するインバータ１０５と、ロウデコード信号ＲＤｊ−１およびＲＤｊ＋１のＮＯＲ演算結果をノードＮ２に出力する論理ゲート１０４と、ロウデコード信号ＲＤｊ−１、ＲＤｊ＋１およびＲＤｊのＮＯＲ演算結果をノードＮ３に出力する論理ゲート１０６とを含む。
【００６２】
第ｊ行が選択行である場合には、ノードＮ１がＬレベルに設定され、ノードＮ２およびＮ３がＨレベルに設定される。この結果、ライトワード線ＷＷＬｊの一端側はトランジスタ１０１によって電源電圧Ｖｃｃと接続される。
【００６３】
また、隣接する第（ｊ−１）行または第（ｊ＋１）行が選択された場合には、ノードＮ１はＨレベルに設定され、ノードＮ２およびＮ３はＬレベルに設定される。この結果、ライトワード線ＷＷＬｊの一端側はトランジスタ１０２によって電源電圧Ｖｃｃと接続される。
【００６４】
なお、第ｊ行ならびに、隣接する第（ｊ−１）行および第（ｊ＋１）行のいずれも選択されない場合には、ノードＮ１〜Ｎ３の各々はＨレベルに設定される。この結果、ライトワード線ＷＷＬｊの一端側はトランジスタ１０３によって接地電圧Ｖｓｓと接続される。
【００６５】
ライトワード線ＷＷＬｊの他端側（ライトドライブ回路ＷＷＤｊと反対側）は、行選択結果にかかわらず接地電圧Ｖｓｓと接続される。したがって、ライトドライブ回路ＷＷＤｊは、対応する第ｊ行が選択された場合には、対応するライトワード線ＷＷＬｊにトランジスタ１０１の電流駆動能力に応じたデータ書込電流Ｉｗｗを流す。
【００６６】
隣接行である第（ｊ−１）行または第（ｊ＋１）行が選択された場合には、ライトドライブ回路ＷＷＤｊは、対応するライトワード線ＷＷＬｊに対してトランジスタ１０２の電流駆動能力に応じた電流ΔＩｗｗを供給する。すなわち、各ライトワード線ＷＷＬにおいて、対応するメモリセル行が選択された場合に流れるデータ書込電流Ｉｗｗと、隣接行が選択された場合に流れる電流ΔＩｗｗとは同一方向である。すなわち、各ライトドライブ回路ＷＷＤによる電流供給は、一定方向に限られるているので、その回路構成が複雑化することはない。
【００６７】
なお、トランジスタ１０１の電流駆動能力は、トランジスタ１０２の電流駆動能力より大きく設計される。すなわち、データ書込電流Ｉｗｗは、ΔＩｗｗよりも大きい。たとえば、トランジスタの電流駆動能力は、そのトランジスタサイズ（ゲート幅／ゲート長の比）の設計によって調整することができる。
【００６８】
一方、対応する第ｊ行ならびに、隣接行である第（ｊ−１）行および第（ｊ＋１）行のいずれも選択されない場合には、ライトワード線ＷＷＬｊに電流は流れない。
【００６９】
同様の構成のライトドライブ回路ＷＷＤが、各ライトワード線ＷＷＬの両端部の一方に対応して１行ごとに交互配置される。各ライトワード線ＷＷＬの両端部のうち、ライトドライブ回路ＷＷＤが配置されない他方は、行選択結果にかかわらず接地電圧Ｖｓｓと接続される。たとえば、ライトワード線ＷＷＬｊ−１およびＷＷＬｊ＋１を始めとする奇数行に対応するライトワード線は、行選択回路２０側の領域において、接地電圧Ｖｓｓと直接接続される。また、ライトワード線ＷＷＬｊを始めとする偶数行に対応するライトワード線は、行選択回路２１側の領域において、接地電圧Ｖｓｓと直接接続される。
【００７０】
このように、選択行のライトワード線に流れるデータ書込電流Ｉｗｗと逆方向に電流ΔＩｗｗ（以下、電流方向を考慮して、“−ΔＩｗｗ”とも表記する）が、隣接行のライトワード線を流れる。たとえば、第ｊ行が選択された場合には、選択行のライトワード線ＷＷＬｊに行選択回路２０から２１へ向かう方向にデータ書込電流Ｉｗｗが流される一方で、隣接行のライトワード線ＷＷＬｊ−１およびＷＷＬｊ＋１の各々に対して、行選択回路２１から２０へ向かう方向に、すなわちライトワード線ＷＷＬｊのデータ書込電流Ｉｗｗとは反対方向に電流−ΔＩｗｗが流される。
【００７１】
これにより、選択行のデータ書込電流Ｉｗｗによって隣接行のＭＴＪメモリセルへ作用する漏れ磁界を、隣接行の電流ΔＩｗｗによって生じる磁界によって打ち消すことができる。この結果、隣接行のＭＴＪメモリセルに対するデータ誤書込の発生を防止して、ＭＲＡＭデバイスの動作信頼性を向上させることができる。したがて、以下においては、隣接行に流される電流ΔＩｗｗを、「磁界キャンセル電流」とも称する。
【００７２】
ライトドライブ回路ＷＷＤを１行ごとに交互配置することによって、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの２種類の電圧によって、このような磁界キャンセル電流ΔＩｗｗの供給が実現される。言換えれば、ライトドライブ回路ＷＷＤをいずれか一方側に集中配置すれば、負電圧を各ライトドライブ回路ＷＷＤへさらに供給する必要がある。また、交互配置によって、ライトドライブ回路ＷＷＤの配置レイアウト緩和によるＭＲＡＭデバイスの小型化にも寄与できる。
【００７３】
なお、図１８で説明したように、選択メモリセルのトンネル磁気抵抗素子ＴＭＲの磁化方向は、磁化容易軸に沿った磁界、すなわちビット線ＢＬを流れるデータ書込電流の方向によって設定される。すなわち、ライトワード線ＷＷＬを流れるデータ書込電流の方向は、トンネル磁気抵抗素子ＴＭＲの磁化方向には直接影響しない。したがって、奇数行と偶数行とで、ライトワード線ＷＷＬを流れるデータ書込電流の向きが反対方向に設定されるがデータ書込動作の妨げとなることはない。
【００７４】
なお、図２においては詳細な図示を省略しているが、メモリアレイ１０に対するデータ読出動作についても簡単に説明する。データ読出時においては、選択行に対応するリードワード線ＲＷＬがＨレベルに活性化され、選択行のＭＴＪメモリセルＭＣの各々において、アクセストランジスタＡＴＲがオンする。これにより、ビット線ＢＬ１〜ＢＬｍの各々は、トンネル磁気抵抗素子ＴＭＲを介して接地電圧Ｖｓｓと結合される。なお、図示しないリードワード線ＲＷＬのドライブ回路についても、１行ごとに交互配置することができる。さらに、選択列のビット線を所定電圧と結合することにより、トンネル磁気抵抗素子ＴＭＲの両端に電圧差を生じさせれば、選択メモリセルの記憶データに応じた電流を、選択列のビット線に生じさせることができる。この結果、選択列のビット線の通過電流を検知することによって、選択メモリセルからのデータ読出を実行することができる。
【００７５】
［実施の形態１の変形例１］
図３は、実施の形態１の変形例１に従うデータ書込電流の供給を説明する回路図である。
【００７６】
図３を参照して、実施の形態１の変形例１に従う構成においては、図２に示した実施の形態１に従う構成と比較して、行選択回路２０および２１の各々に対応して、電流供給回路１１０および１１１と、電流供給線１１２および１１３が設けられる点が異なる。電流供給回路１１０は、選択行のライトワード線ＷＷＬに供給されるデータ書込電流Ｉｗｗを生成し、電流供給回路１１１は、隣接行のライトワード線ＷＷＬに流される磁界キャンセル電流ΔＩｗｗを生成する。
【００７７】
データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗは、電流供給線１１２および１１３によってそれぞれ供給される。すなわち、各ライトドライブ回路ＷＷＤは、電流供給線１１２および１１３を介して、電源電圧Ｖｃｃの供給を受ける。
【００７８】
図４は、電流供給回路１１０および１１１の構成を示す回路図である。
図４を参照して、電流供給回路１１０は、電源電圧Ｖｃｃと電流供給線１１２との間に接続されるＰチャネルＭＯＳトランジスタ１１５ａと、ノードＮ０と電源電圧Ｖｃｃとの間に接続されるＰチャネルＭＯＳトランジスタ１１５ｂと、ノードＮ０および接地電圧Ｖｓｓとの間に接続されるＮチャネルＭＯＳトランジスタ１１６とを有する。トランジスタ１１５ａおよび１１５ｂの各ゲートはノードＮ０と結合され、トランジスタ１１６のゲートには制御電圧Ｖｒｐが入力される。このような構成とすることにより、電流供給回路１１０は、トランジスタ１１５ａおよび１１５ｂによって構成されるカレントミラーによって、制御電圧Ｖｒｐに応じた一定電流を電流供給線１１２に供給する。
【００７９】
電流供給回路１１１は、電流供給回路１１０と同様の構成を有し、電流供給線１１３に対して、制御電圧Ｖｒｐ′に応じた一定電流を供給する。制御電圧ＶｒｐおよびＶｒｐ′は、図２に示したデータ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗにそれぞれ対応して設定される。
【００８０】
再び図３を参照して、ライトドライブ回路ＷＷＤの構成を説明する。図３においても、ライトドライブ回路ＷＷＤｊの構成が代表的に示される。実施の形態１の変形例１に従う構成では、トランジスタ１０１は、電流供給線１１２とライトワード線ＷＷＬｊの一端側との間に電気的に結合され、トランジスタ１０２は、電流供給線１１３とライトワード線ＷＷＬｊの一端側との間に電気的に結合される。このような構成とすることにより、トランジスタ１０１および１０２を同一のトランジスタサイズ、すなわち同一の電流駆動能力を有するトランジスタとして設計できる。ライトドライブ回路ＷＷＤｊのその他の部分の構成については、図２に示したのと同様である。また、図３に示したその他の部分の構成および動作についても、実施の形態１と同様であるので詳細な説明は繰返さない。
【００８１】
このような構成とすることにより、実施の形態１に従う構成と同様に、選択行のライトワード線に所定のデータ書込電流を供給するとともに、隣接行のライトワード線の各々に、当該データ書込電流によって生じる漏れ磁界を打消すための電流を供給することができる。
【００８２】
［実施の形態１の変形例２］
実施の形態１の変形例２に従う構成においては、階層的なデコードによって、ライトワード線ＷＷＬへの電流供給が制御される構成について説明する。
【００８３】
図５は、実施の形態１の変形例２に従うライトワード線へのデータ書込電流の供給を説明する回路図である。
【００８４】
図５を参照して、実施の形態１の変形例２に従う構成においては、メモリアレイ１０に配置された複数のＭＴＪメモリセルＭＣは、列方向に沿って複数のメモリブロックＭＢに分割される。図５には、先頭のメモリブロックＭＢ１が代表的に示される。ライトワード線ＷＷＬは、各メモリセル行において、メモリブロックＭＢごとに分割して配置される。さらに、Ｋ個（Ｋ：自然数）のメモリセル行ごとに各メモリブロックＭＢに対して共通に設けられるメインワード線ＭＷＬが配置される。
【００８５】
図５においてはＫ＝４の場合を示している。すなわち、各メモリブロックＭＢにおいて、１本のメインワード線ＭＷＬに対して、４本のライトワード線ＷＷＬが対応付けられる。図５には、先頭のメモリブロックＭＢ１において、第ｊ番目（ｊ：自然数）のメインワード線ＭＷＬｊに対応する構成が代表的に示される。すなわち、メモリブロックＭＢ１において、メインワード線ＭＷＬｊに対応して、ライトワード線ＷＷＬｊ０，ＷＷＬｊ１，ＷＷＬｊ２，ＷＷＬｊ３の４本のライトワード線ＷＷＬが配置される。リードワード線ＲＷＬも、ライトワード線ＷＷＬと同様に配置される。すなわち、メモリブロックＭＢ１において、メインワード線ＭＷＬｊに対応して、４本のリードワード線ＲＷＬｊ０〜ＲＷＬｊ３が配置されている。
【００８６】
さらに、各メモリブロックＭＢの両端において、サブデコード信号ＳＤ０〜ＳＤ３が伝達される。サブデコード信号ＳＤ０〜ＳＤ３は、各メモリブロックＭＢごとに独立に設定されて、選択メモリセルを含むメモリブロック（以下、「選択メモリブロック」とも称する）において、１本のメインワード線ＭＷＬと対応する４本のライトワード線ＷＷＬおよびリードワード線ＲＷＬのうちの１本を選択するために選択的に活性化される。たとえば、ライトワード線ＷＷＬｊ０を選択する場合には、サブデコード信号ＳＤ０がＨレベルに活性化され、残りのサブデコード信号ＳＤ１〜ＳＤ３はＬレベルに設定される。一方、非選択のメモリブロックＭＢにおいては、サブデコード信号ＳＤ０〜ＳＤ３の各々はＬレベルに設定される。
【００８７】
ライトドライブ回路ＷＷＤは、実施の形態１と同様にライトワード線ＷＷＬごとに設けられる。したがって、各メモリブロックＭＢにおいて、ライトドライブ回路ＷＷＤは、ライトワード線ＷＷＬの両端部の一方に対応して、１行おきに交互配置される。たとえば、図５に示されるように、ライトワード線ＷＷＬｊ０およびＷＷＬｊ１にそれぞれ対応するライトドライブ回路ＷＷＤｊ０およびＷＷＤｊ１と、ライトワード線ＷＷＬｊ２およびＷＷＬｊ３にそれぞれ対応するライトドライブ回路ＷＷＤｊ２およびＷＷＤｊ３とは、互いに反対方向に配置されている。
【００８８】
各ライトドライブ回路ＷＷＤは、実施の形態１と同様に動作し、対応するライトワード線が選択された場合には、データ書込電流Ｉｗｗを対応するライトワード線へ供給し、隣接行が選択された場合には、磁界キャンセル電流ΔＩｗｗを対応するライトワード線へ供給する。図５においては、一例としてライトワード線ＷＷＬｊ０およびＷＷＬｊ１に対応して設けられるライトドライブ回路の構成が示される。
【００８９】
ライトワード線ＷＷＬｊ０に対応して設けられるライトドライブ回路ＷＷＤｊ０においては、データ書込電流Ｉｗｗを供給するためのトランジスタ１０１は、対応するサブデコード信号ＳＤ０を伝達する信号線とライトワード線ＷＷＬｊ０との間に設けられ、磁界キャンセル電流ΔＩｗｗを供給するためのトランジスタ１０２は、電源電圧Ｖｃｃおよびライトワード線ＷＷＬｊ０の間に設けられる。トランジスタ１０３は、実施の形態１に従う構成と同様に、接地電圧Ｖｓｓおよびライトワード線ＷＷＬｊ０の間に設けられる。
【００９０】
ノードＮ１およびＮ３へは、対応するメインワード線ＭＷＬｊの反転レベルを示す／ＭＷＬｊが入力される。したがって、対応するメインワード線ＭＷＬｊがＨレベルに活性化されると、トランジスタ１０１がオンし、トランジスタ１０３がオフする。したがって、ライトワード線ＷＷＬｊへは、メインワード線ＭＷＬｊがＨレベルに活性化され、さらにサブデコード信号ＳＤ０がＨレベルに活性化されたときに、データ書込電流Ｉｗｗが供給される。
【００９１】
ライトドライブ回路ＷＷＤｊ０は、サブデコード信号ＳＤ２およびＳＤ３のＯＲ論理演算結果を出力する論理ゲート１２１と、論理ゲート１２１の出力とメインワード線ＭＷＬｊの電圧レベルとのＮＡＮＤ論理演算結果をノードＮ２へ出力する論理ゲート１２２とをさらに有する。したがって、トランジスタ１０２は、対応するライトワード線ＷＷＬｊ０に隣接するライトワード線ＷＷＬｊ２およびＷＷＬｊ３のいずれかが選択された場合にオンする。この結果、選択行におけるデータ書込電流Ｉｗｗによって生じる漏れ磁界を打消すための磁界キャンセル電流ΔＩｗｗが、ライトワード線ＷＷＬｊ２またはＷＷＬｊ３を流れるデータ書込電流Ｉｗｗとは反対方向に、ライトワード線ＷＷＬｊ０を流れる。
【００９２】
これに対して、対応するメインワード線ＭＷＬｊがＬレベルに非活性化されている場合には、ライトワード線ＷＷＬｊ０は接地電圧Ｖｓｓに固定される。したがって、ライトワード線ＷＷＬｊ０の両端が接地電圧Ｖｓｓに固定されるのて電流は流れない。
【００９３】
ライトワード線ＷＷＬｊ１に対応して設けられるライトドライブ回路ＷＷＤｊ１は、隣接行の１つが他のメインワード線ＭＷＬｊ＋１（図示せず）に対応付けられるため、デコード構成が少し異なる。
【００９４】
ライトドライブ回路ＷＷＤｊ１においては、トランジスタ１０１は、対応するサブデコード信号ＳＤ１を伝達する信号線とライトワード線ＷＷＬｊ１との間に設けられ、トランジスタ１０２および１０３は、ライトドライブ回路ＷＷＤｊ０と同様に、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓとライトワード線ＷＷＬｊ１との間にそれぞれ設けられる。ノードＮ１およびＮ３へは、ライトドライブ回路ＷＷＤｊ０と同様に、メインワード線ＭＷＬｊの反転レベル／ＭＷＬｊが伝達される。
【００９５】
ライトドライブ回路ＷＷＤｊ１は、さらに、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ３の電圧レベルのＡＮＤ論理演算結果を出力する論理ゲート１２３と、メインワード線ＭＷＬｊ＋１の電圧レベルとサブデコード信号ＳＤ２の電圧レベルとのＡＮＤ論理演算結果を出力する論理ゲート１２４と、論理ゲート１２３および１２４のそれぞれの出力間のＮＯＲ演算結果をノードＮ２へ出力する論理ゲート１２５とを有する。
【００９６】
このような構成とすることにより、ライトワード線ＷＷＬｊ３もしくはメインワード線ＭＷＬｊ＋１に対応する先頭のライトワード線（図示せず）のいずれかが選択された場合に、トランジスタ１０２はターンオンして、ライトワード線ＷＷＬｊ１に対して磁界キャンセル電流ΔＩｗｗを供給する。
【００９７】
ライトドライブ回路ＷＷＤｊ２およびＷＷＤｊ３に対しても、ライトドライブ回路ＷＷＤｊ１およびＷＷＤｊ０と同様にサブデコード信号ＳＤ０〜ＳＤ３が伝達される。ライトドライブ回路ＷＷＤｊ３は、対応するライトワード線と、隣接行のライトワード線の両方とが同一のメインワード線ＭＷＬｊに対応するので、ライトドライブ回路ＷＷＤｊ０と同様の構成において、サブデコード信号が適宜入換えられる。これに対して、ライトドライブ回路ＷＷＤｊ２は、隣接するライトワード線の一方が、異なるメインワード線ＭＷＬｊ−１に対応付けられるので、ライトドライブ回路ＷＷＤｊ１と同様の構成を適用して、サブデコード信号を適宜入換える必要がある。
【００９８】
このような構成とすることによって、階層的なデコードに基づいてライトワード線ＷＷＬへの電流供給を制御する場合においても、隣接行の非選択メモリセルに対するデータ誤書込の発生を防止することができる。また、階層的なデコード構成とすることにより、メモリアレイが大規模化した場合にも、チップ面積の増大を避けることができる。すなわち、メモリセル行数が増大した場合にも、図２に示した行デコーダ２２，２３の回路面積が増大して、ＭＲＡＭデバイスが著しく大型化することを防止できる。
【００９９】
［実施の形態１の変形例３］
実施の形態１およびその変形例１，２においては、ライトワード線ＷＷＬの端部に対応してライトドライブ回路を配置する構成を説明した。実施の形態１の変形例３においては、これに加えて、ライトワード線ＷＷＬの中間点に対してもライトドライブ回路を配置する構成について説明する。
【０１００】
図６から図９は、実施の形態１の変形例３に従うライトワード線へのデータ書込電流供給の例を説明する回路図である。
【０１０１】
図６を参照して、実施の形態１の変形例３に従う構成においては、メモリアレイ１０は、中間ノードＮｍを境界としてメモリブロックＭＢａとＭＢｂとに分割される。さらに、各ライトワード線ＷＷＬの、一端、中間点および他端にそれぞれ対応して、電源配線２０１、２０２および２０３がそれぞれ設けられる。電源配線２０１、２０２および２０３の各々は、電源電圧Ｖｃｃを伝達する。ライトドライブ回路ＷＤＣは、１行おきに、ライトワード線ＷＷＬの両端部または中間点に対応して設けられる。
【０１０２】
なお、図６から図９においては、ビット線およびビット線ドライブ回路の図示を省略しているが、図２に示した構成と同様に、メモリセル列にそれぞれ対応して、ビット線ＢＬおよびビット線ドライブ回路ＢＤＶａ，ＢＤＶｂが配置されている。
【０１０３】
奇数行のライトワード線ＷＷＬに対しては、両端部にそれぞれ対応してライトドライブ回路ＷＤＣａおよびＷＤＣｂが配置され、さらに、ライトワード線ＷＷＬの中間点は接地電圧Ｖｓｓと接続される。
【０１０４】
ライトドライブ回路ＷＤＣａへは、メモリブロックの選択情報を反映した行選択信号／ＲＤＡｉが入力される。ここで、添字ｉは、何番目のメモリセル行であるかを示す自然数である。行選択信号／ＲＤＡｉは、メモリブロックＭＢａが選択され、かつ第ｉ行が選択されて場合にＬレベルへ活性化され、それ以外の場合には非活性化される。同様に、ライトドライブ回路ＷＤＣｂへは、メモリブロックＭＢｂが選択された場合に、行選択結果に応じて選択的にＬレベルへ活性化される行選択信号／ＲＤＢｉが入力される。
【０１０５】
代表的に、奇数行のライトワード線ＷＷＬｊ−１に対応する構成を説明すると、メモリブロックＭＢａにおいて第（ｊ−１）行に配置されるライトドライブ回路ＷＤＣａは、ライトワード線ＷＷＬｊ−１の一端側（メモリブロックＭＢａ側）に相当するノードＮａ（ｊ−１）と電源配線２０１との間に並列に接続されたＰチャネルＭＯＳトランジスタ２１０および２１２を有する。トランジスタ２１０は、行選択信号／ＲＤＡｊ−１の活性化（Ｌレベル）に応答してオンする。トランジスタ２１２は、隣接行に対応する行選択信号／ＲＤＡｊおよび／ＲＤＡｊ−２のいずれかがＬレベルに活性化されるとオンする。
【０１０６】
メモリブロックＭＢｂにおいて第（ｊ−１）行に配置されるライトドライブ回路ＷＤＣｂは、ライトワード線ＷＷＬｊ−１の他端側（メモリブロックＭＢｂ側）に相当するノードＮｂ（ｊ−１）と電源配線２０３との間に並列に接続されたＰチャネルＭＯＳトランジスタ２１４および２１６を有する。トランジスタ２１４は、行選択信号／ＲＤＢｊ−１の活性化（Ｌレベル）に応答してオンする。トランジスタ２１６は、隣接行に対応する行選択信号／ＲＤＢｊおよび／ＲＤＢｊ−２のいずれかがＬレベルに活性化されるとオンする。
【０１０７】
偶数行のライトワード線ＷＷＬに対しては、中間点に対応してライトドライブ回路ＷＤＣｍが配置され、さらに、ライトワード線ＷＷＬの両端は選択スイッチを介して接地電圧Ｖｓｓと接続される。
【０１０８】
ライトドライブ回路ＷＤＣｍへは、メモリブロックの選択情報を反映しない、図２に示したのと同様のロウデコード信号（／ＲＤｊ等）が入力される。それぞれのロウデコード信号は、メモリブロックの選択情報にかかわらず行選択結果に応じて選択的にＬレベルへ活性化される。
【０１０９】
代表的に、偶数行のライトワード線ＷＷＬｊに対応する構成を説明すると、第ｊ行に配置されるライトドライブ回路ＷＤＣｍは、中間点に相当するノードＮｍ（ｊ）および電源配線２０２の間に並列に接続されるＰチャネルＭＯＳトランジスタ２１８および２２０を有する。トランジスタ２１８は、ロウデコード信号／ＲＤｊの活性化（Ｌレベル）に応答してオンし、トランジスタ２２０は、隣接行に対応するロウデコード信号／ＲＤｊ−１または／ＲＤｊ＋１がＬレベルに活性化されるとオンする。
【０１１０】
ライトワード線ＷＷＬｊの一端側に相当するノードＮａ（ｊ）は、選択スイッチとして設けられるＮチャネルＭＯＳトランジスタ２３２を介して、接地電圧Ｖｓｓと接続される。トランジスタ２３２は、メモリブロックＭＢａが選択され、かつ、対応する第ｊ行、隣接行である第（ｊ−１）行および第（ｊ＋１）行のいずれかが選択されるとオンする。同様に、ライトワード線ＷＷＬｊの他端側に相当するノードＮｂ（ｊ）は、選択スイッチとして設けられるＮチャネルＭＯＳトランジスタ２３４を介して、接地電圧Ｖｓｓと接続される。トランジスタ２３４は、メモリブロックＭＢｂが選択され、かつ、対応する第ｊ行、隣接行である第（ｊ−１）行および第（ｊ＋１）行のいずれかが選択されるとオンする。
【０１１１】
トランジスタ２１０，２１４，２１８の電流駆動能力（トランジスタサイズ）は、選択行のデータ書込電流Ｉｗｗに対応して設計され、トランジスタ２１２，２１６，２２０の電流駆動能力（トランジスタサイズ）は隣接行の磁界キャンセル電流ΔＩｗｗに対応して設計される。
【０１１２】
その他のライトワード線ＷＷＬに対しても、ライトワード線ＷＷＬｊ−１（奇数行）またはライトワード線ＷＷＬｊ（偶数行）のいずれかと同様の構成が設けられる。
【０１１３】
一例として、選択メモリセルがメモリブロックＭＢａの第ｊ行に属する場合には、ロウデコード信号／ＲＤｊおよび行選択信号／ＲＤＡｊがＬレベルに活性化され、その他のロウデコード信号および行選択信号はＨレベルに非活性化される。したがって、選択行である第ｊ行においては、トランジスタ２１８および２３２がオンし、その他のトランジスタ２２０および２３４はオフする。この結果、選択行のライトワード線ＷＷＬｊには、メモリブロックＭＢａに対する領域にのみ、トランジスタ２１８の電流駆動能力に応じたデータ書込電流Ｉｗｗが流される。
【０１１４】
一方、隣接行の第（ｊ−１）行においては、トランジスタ２１２がオンし、トランジスタ２１０、２１４、２１６はオフする。この結果、隣接行のライトワード線ＷＷＬｊ−１には、メモリブロックＭＢａに対応する部分にのみ、磁界キャンセル電流ΔＩｗｗが、選択行（ライトワード線ＷＷＬｊ）におけるデータ書込電流Ｉｗｗと反対方向に流される。同様に、もう１つの隣接行である第（ｊ＋１）行においては、トランジスタ２４２がオンし、トランジスタ２４０，２４４，２４６がオフする。この結果、ライトワード線ＷＷＬｊ＋１においても、ライトワード線ＷＷＬｊを流れるデータ書込電流Ｉｗｗから生じる漏れ磁界を打ち消すための磁界キャンセル電流ΔＩｗｗが、メモリブロックＭＢａに対応する部分にのみ流される。
【０１１５】
また、もう１つの例として、選択メモリセルがメモリブロックＭＢｂの第（ｊ−１）行に属する場合について説明する。この場合には、ロウデコード信号／ＲＤｊ−１および行選択信号／ＲＤＢｊ−１がＬレベルに活性化され、残りのロウデコード信号および行選択信号はＨレベルに非活性化される。したがって、選択行である第（ｊ−１）行においては、トランジスタ２１４のみがオンし、他のトランジスタ２１０，２１２，２１６はオフされる。これにより、選択行のライトワード線ＷＷＬｊ−１には、メモリブロックＭＢｂに対応する部分にのみ、トランジスタ２１４の電流駆動能力に応じたデータ書込電流Ｉｗｗが流される。
【０１１６】
隣接行である第ｊ行においては、トランジスタ２２０および２３４がオンし、トランジスタ２１８および２３２がオフする。隣接行のライトワード線ＷＷＬｊには、メモリブロックＭＢｂに対応する部分にのみ、磁界キャンセル電流ΔＩｗｗが、選択行（ライトワード線ＷＷＬｊ−１）におけるデータ書込電流Ｉｗｗと反対方向に流される。同様に、図示しない第（ｊ−２）行のライトワード線ＷＷＬｊ−２においても、メモリブロックＭＢｂに対応する部分にのみ、磁界キャンセル電流ΔＩｗｗが流される。
【０１１７】
一方、選択行でも隣接行でもない第（ｊ＋１）行においては、トランジスタ２４０，２４２，２４４，２４６の各々はオフされるので、ライトワード線ＷＷＬｊ−１は接地電圧Ｖｓｓと結合されて電流は流れない。
【０１１８】
このように、実施の形態１の変形例３に従う構成においては、ライトワード線ＷＷＬの中間点にも対応してライトドライブ回路を配置するため、選択行および隣接行に対応するライトワードにおいて、選択メモリセルに対応する一部分にのみ、データ書込電流Ｉｗｗまたは磁界キャンセル電流ΔＩｗｗを流すことが可能である。したがって、選択行に属する非選択メモリセルのうち、選択メモリセルと異なるメモリブロックに属するメモリセル群に対するデータ誤書込の発生をさらに強力に防止することができる。また、ライトワード線ＷＷＬにおけるデータ書込電流Ｉｗｗの経路を短く、すなわち低抵抗化できるので、データ書込動作の高速化および消費電力の削減を図ることもできる。
【０１１９】
さらに、選択行のライトワード線ＷＷＬの一部分を流れるデータ書込電流によって隣接行に影響する磁界ノイズに対しても、逆方向の磁界キャンセル電流ΔＩｗｗを流すことによって実施の形態１およびその変形例１，２と同様に、データ誤書込の発生を抑制することができる。
【０１２０】
あるいは、図７に示されるように、偶数行のライトワード線ＷＷＬｊにおいて、ライトドライブ回路ＷＤＣｍの配置を省略して、中間点に相当するノードＮｍ（ｊ）を電源配線２０２と直接接続する構成としてもよい。この場合には、トランジスタ２３２および２３４とそれぞれ並列に接続される、トランジスタ２３３および２３５がさらに配置される。ここで、トランジスタ２３２，２３４の電流駆動能力（トランジスタサイズ）は、選択行のデータ書込電流Ｉｗｗに対応して設計され、トランジスタ２３３，２３５の電流駆動能力（トランジスタサイズ）は隣接行の磁界キャンセル電流ΔＩｗｗに対応して設計される。さらに、トランジスタ２３２および２３４のオン・オフを、当該行の行選択信号ＲＤＡｊおよびＲＤＢｊにそれぞれ応答して制御し、トランジスタ２３３のオン・オフを、隣接行の行選択信号ＲＤＡｊ−１とＲＤＡｊ＋１とのＯＲ論理演算結果に応答して制御し、トランジスタ２３５のオン・オフを、隣接行の行選択信号ＲＤＢｊ−１とＲＤＢｊ＋１とのＯＲ論理演算結果に応答して制御することにより、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗを図６に示した構成と同様に供給できる。
【０１２１】
また、図８に示されるように、図７の構成において、偶数行のライトワード線（たとえばＷＷＬｊ）の両端にそれぞれ配置されたトランジスタ２３２、２３３、２３４および２３５について、トランジスタ２３２および２３４のオン・オフをロウデコード信号ＲＤｊに応じて共通に制御し、トランジスタ２３５および２３７のオン・オフをロウデコード信号ＲＤｊ−１およびＲＤｊ＋１に応じて共通に制御する構成とすることも可能である。この場合には、メモリブロックＭＢａ，ＭＢｂの選択結果にかかわらず、各ワード線ＷＷＬの全長部分にデータ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗが流されるが、ライトドライブ回路ＷＤＣａ，ＷＤＣｂを構成するトランジスタ群を分割配置できるので、各ライトワード線ＷＷＬの一端側のみにライトドライブ回路ＷＷＤを配置する図５に示した構成と比較して、各ライトドライブ回路ＷＤＣａ，ＷＤＣｂを小型化できる。
【０１２２】
同様に、図９に示されるように、図６の構成において、奇数行のライトワード線（たとえばＷＷＬｊ）の両端にそれぞれ配置されたライトドライブ回路ＷＤＣａおよびＷＤＣｂの各々を共通にオン・オフさせる構成することも可能である。
【０１２３】
なお、図６から図９では図示を省略しているが、ライトドライブ回路ＷＤＣａ，ＷＤＣｂ，ＷＤＣｍの各々において、図２に示したライトドライブ回路ＷＷＤｊ中のトランジスタ１０３に相当するトランジスタを、対応するノードと接地電圧Ｖｓｓとの間に設けることも可能である。この場合には、選択行および隣接行のいずれにも対応しないライトワード線ＷＷＬを速やかに放電して非選択状態とすることができる。
【０１２４】
また、図６から図９の構成では、電源配線２０１〜２０３によって、電源電圧Ｖｃｃが供給される構成を示したが、図３に示した２種類の電流供給回路１１０，１１１および電流供給線１１２，１１３を、電源配線２０１〜２０３の各々に代えて配置す構成とすることもできる。
【０１２５】
［実施の形態２］
実施の形態２においては、ライトドライブ回路を構成するトランジスタ群の好ましい制御タイミングについて説明する。
【０１２６】
図１０は、実施の形態２に従うデータ書込電流および磁界キャンセル電流の供給を説明する概念図である。
【０１２７】
図１０を参照して、実施の形態１およびそれらの変形例と同様に、実施の形態２に従う構成においても、ライトドライブ回路ＷＷＤは、ノードＮ１、Ｎ２およびＮ３の電圧にそれぞれ応じてオン・オフする、トランジスタ１０１、１０２および１０３を有する。したがって、対応するメモリセル行が選択された場合には、トランジスタ１０１によってデータ書込電流Ｉｗｗが供給され、対応するメモリセル行が隣接行である場合には、磁界キャンセル電流ΔＩｗｗがトランジスタ１０２によって供給される。また、隣接行以外の非選択行においては、トランジスタ１０３がオンされて、対応するライトワード線ＷＷＬが接地電圧Ｖｓｓへ放電される。
【０１２８】
しかし、一旦選択されたライトワード線ＷＷＬがトランジスタ１０３のオンによって放電される場合に、トランジスタ１０３がデータ書込電流Ｉｗｗに相当する電流駆動能力を有するときは、トランジスタ１０３のオン時において、対応するライトワード線ＷＷＬをデータ書込電流Ｉｗｗと同等の電流が逆方向に流れてしまう。このような現象が発生すると、対応するライトワード線ＷＷＬが非選択状態に復帰するタイミングが遅れてしまい、誤動作の原因となってしまう。
【０１２９】
したがって、実施の形態２に従う構成においては、トランジスタ１０３の電流駆動能力は、データ書込電流Ｉｗｗよりも小さくなるように設計される。このような構成とするためには、トランジスタ１０３の電流駆動能力（トランジスタサイズ）を、データ書込電流Ｉｗｗ（たとえば、トランジスタ１０１の電流駆動能力）を考慮して、これより小さくなるように設計すればよい。
【０１３０】
あるいは、図１１に示すように、トランジスタ１０３を介してライトワード線ＷＷＬおよび接地電圧Ｖｓｓ間に形成される電流経路内に、たとえば抵抗素子で構成される電流制限素子１３０を挿入する構成としてもよい。この結果、トランジスタ１０３がオンした場合にライトワード線ＷＷＬ上を流れる電流を、データ書込電流Ｉｗｗより小さくすることができるので、行選択の切換え時において、選択行または隣接行に対応するライトワード線ＷＷＬを速やかに非選択状態へ移行できる。
【０１３１】
図１２は、データ書込電流および磁界キャンセル電流の実施の形態２に従う供給タイミングを説明する動作波形図である。図１２では、第ｊ行が選択された場合の動作波形図が示される。
【０１３２】
図１２を参照して、データ書込動作の開始時において、選択行のライトドライブ回路ＷＷＤｊのノードＮ１が行選択結果に応じてＨレベルからＬレベルに変化する時刻ｔ１よりも早い時刻ｔ０において、隣接行に対するライトドライブ回路ＷＷＤｊ＋１，ＷＷＤｊ−１のノードＮ２、および隣接行を除く非選択行に対応するライトドライブ回路のノードＮ３は、Ｌレベルに設定される。これにより、隣接行のライトワード線ＷＷＬｊ−１およびＷＷＬｊ＋１に対する磁界キャンセル電流ΔＩｗｗの供給開始タイミングは、選択行のライトワード線ＷＷＬｊに対するデータ書込電流Ｉｗｗの供給開始タイミングよりも早くなる。
【０１３３】
さらに、データ書込動作の終了時においては、ライトドライブ回路ＷＷＤｊ（選択行）のノードＮ１がＬレベルからＨレベルに変化する時刻ｔ２よりも後の時刻ｔ３において、ライトドライブ回路ＷＷＤｊ−１，ＷＷＤｊ＋１（隣接行）のノードＮ２、および隣接行以外の非選択行し対応するライトドライブ回路のＮ３は、Ｈレベルに変化し始める。行選択回路２０，２１からのデコード結果の伝達タイミングは、ライトドライブ回路ＷＷＤにおけるノードＮ１〜Ｎ３のレベルが上述したタイミングで変化するように設定される。
【０１３４】
この結果、隣接行における磁界キャンセル電流ΔＩｗｗの供給期間（時刻ｔ０〜ｔ３に対応）は、選択行におけるデータ書込電流Ｉｗｗの供給期間（時刻ｔ１〜ｔ２に対応）を含むように設定される。これにより、磁界キャンセル電流による漏れ磁界の打ち消しをより確実に行なって、データ誤書込の発生をより確実に防止することができる。
【０１３５】
［実施の形態３］
実施の形態３においては、データ書込電流Ｉｗｗと磁界キャンセル電流ΔＩｗｗとの比の設定について説明する。
【０１３６】
図１３は、実施の形態３に従うデータ書込電流および磁界キャンセル電流の比の設定を説明するための概念図である。
【０１３７】
図１３を参照して、選択行のライトワード線（以下、「選択ＷＷＬ」とも表記する）に、データ書込電流Ｉｗｗが流され、隣接するライトワード線（以下、「隣接ＷＷＬ」とも表記する）に磁界キャンセル電流ΔＩｗｗが流される。ここで、データ書込電流Ｉｗｗに対する磁界キャンセル電流ΔＩｗｗの比、すなわち｜ΔＩｗｗ｜／｜Ｉｗｗ｜は、β（β：０＜β＜１の実数）と示される。また、各ライトワード線ＷＷＬ間での発生磁界の漏れ割合をα（α：０＜α＜１の実数）で示す。すなわち、あるライトワード線ＷＷＬを流れる電流によって対応するメモリセル行のＭＴＪメモリセルへ作用する磁界の強さと、当該電流によって隣接行のＭＴＪメモリセルへ作用する磁界の強さとの比は、１：αで示される。
【０１３８】
したがって、選択ＷＷＬを流れるデータ書込電流Ｉｗｗによって選択行のＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）に作用する磁界の強度をＨで示すと、データ書込電流Ｉｗｗによって隣接行の非選択メモリセルに作用する磁界の強度は、“α・Ｈ”で示される。また、隣接ＷＷＬを流れる磁界キャンセル電流−ΔＩｗｗ（符号は、データ書込電流Ｉｗｗと逆方向であることを示す）によって、当該隣接行のＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）に作用する磁界の強度は、“−β・Ｈ”で示される。さらに、隣接行の磁界キャンセル電流−ΔＩｗｗによって、選択行のＭＴＪメモリセルへ作用する磁界は、磁界の漏れ割合αを乗じて“−α・β・Ｈ”で示される。
【０１３９】
これらの複数の磁界の和によって、選択行のＭＴＪメモリセルに作用する磁界Ｈｓｌは、下式（１）で示される。
【０１４０】
Ｈｓｌ＝Ｈ−２・α・β・Ｈ＝（１−２・α・β）・Ｈ …（１）
また、隣接行のＭＴＪメモリセルに作用する磁界Ｈｎｓは、下式（２）式で示される。
【０１４１】
Ｈｎｓ＝α・Ｈ−β・Ｈ＝（α−β）・Ｈ …（２）
したがって、上記（１），（２）式より、選択行のＭＴＪメモリセルに対してデータ書込を実行するためには、最低限Ｈｓｌ＞０であることが必要である。したがって、この条件からαおよびβについて、下式（３）式が導かれる。
【０１４２】
１−２・α・β＞０
β＜１／（２・α） …（３）
さらに、隣接行のＭＴＪメモリセルに対するデータ誤書込を防止するためには、Ｈｓｌ＞Ｈｎｓが最低限必要とされるので、下式（４）式がさらに導かれる。
【０１４３】
１−２・α・β＞｜α−β｜ …（４）
このように、データ書込電流Ｉｗｗに対する磁界キャンセル電流ΔＩｗｗの比βを、隣接するライトワード線ＷＷＬ間での磁界の漏れ割合αを考慮して、上記（３）および（４）式に基づいて定量的に定めることができる。これにより、実施の形態１およびその変形例、ならびに実施の形態２に従う構成において、磁界キャンセル電流ΔＩｗｗの電流量を適切に設定することができる。なお、その際に図１６に示されたアステロイド特性線を考慮すれば、さらに確実にデータ誤書込を防止できる。
【０１４４】
［実施の形態４］
実施の形態４においては、選択列のビット線に供給されるデータ書込電流からの漏れ磁界を打ち消すための磁界キャンセル電流を供給する構成について説明する。
【０１４５】
図１４は、実施の形態４に従うビット線ドライブ回路の構成を示す回路図である。
【０１４６】
図１４に示されるビット線ドライブ回路ＢＤＶａおよびＢＤＶｂは、図２に示されるように、ビット線ＢＬ１〜ＢＬｍの各々の一端側および他端側にそれぞれ対応して配置される。図１４には、代表的にビット線ＢＬｊに対応して設けられるビット線ドライブ回路ＢＤＶａｊおよびＢＤＶｂｊの構成が示される。
【０１４７】
ビット線ドライブ回路ＢＤＶａｊは、電源電圧Ｖｃｃおよびビット線ＢＬｊの一端側との間に並列に接続されるＰチャネルＭＯＳトランジスタ１５０および１５２と、ビット線ＢＬｊと接地電圧Ｖｓｓとの間に接続されるＮチャネルＭＯＳトランジスタ１５４とを有する。トランジスタ１５０、１５２および１５４のゲートは、ノードＮ１１、Ｎ１２およびＮ１３とそれぞれ接続される。
【０１４８】
トランジスタ１５０は、選択列のビット線ＢＬに流されるデータ書込電流Ｉｗｗｂに応じた電流駆動能力（トランジスタサイズ）を有する。同様に、トランジスタ１５２は、隣接するビット線にデータ書込電流Ｉｗｗｂが流された場合における漏れ磁界をキャンセルするための磁界キャンセル電流ΔＩｗｗｂに応じた電流駆動能力（トランジスタサイズ）を有する。
【０１４９】
ビット線ドライブ回路ＢＤＶａｊは、さらに、対応するビット線ＢＬｊが選択された場合にＨレベルに活性化されるコラム選択線ＣＳＬｊおよび書込データＤＩＮのＮＡＮＤ論理演算結果をノードＮ１１に出力する論理ゲート１６０と、隣接行のコラム選択結果を反映したコラム選択線ＣＳＬｊ−１およびＣＳＬｊ＋１のＯＲ論理演算結果を出力する論理ゲート１６２と、論理ゲート１６２の出力と書込データＤＩＮの反転データ／ＤＩＮのＮＡＮＤ論理演算結果をノードＮ１２に出力する論理ゲート１６４と、ノードＮ１１およびＮ１２のＡＮＤ論理演算結果をノードＮ１３に出力する論理ゲート１６６とを有する。
【０１５０】
このような構成とすることにより、トランジスタ１５０は、対応するメモリセル列が選択されて、かつ書込データＤＩＮがＨレベルである場合にオンする。トランジスタ１５２は、隣接する第（ｊ−１）および第（ｊ＋１）行のいずれかが選択されて、かつ書込データＤＩＮがＬレベルであるときにオンする。トランジスタ１５４は、トランジスタ１５０および１５２の両方がオフされる場合にオンする。
【０１５１】
同様に、ビット線ドライブ回路ＢＤＶｂｊは、電源電圧Ｖｃｃおよびビット線ＢＬｊの他端側との間に並列に接続されるＰチャネルＭＯＳトランジスタ１７０および１７２と、ビット線ＢＬｊと接地電圧Ｖｓｓとの間に接続されるＮチャネルＭＯＳトランジスタ１７４とを有する。トランジスタ１７０、１７２および１７４のゲートは、ノードＮ２１、Ｎ２２およびＮ２３とそれぞれ接続される。
【０１５２】
トランジスタ１７０は、データ書込電流Ｉｗｗｂに応じた電流駆動能力（トランジスタサイズ）を有する。同様に、トランジスタ１７２は、磁界キャンセル電流ΔＩｗｗｂに応じた電流駆動能力（トランジスタサイズ）を有する。
【０１５３】
ビット線ドライブ回路ＢＤＶｂｊは、さらに、コラム選択線ＣＳＬｊおよび書込データの反転データ／ＤＩＮのＮＡＮＤ論理演算結果をノードＮ２１に出力する論理ゲート１８０と、隣接行のコラム選択結果を反映したコラム選択線ＣＳＬｊ−１およびＣＳＬｊ＋１のＯＲ論理演算結果を出力する論理ゲート１８２と、論理ゲート１８２の出力と書込データＤＩＮのＮＡＮＤ論理演算結果をノードＮ２２に出力する論理ゲート１８４と、ノードＮ２１およびＮ２２のＡＮＤ論理演算結果をノードＮ１３に出力する論理ゲート１８６とを有する。
【０１５４】
このような構成とすることにより、トランジスタ１７０は、対応するメモリセル列が選択されて、かつ書込データＤＩＮがＬレベルである場合にオンする。トランジスタ１７２は、隣接する第（ｊ−１）および第（ｊ＋１）行のいずれかが選択されて、かつ書込データＤＩＮがＨレベルであるときにオンする。トランジスタ１７４は、トランジスタ１７０および１７２の両方がオフされる場合にオンする。
【０１５５】
たとえば、第ｊ列に属する選択メモリセルにＨレベルを書込む場合には、トランジスタ１５０および１７４がオンすることによって、ビット線ドライブ回路ＢＤＶａｊからＢＤＶｂｊへ向かう方向にデータ書込電流Ｉｗｗｂが流される。これに対して、書込データＤＩＮがＬレベルであるときには、トランジスタ１７０および１５４がオンすることによって、Ｌレベルのデータを書込む場合とは反対方向にデータ書込電流Ｉｗｗｂが流される。
【０１５６】
一方、隣接する第（ｊ−１）列もしくは第（ｊ＋１）列が選択された場合には、書込データがＨレベルである場合にはトランジスタ１７２および１５４がオンし、書込データがＬレベルである場合にはトランジスタ１５２および１７４がオンする。これにより、隣接列のビット線上を流れるデータ書込電流と反対方向に、磁界キャンセル電流ΔＩｗｗｂを流すことができる。
【０１５７】
このような構成とすることにより、選択列に対応するビット線から発生する漏れ磁界に起因するデータ誤書込についても防止することが可能となる。
【０１５８】
なお、行方向のデータ書込電流に着目した実施の形態１の変形例、ならびに実施の形態２および３でそれぞれ説明した構成のバリエーションの各々は、列方向のデータ書込電流に着目した実施の形態４に従う構成とも組み合わせることが可能である。
【０１５９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１６０】
【発明の効果】
請求項１に記載の半導体装置は、各書込選択線における電流方向を一定に維持した上で、選択行の書込選択線を流れるデータ書込電流からの漏れ磁界を打ち消すための電流を、隣接行の書込選択線に流すことができる。したがって、回路構成の複雑化を招くことなく、隣接行でのデータ誤書込の発生を防止できる。
【０１６１】
請求項２および３に記載の半導体装置は、請求項１に記載の半導体装置が奏する効果に加えて、ドライバ回路へ供給される電圧の種類を削減できる。また、ドライバ回路の配置レイアウトを緩和して、チップ面積の削減を図ることができる。
【０１６２】
請求項４〜７に記載の半導体装置は、請求項１に記載の半導体装置が奏する効果に加えて、中間点を境にして、選択行の書込選択線の選択メモリセルに対応する部分のみにデータ書込電流を供給することができる。したがって、選択行に属する非選択メモリセルへ対するデータ誤書込の発生を防止できる。
【０１６３】
請求項８記載の半導体装置は、請求項１に記載の半導体装置が奏する効果に加えて、電流駆動能力の異なる複数のドライバユニットの切換えを用いることによって、ドライバ回路の構成を簡素化できる。
【０１６４】
請求項９に記載の半導体装置は、階層的なデコード構成に基づいて書込選択線の選択を行なうので、請求項１に記載の半導体装置が奏する効果に加えて、メモリアレイが大規模化してメモリセル行数が増大した場合にも、行選択回路の回路規模の増大を避けることができる。
【０１６５】
請求項１０および１１に記載の半導体装置は、行選択の切換え時において、選択行または隣接行に対応する書込選択配線を速やかに非選択状態へ移行できる。この結果、請求項１に記載の半導体装置が奏する効果に加えて、誤動作の発生をさらに確実に防止できる。
【０１６６】
請求項１２に記載の半導体装置は、隣接行に磁界キャンセル電流が流されている期間内において、選択行にデータ書込電流を供給するので、磁界キャンセル電流による漏れ磁界の打ち消しを確実に行なえる。したがって、請求項１に記載の半導体装置が奏する効果に加えて、データ誤書込の発生をより確実に防止することができる。
【０１６７】
請求項１３および１４に記載の半導体装置は、請求項１に記載の半導体装置が奏する効果に加えて、磁界キャンセル電流の電流量を適切に定めることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】 実施の形態１に従うデータ書込電流の供給を説明する回路図である。
【図３】 実施の形態１の変形例１に従うデータ書込電流の供給を説明する回路図である。
【図４】 図３に示される電流供給回路の構成を示す回路図である。
【図５】 実施の形態１の変形例２に従うライトワード線へのデータ書込電流の供給を説明する回路図である。
【図６】 実施の形態１の変形例３に従うライトワード線へのデータ書込電流供給の第１の例を説明する回路図である。
【図７】 実施の形態１の変形例３に従うライトワード線へのデータ書込電流供給の第２の例を説明する回路図である。
【図８】 実施の形態１の変形例３に従うライトワード線へのデータ書込電流供給の第３の例を説明する回路図である。
【図９】 実施の形態１の変形例３に従うライトワード線へのデータ書込電流供給の第４の例を説明する回路図である。
【図１０】 実施の形態２に従うデータ書込電流および磁気ノイズキャンセル電流の供給を説明する概念図である。
【図１１】 実施の形態２に従うライトドライブ回路の構成例を示す回路図である。
【図１２】 データ書込電流および磁気ノイズキャンセル電流の実施の形態２に従う供給タイミングを説明する動作波形図である。
【図１３】 実施の形態３に従うデータ書込電流および磁気ノイズキャンセル電流の比の設定を説明するための概念図である。
【図１４】 実施の形態４に従うビット線ドライブ回路の構成を示す回路図である。
【図１５】 ＭＴＪメモリセルの構成を示す概略図である。
【図１６】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図１７】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図１８】 ＭＴＪメモリセルに対するデータ書込時におけるトンネル磁気抵抗素子の磁化状態を説明するための概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、１０ メモリアレイ、２０，２１ 行選択回路、３０列選択回路、１１０，１１１ 電流供給回路、１３０ 電流制限素子、２０１，２０２，２０３ 電源配線、１１２，１１３ 電流供給線、ＢＤＶａ，ＢＤＶｂ ビット線ドライブ回路、ＢＬ ビット線、ＤＩＮ 書込データ、ＤＯＵＴ 読出データ、Ｉｗｗ，Ｉｗｗｂ データ書込電流、ＭＣ ＭＴＪメモリセル、ＭＷＬ メインワード線、Ｎｍ 中間ノード、ＲＷＬ リードワード線、ＳＤ０〜ＳＤ３ サブデコード信号、ＴＭＲ トンネル磁気抵抗素子、Ｖｃｃ 電源電圧、Ｖｓｓ 接地電圧、ＷＤＣａ，ＷＤＣｂ，ＷＤＣｍ，ＷＷＤ ライトドライブ回路、ＷＷＬ ライトワード線、ΔＩｗｗ，ΔＩｗｗｂ 磁界キャンセル電流、α 磁界漏れ割合、β 電流比。
Claims (14)
- 各々が、記憶データに応じた方向に磁化される、半導体集積回路に形成された磁性体を有する複数の磁性体メモリセルが配置されたメモリアレイと、
メモリセル行にそれぞれ対応して設けられる複数の書込選択線と、
メモリセル列にそれぞれ対応して設けられる複数のデータ線と、
列選択結果に応じて、選択された磁性体メモリセルに対応するデータ線に対して、書込まれる記憶データに応じた方向の電流を選択的に流すための書込制御回路と、
行選択結果に応じて、前記複数の書込選択線への選択的な電流供給を制御するための行選択回路とを備え、
前記行選択回路は、
各前記書込選択線に対応して設けられ、各々が、対応の書込選択線が選択行に対応するときに所定方向にデータ書込電流を供給するとともに、前記対応の書込選択線が前記選択行の隣接行に対応するときに前記データ書込電流よりも小さい磁界キャンセル電流を、前記データ書込電流と同一方向に供給するように構成された、少なくとも１個のドライブ回路を含み、
各前記書込選択線において、前記少なくとも１個のドライブ回路は、第１の配置パターンおよび第２の配置パターンの一方を１行おきに交互に適用するように配置され、
前記第１の配置パターンに従って前記ドライブ回路が配置された前記書込選択配線上の各点において、前記ドライバ回路から供給される電流の方向は、前記第２の配置パターンに従って前記ドライブ回路が配置された前記書込選択配線と反対方向である、半導体装置。 - 前記第１の配置パターンが適用される前記書込選択線において、前記ドライバ回路は、当該書込選択線の両端の一方に対応して配置され、
前記第２の配置パターンが適用される前記書込選択線において、前記ドライバ回路は、当該書込選択線の両端の他方に対応して配置される、請求項１記載の半導体装置。 - 各前記ドライバ回路は、前記行選択結果に応じて、前記対応する書込選択線の端部を第１の電圧と接続し、
各前記書込選択線の前記ドライバ回路が非配置とされる端部は、前記行選択結果にかかわらず第２の電圧と接続される、請求項２記載の半導体装置。 - 前記ドライバ回路は、前記対応する書込選択線の両端および中間点の少なくとも一方に対応して設けられ、
前記第１の配置パターンが適用される前記書込選択線において、前記ドライバ回路は、当該書込選択線が前記選択行または前記隣接行に対応するときに、前記両端から前記中間点に向けて電流を流すように配置され、
前記第２の配置パターンが適用される前記書込選択線において、前記ドライバ回路は、当該書込選択線が前記選択行または前記隣接行に対応するときに、前記中間点から前記両端に向けて電流を流すように配置される、請求項１記載の半導体装置。 - 前記第１の配置パターンが適用される前記書込選択線において、前記ドライバ回路は、当該書込選択線の両端に対応して配置され、
前記第２の配置パターンが適用される前記書込選択線において、前記ドライバ回路は、当該書込選択線の中間点に対応して配置される、請求項４記載の半導体装置。 - 前記ドライバ回路は、前記行選択結果に応じて、前記対応する書込選択線の前記両端および前記中間点の一方を第１の電圧と接続し、
少なくとも前記選択行および前記隣接行において、前記対応する書込選択線の前記両端および前記中間点の他方は第２の電圧と接続される、請求項４に記載の半導体装置。 - 前記第１の配置パターンが適用される前記書込選択線において、前記ドライバ回路は、行選択結果に応じて、当該書込選択線の前記両端を第１の電圧と接続するように配置されるとともに、当該書込選択線の前記中間点は前記行選択結果にかかわらず第２の電圧と接続され、
前記第２の配置パターンが適用される前記書込選択線において、前記ドライバ回路は、 行選択結果に応じて、当該書込選択線の前記中間点を前記第１の電圧と接続するように配置されるとともに、当該書込選択線の前記両端は前記行選択結果にかかわらず前記第２の電圧と接続される、請求項４記載の半導体装置。 - 前記ドライバ回路は、電流駆動能力の異なる複数のドライバユニットを有し、
前記ドライバ回路は、前記データ書込電流および前記磁界キャンセル電流の供給時のそれぞれにおいて、異なるドライバユニットを使用する、請求項１に記載の半導体装置。 - 前記メモリアレイは、列方向に沿って複数のメモリブロックへ分割され、
各前記メモリセル行において、各前記書込選択線は、各前記メモリブロックに対応して分割され、
前記半導体装置は、
Ｋ個（Ｋ：２以上の整数）のメモリセル行ごとに配置され、対応するＫ個のメモリセル行が前記選択行を含む場合に選択的に活性化されるメイン書込選択線をさらに備え、
前記行選択回路は、各前記メモリブロックごとに独立に設定される、前記Ｋ個のメモリセルのうちの１つを選択するための選択信号と、前記メイン書込選択線とに応じて、前記複数のメモリブロックのうちの選択された１つにおいて、前記選択行および前記隣接行にそれぞれ対応する書込選択線に前記データ書込電流および前記磁界キャンセル電流を選択的に供給するように前記ドライバ回路を制御する、請求項１に記載の半導体装置。 - 前記ドライバ回路は、
第１の電圧と前記対応する書込選択線との間に設けられ、対応するメモリセル行が選択された場合に、前記対応する書込選択線へ前記データ書込電流を供給するための第１のドライブユニットと、
前記第１の電圧と前記対応する書込選択線との間に設けられ、前記対応するメモリセル行に隣接するメモリセル行が選択された場合に、前記対応する書込選択線へ前記磁界キャンセル電流を供給するための第２のドライブユニットと、
前記対応するメモリセル行および前記隣接するメモリセル行の両方が非選択である場合に、前記対応する書込選択線を第２の電圧と電気的に結合するための第３のドライブユニットとを含み、
前記第３のドライブユニットのオン時における通過電流は、前記データ書込電流よりも小さい、請求項１に記載の半導体装置。 - 前記第３のドライブユニットの電流駆動能力は、前記第１のドライブユニットの電流駆動能力よりも小さい、請求項１０に記載の半導体装置。
- １回のデータ書込動作において、前記行選択回路は、前記選択行に対応する書込選択線へ前記データ書込電流が流される第１の期間が前記隣接行に対応する書込選択線へ前記磁界キャンセル電流が流される第２の期間に含まれるように、前記ドライバ回路からの電流供給タイミングを制御する、請求項１に記載の半導体装置。
- 前記選択行のメモリセルに対して前記データ書込電流および前記磁界キャンセル電流によってそれぞれ印加される磁界の和の強度は、前記隣接行のメモリセルに対して前記データ書込電流および前記磁界キャンセル電流によってそれぞれ印加される磁界の和の強度よりも大きい、請求項１に記載の半導体装置。
- 前記データ書込電流に対する前記磁界キャンセル電流の比であるβ（β：０＜β＜１の実数）は、前記複数の書込選択線のうちの１つを流れる電流によって対応するメモリセル行の磁性体メモリセルおよび前記対応するメモリセル行の隣接行の磁性体メモリセルにそれぞれ作用する磁界強度の比α（α：０＜α＜１の実数）とすれば、
（１−２・α・β）＞|α−β|
の関係式を満足するように設定される、請求項１３に記載の半導体装置。
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