KR20030072195A - 자계 인가에 의해 데이터 기입을 실행하는 박막 자성체기억 장치 - Google Patents

자계 인가에 의해 데이터 기입을 실행하는 박막 자성체기억 장치 Download PDF

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KR20030072195A
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히다까히데또
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미쓰비시덴키 가부시키가이샤
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Abstract

각 라이트 워드선 WWL의 일단은, 라이트 드라이브 회로 WWD에 의해 선택적으로 전원 전압 Vcc과 접속되며, 타단은 접지 전압 Vss과 접속된다. 라이트 드라이브 회로 WWD는, 각 라이트 워드선의 일단 또는 타단측에 1행마다 교대로 배치된다. 라이트 드라이브 회로 WWDj는, 대응하는 메모리 셀 행(제j행)의 선택 시에, 데이터 기입 전류 Iww를 공급하기 위해 대응하는 라이트 워드선 WWLj를 전원 전압 Vcc과 접속하는 제1 트랜지스터(101)와, 인접 행의 선택 시에 대응하는 라이트 워드선 WWLj을 전원 전압 Vcc과 접속하는 제2 트랜지스터(102)를 갖는다. 제2 트랜지스터(102)에 의해 흐르는 자계 캔슬 전류 ΔIww에 의해, 인접 행의 데이터 기입 전류로부터의 누설 자계가 상쇄된다.

Description

자계 인가에 의해 데이터 기입을 실행하는 박막 자성체 기억 장치{THIN FILM MAGNETIC MEMORY DEVICE APPLYING A MAGNETIC FIELD TO WRITE DATA}
본 발명은, 박막 자성체 기억 장치에 관한 것으로, 보다 특정적으로는, 자기 터널 접합(MTJ: Magnetic Tunnel Junction)을 갖는 자성체 메모리 셀을 구비한 박막 자성체 기억 장치에 관한 것이다.
저소비 전력으로 불휘발적인 데이터의 기억이 가능한 기억 장치로서, MRAM (Magnetic Random Access Memory) 디바이스가 주목받고 있다. MRAM 디바이스는, 반도체 집적 회로에 형성된 복수의 박막 자성체를 이용하여 불휘발적인 데이터 기억을 행하며, 박막 자성체의 각각에 대하여 랜덤 액세스가 가능한 기억 장치이다.
특히, 최근에는 자기 터널 접합을 이용한 박막 자성체를 메모리 셀로서 이용함으로써, MRAM 디바이스의 성능이 비약적으로 진보하는 것이 발표되어 있다. 자기 터널 접합을 갖는 메모리 셀을 구비한 MRAM 디바이스에 대해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000., "Non-volatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digestof Technical Papers, TA7.3, Feb. 2000., 및 "A 256kb 3.0V 1TlMTJ Non-volatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb.2001. 등의 기술 문헌에 개시되어 있다.
도 15는 자기 터널 접합부를 갖는 메모리 셀(이하, 간단히「MTJ 메모리 셀」이라 함)의 구성을 도시한 개략도이다.
도 15를 참조하면, MTJ 메모리 셀은, 기억 데이터 레벨에 따라서 전기 저항이 변화하는 터널 자기 저항 소자 TMR와, 데이터 판독 시에 터널 자기 저항 소자 TMR를 통과하는 데이터 판독 전류 Is의 경로를 형성하기 위한 액세스 소자 ATR를 구비한다. 액세스 소자 ATR는, 대표적으로는 전계 효과형 트랜지스터로 형성되므로, 이하에서는, 액세스 소자 ATR를 액세스 트랜지스터 ATR이라고도 한다. 액세스 트랜지스터 ATR는, 터널 자기 저항 소자 TMR와 고정 전압(예를 들면 접지 전압 Vss) 사이에 결합된다.
MTJ 메모리 셀에 대하여, 데이터 기입을 지시하기 위한 라이트 워드선 WWL과, 데이터 판독을 실행하기 위한 리드 워드선 RWL과, 데이터 판독 및 데이터 기입에서, 기억 데이터의 데이터 레벨에 대응한 전기 신호를 전달하기 위한 데이터선인 비트선 BL이 배치된다.
도 16은, MTJ 메모리 셀로부터의 데이터 판독 동작을 설명하는 개념도이다.
도 16을 참조하면, 터널 자기 저항 소자 TMR는, 고정된 일정한 자화 방향을 갖는 강자성체층(이하, 간단히「고정 자화층」이라고도 함) FL과, 외부로부터의 인가 자계에 따른 방향으로 자화되는 강자성체층(이하, 간단히「자유 자화층」이라고도 함) VL을 갖는다. 고정 자화층 FL 및 자유 자화층 VL의 사이에는, 절연체막으로 형성되는 터널 배리어(터널막) TB가 형성된다. 자유 자화층 VL은, 기입되는 기억 데이터의 레벨에 따라서, 고정 자화층 FL과 동일 방향 또는 고정 자화층 FL과 반대 방향으로 자화된다. 고정 자화층 FL, 터널 배리어 TB 및 자유 자화층 VL에 의해서, 자기 터널 접합이 형성된다.
데이터 판독 시에서는, 리드 워드선 RWL의 활성화에 따라서 액세스 트랜지스터 ATR가 턴 온한다. 이에 따라, 비트선 BL∼터널 자기 저항 소자 TMR∼액세스 트랜지스터 ATR∼고정 전압(접지 전압 Vss)의 전류 경로에, 데이터 판독 전류 Is를 흘릴 수 있다.
터널 자기 저항 소자 TMR의 전기 저항은, 고정 자화층 FL 및 자유 자화층 VL의 각각의 자화 방향의 상대 관계에 따라서 변화한다. 구체적으로는, 고정 자화층 FL의 자화 방향과, 자유 자화층 VL의 자화 방향이 동일(평행)한 경우에는, 양자의 자화 방향이 반대(반평행) 방향인 경우에 비하여 터널 자기 저항 소자 TMR는 작아진다.
따라서, 자유 자화층 VL을 기억 데이터에 따른 방향으로 자화하면, 데이터 판독 전류 Is에 의해 터널 자기 저항 소자 TMR에서 생기는 전압 변화는, 기억 데이터 레벨에 따라서 다르다. 따라서, 예를 들면 비트선 BL을 일정 전압으로 프리차지한 후에, 터널 자기 저항 소자 TMR에 데이터 판독 전류 Is를 흘리면, 비트선 BL의 전압을 검지함으로써, MTJ 메모리 셀의 기억 데이터를 판독할 수 있다.
도 17은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도이다.
도 17을 참조하면, 데이터 기입 시에서는, 리드 워드선 RWL이 비활성화되고, 액세스 트랜지스터 ATR는 턴 오프된다. 이 상태에서, 자유 자화층 VL을 기입 데이터에 따른 방향으로 자화하기 위한 데이터 기입 전류가, 라이트 워드선 WWL 및 비트선 BL에 각각 흐른다. 자유 자화층 VL의 자화 방향은, 라이트 워드선 WWL 및 비트선 BL을 각각 흐르는 데이터 기입 전류에 의해 결정된다.
도 18은, MTJ 메모리 셀에 대한 데이터 기입 시에서의 터널 자기 저항 소자의 자화 상태를 설명하기 위한 개념도이다.
도 18을 참조하면, 횡축 H(EA)는, 터널 자기 저항 소자 TMR 내의 자유 자화층 VL에서 자화 용이축(EA: Easy Axis) 방향으로 인가되는 자계를 나타낸다. 한편, 종축H(HA)는, 자유 자화층 VL에서 자화 곤란축(HA: Hard Axis) 방향으로 작용하는 자계를 나타낸다. 자계 H(EA) 및 H(HA)는, 비트선 BL 및 라이트 워드선 WWL을 각각 흐르는 전류에 의해 생기는 2개의 자계의 한쪽마다 각각 대응한다.
MTJ 메모리 셀에서는, 고정 자화층 FL의 고정된 자화 방향은 자화 용이축을 따라 존재하며, 자유 자화층 VL은 기억 데이터의 레벨("1" 및 "0")에 따라서, 자화 용이축 방향을 따라서, 고정 자화층 FL과 평행(동일) 혹은 반평행(반대) 방향으로 자화된다. 이하, 본 명세서에서는, 자유 자화층 VL의 2종류의 자화 방향에 각각 대응하는 터널 자기 저항 소자 TMR의 전기 저항을 R1 및 R0(단, R1> R0)으로 각각 나타내기로 한다. MTJ 메모리 셀은, 이러한 자유 자화층 VL의 2종류의 자화 방향과 대응시켜, 1 비트의 데이터("1" 및 "0")를 기억할 수 있다.
자유 자화층 VL의 자화 방향은, 인가되는 자계 H(EA) 및 H(HA)의 합이, 도면에 도시한 아스테로이드의 특성선의 외측의 영역에 도달하는 경우에서만 새롭게 재기입할 수 있다. 즉, 인가된 데이터 기입 자계가 아스테로이드 특성선의 내측의 영역에 상당하는 강도인 경우에는, 자유 자화층 VL의 자화 방향은 변화하지 않는다.
아스테로이드의 특성선으로 나타낸 바와 같이, 자유 자화층 VL에 대하여 자화 곤란축 방향의 자계를 인가함으로써, 자화 용이축을 따른 자화 방향을 변화시키는 데 필요한 자화 임계값을 내릴 수 있다.
도 18의 예와 같이 데이터 기입 시의 동작점을 설계한 경우에는, 데이터 기입 대상인 MTJ 메모리 셀에서, 자화 용이축 방향의 데이터 기입 자계는, 그 강도가 HWR가 되도록 설계된다. 즉, 이 데이터 기입 자계 HWR가 얻어지도록, 비트선 BL 또는 라이트 워드선 WWL을 흐르는 데이터 기입 전류의 값이 설계된다. 일반적으로, 데이터 기입 자계 HWR는, 자화 방향의 전환에 필요한 스위칭 자계 HSW와, 마진분 ΔH와의 합으로 정의된다. 즉, HWR=HSW+ΔH로 정의된다.
또한, MTJ 메모리 셀의 기억 데이터, 즉 터널 자기 저항 소자 TMR의 자화 방향을 재기입하기 위해서는, 라이트 워드선 WWL과 비트선 BL의 양방에 소정 레벨 이상의 데이터 기입 전류를 흘릴 필요가 있다. 이에 따라, 터널 자기 저항 소자 TMR 중의 자유 자화층 VL은, 자화 용이축(EA)을 따른 데이터 기입 자계의 방향에 따라서, 고정 자화층 FL과 평행 혹은, 반대(반평행) 방향으로 자화된다. 터널 자기 저항 소자 TMR에 일단 기입된 자화 방향, 즉 MTJ 메모리 셀의 기억 데이터는, 새로운데이터 기입이 실행되기까지의 동안 불휘발적으로 보존된다.
이와 같이 터널 자기 저항 소자 TMR는, 인가되는 데이터 기입 자계에 의해 재기입 가능한 자화 방향에 따라서 그 전기 저항이 변화하므로, 터널 자기 저항 소자 TMR 중 자유 자화층 VL의 2가지 자화 방향과, 기억 데이터의 레벨("1" 및 "0")이 각각 대응 처리함으로써, 불휘발적인 데이터의 기억을 실행할 수 있다.
이와 같이, 데이터 기입 대상이 되는 MTJ 메모리 셀(이하,「선택 메모리 셀」이라고도 함)에 대해서는, 대응하는 라이트 워드선 WWL 및 비트선 BL의 양방으로부터의 자계를 인가할 필요가 있다. 그러나, 이들 라이트 워드선 WWL 및 비트선 BL로부타 데이터 기입 대상 이외의 다른 MTJ 메모리 셀(이하,「비선택 메모리 셀」이라고도 함)에 작용하는 누설 자계는, 비선택 메모리 셀에 대한 자기적인 노이즈로 된다. 이러한 노이즈가 크면, 비선택 메모리 셀에서, 잘못된 데이터 기입이 실행될 우려가 있다.
특히, 선택 메모리 셀과 동일 행 또는 동일 열에 속하는 비선택 메모리 셀에 대해서는, 자화 용이축 방향 및 자화 곤란축 방향 중 어느 한쪽에 대해서는, 소정 강도의 자계가 인가되어 있다. 이 때문에, 선택 행의 인접 행, 혹은 선택 열의 인접 열에 대응하는 비선택 메모리 셀의 각각에 작용하는 자계가, 선택 행의 라이트 워드선 WWL 및 선택 열의 비트선 BL로부터의 누설 자계의 영향을 받아, 도 18에 도시한 아스테로이드의 특성선의 외측 영역에 도달하지 않도록 배려할 필요가 있다.
본 발명의 목적은, 자기적인 데이터 기입을 실행하는 박막 자성체 기억 장치에서, 자기적인 노이즈에 의한 비선택 메모리 셀에의 데이터 오기입을 방지하는 것이다.
도 1은 본 발명의 실시예에 따른 MRAM 디바이스의 전체 구성을 도시한 개략 블록도.
도 2는 실시예 1에 따른 데이터 기입 전류의 공급을 설명하는 회로도.
도 3은 제1 실시예의 제1 변형예에 따른 데이터 기입 전류의 공급을 설명하는 회로도.
도 4는 도 3에 도시한 전류 공급 회로의 구성을 도시한 회로도.
도 5는 제1 실시예의 제2 변형예에 따른 라이트 워드선에의 데이터 기입 전류의 공급을 설명하는 회로도.
도 6은 제1 실시예의 제3 변형예에 따른 라이트 워드선에의 데이터 기입 전류 공급의 제1 예를 설명하는 회로도.
도 7은 제1 실시예의 제3 변형예에 따른 라이트 워드선에의 데이터 기입 전류 공급의 제2 예를 설명하는 회로도.
도 8은 제1 실시예의 제3 변형예에 따른 라이트 워드선에의 데이터 기입 전류 공급의 제3 예를 설명하는 회로도.
도 9는 제1 실시예의 제3 변형예에 따른 라이트 워드선에의 데이터 기입 전류 공급의 제4 예를 설명하는 회로도.
도 10은 제2 실시예에 따른 데이터 기입 전류 및 자기 노이즈 캔슬 전류의 공급을 설명하는 개념도.
도 11은 제2 실시예에 따른 라이트 드라이브 회로의 구성예를 도시한 회로도.
도 12는 데이터 기입 전류 및 자기 노이즈 캔슬 전류의 제2 실시예에 따른 공급 타이밍을 설명하는 동작 파형도.
도 13은 제3 실시예에 따른 데이터 기입 전류 및 자기 노이즈 캔슬 전류의 비의 설정을 설명하기 위한 개념도.
도 14는 제4 실시예에 따른 비트선 드라이브 회로의 구성을 도시한 회로도.
도 15는 MTJ 메모리 셀의 구성을 도시한 개략 도면.
도 16은 MTJ 메모리 셀로부터의 데이터 판독 동작을 설명하는 개념도.
도 17은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도.
도 18은 MTJ 메모리 셀에 대한 데이터 기입 시에서의 터널 자기 저항 소자의 자화 상태를 설명하기 위한 개념도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : MRAM 디바이스
10 : 메모리 어레이
20, 21 : 행 선택 회로
30 : 열 선택 회로
110, 111 : 전류 공급 회로
130 : 전류 제한 소자
201, 202, 203 : 전원 배선
112, 113 : 전류 공급선
본 발명은 요약하면, 박막 자성체 기억 장치로서, 메모리 어레이와, 복수의 기입 선택선과, 복수의 데이터선과, 기입 제어 회로와, 행 선택 회로를 구비한다. 메모리 어레이에는, 각각이 기억 데이터에 따른 방향으로 자화되는 자성체를 갖는 복수의 자성체 메모리 셀이 행렬 형상으로 배치된다. 복수의 기입 선택선은, 메모리 셀 행에 각각 대응하여 설치된다. 복수의 데이터선은, 메모리 셀 열에 각각 대응하여 설치된다. 기입 제어 회로는, 열 선택 결과에 따라서, 선택된 자성체 메모리 셀에 대응하는 데이터선에 대하여, 기입되는 기억 데이터에 따른 방향의 전류를 선택적으로 흘리기 위해 설치된다. 행 선택 회로는, 행 선택 결과에 따라서, 복수의 기입 선택선에의 선택적인 전류 공급을 제어한다. 또한, 행 선택 회로는, 복수의 기입 선택선 중의 선택 행에 대응하는 기입 선택선에 데이터 기입 전류를 공급함과 함께, 데이터 기입 전류보다도 작은 자계 캔슬 전류를, 선택 행에 대응하는 기입 선택선에서의 데이터 기입 전류와 반대 방향으로 공급한다. 각 기입 선택선에서, 대응하는 메모리 셀 행의 선택 시에서의 데이터 기입 전류와 인접 행의 선택 시에서의 자계 캔슬 전류는, 동일 방향으로 공급된다.
바람직하게는, 행 선택 회로는, 데이터 기입 전류 및 자계 캔슬 전류를 공급하기 위해, 각 기입 선택선에 대응하여 설치되는 드라이버 회로를 포함한다. 드라이버 회로는, 행 선택 결과에 따라서, 복수의 기입 선택선 중 대응하는 1개의 양단 및 중간점의 한쪽의 전압을 제어한다.
본 발명의 다른 국면에 따르면, 박막 자성체 기억 장치로서, 메모리 어레이와, 복수의 기입 선택선과, 복수의 데이터선과, 행 선택 회로와, 기입 제어 회로를 구비한다. 메모리 어레이에는, 각각이 기억 데이터에 따른 방향으로 자화되는 자성체를 갖는 복수의 자성체 메모리 셀이 행렬 형상으로 배치된다. 복수의 기입 선택선은, 메모리 셀 행에 각각 대응하여 설치된다. 복수의 데이터선은, 메모리 셀 열에 각각 대응하여 설치된다. 행 선택 회로는, 행 선택 결과에 따라서 복수의 기입 선택선에의 선택적인 전류 공급을 제어한다. 기입 제어 회로는, 열 선택 결과 및 선택된 자성체 메모리 셀에의 기입 데이터에 따라서, 복수의 데이터선에의 선택적인 전류 공급을 제어한다. 또한, 기입 제어 회로는, 복수의 데이터선 중 선택 열에 대응하는 데이터선에 기입 데이터에 따른 방향의 데이터 기입 전류를 공급함과 함께, 선택 열의 인접 열에 대응하는 데이터에, 데이터 기입 전류보다도 작은 자계 캔슬 전류를, 선택 열에 대응하는 데이터선에서의 데이터 기입 전류와 반대 방향으로 공급한다.
따라서, 본 발명의 주된 이점은, 각 기입 선택선에서의 전류 방향을 일정하게 유지한 다음에, 선택 행의 기입 선택선을 흐르는 데이터 기입 전류로부터의 누설 자계를 상쇄하기 위한 전류를, 인접 행의 기입 선택선에 흘릴 수 있는 점에 있다. 이 결과, 회로 구성의 복잡화를 초래하지 않고, 인접 행의 비선택 메모리 셀에의 데이터 오기입의 발생을 방지할 수 있다.
또한, 선택 행의 기입 선택선에서, 중간점을 경계로 하여 선택 메모리 셀에대응하는 부분에만 데이터 기입 전류를 공급할 수 있다. 따라서, 선택 행에 속하는 비선택 메모리셀에 대한 데이터 오기입의 발생을 방지할 수 있다.
또한, 선택 열의 데이터선에 기입 데이터에 따른 방향의 데이터 기입 전류를 흘림과 함께, 선택 열의 데이터선을 흐르는 데이터 기입 전류로부터의 누설 자계를 상쇄하기 위한 전류를, 인접 행의 데이터선에 흘릴 수 있다. 따라서, 회로 구성의 복잡화를 초래하지 않고, 인접 열에서의 데이터 오기입의 발생을 방지할 수 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한다. 또, 도면 중 동일 부호는 동일하거나 그에 상당하는 부분을 나타내는 것으로 한다.
[제1 실시예]
도 1을 참조하면, 본 발명의 실시예에 따른 MRAM 디바이스(1)는, 외부로부터의 제어 신호 CMD 및 어드레스 신호 ADD에 응답하여, 랜덤 액세스를 실행하여 기입 데이터 DIN의 입력 및 판독 데이터 DOUT의 출력을 실행한다. MRAM 디바이스(1)에서의 데이터 판독 및 데이터 기입 동작은, 예를 들면 외부로부터의 클럭 신호 CLK에 동기한 타이밍에서 실행된다. 또는, 외부로부터 클럭 신호 CLK를 받지 않고, 내부에서 동작 타이밍을 정하여도 된다.
MRAM 디바이스(1)는, 제어 신호 CMD에 응답하여 MRAM 디바이스(1)의 전체 동작을 제어하는 컨트롤 회로(5)와, 행렬 형상으로 배열된 복수의 MTJ 메모리 셀을 갖는 메모리 어레이(10)를 구비한다. MTJ 메모리 셀의 행(이하, 간단히「메모리 셀 행」이라고도 함)의 각각에 대응하여 복수의 라이트 워드선 WWL 및 리드 워드선 RWL이 각각 배치된다. 또한, MTJ 메모리 셀 열(이하, 간단히「메모리 셀 열」이라고도 함)에 각각 대응하여, 비트선 BL이 배치된다.
MRAM 디바이스(1)는, 또한, 행 선택 회로(20, 21)와, 열 선택 회로(30)와, 판독/기입 제어 회로(50, 60)를 구비한다.
행 선택 회로(20, 21)는, 어드레스 신호 ADD에 의해 표시되는 로우 어드레스 RA에 따라서, 메모리 어레이(10)에서의 행 선택을 실행한다. 열 선택 회로(30)는, 어드레스 신호 ADD에 의해 표시되는 컬럼 어드레스 CA에 따라서, 메모리 어레이(10)에서의 열 선택을 실행한다. 행 선택 회로(20, 21)는, 데이터 판독 시에는 리드 워드선 RWL을 선택적으로 활성화한다. 또한, 데이터 기입 시에는, 행 선택 회로(20, 21)는, 행 선택 결과에 따라서, 라이트 워드선 WWL에 대한 선택적인 전류 공급을 제어한다. 로우 어드레스 RA 및 컬럼 어드레스 CA에 의해, 데이터 기입 시 및 데이터 판독 시에서의 선택 메모리 셀이 정의된다.
판독/기입 제어 회로(50, 60)는, 데이터 판독 및 데이터 기입 시에서, 선택 메모리 셀에 대응하는 메모리 셀 열(이하,「선택 열」이라고도 함)의 비트선 BL에 대하여, 데이터 기입 전류 및 데이터 판독 전류를 흘리기 위해, 메모리 어레이(10)에 인접하는 영역에 배치되는 회로군을 총칭한 것이다.
도 2는, 제1 실시예에 따른 데이터 기입 전류의 공급을 설명하는 회로도이다. 도 2에서는, 메모리 어레이(10)에 대한 데이터 기입 동작을 실행하기 위한 회로 구성이 대표적으로 도시된다.
도 2를 참조하면, 메모리 어레이(10)에는, MTJ 메모리 셀 MC이, 행렬 형상으로 배치된다. 각 MTJ 메모리 셀 MC은, (기억 데이터에 따른 방향으로 자화되는 자성체에 의해서 구성된 터널 자기 저항 소자 TMR) 및 액세스 트랜지스터 ATR를 포함한다. 터널 자기 저항 소자 TMR 및 액세스 트랜지스터 ATR는, 대응하는 비트선 BL과 접지 전압 Vss 사이에 직렬로 접속된다. 액세스 트랜지스터 ATR에는, 반도체 기판 상에 형성된 전계 효과형 트랜지스터인 MOS 트랜지스터가 대표적으로 적용된다.
도 2에서는, 제(j-1)∼제(j+1) 행(j: 자연수), 또한, 제1, 제2 및 제 m(m: 자연수) 열에 속하는 MTJ 메모리 셀과, 이들 MTJ 메모리 셀에 대응하는 비트선 BL1, BL2, BLm, 리드 워드선 RWLj-1, RWLj, RWLj+1, 및 라이트 워드선 WWLj-1, WWLj, WWLj+1이 대표적으로 도시된다.
또, 이하에서는, 라이트 워드선, 리드 워드선 및 비트선의 각각을 총괄적으로 표현하는 경우에는, 부호 WWL, RWL 및 BL을 각각 이용하여 표기하도록 하고, 특정한 라이트 워드선, 리드 워드선 및 비트선을 표기하는 경우에는, 이들 부호에 첨자를 붙여, WWL1, RWL1, BL1과 같이 표기하도록 한다. 또한, 신호 및 신호선의 고전압 상태(예를 들면 전원 전압 Vcc) 및 저전압 상태(예를 들면 접지 전압 Vss)의 각각을,「H 레벨」 및「L 레벨」로도 칭하기로 한다.
데이터 기입 시에는, 선택 행의 라이트 워드선 WWL에 대하여, 터널 자기 저항 소자 TMR의 자화 곤란축에 따른 방향의 자계를 발생시키기 위한 데이터 기입 전류가 흐르고, 선택 열의 비트선 BL에 대하여, 터널 자기 저항 소자 TMR의 자화 용이축을 따른 방향의 자계를 발생시키기 위한 데이터 기입 전류가 흐른다. 즉, 선택 열의 비트선 BL을 흐르는 데이터 기입 전류의 방향은, 기입 데이터 DIN의 레벨에 따라서 제어할 필요가 있다.
판독/기입 제어 회로(50)는, 비트선 BL1∼BLm의 일단측에 각각 대응하여 설치되는 비트선 드라이브 회로 BDVa1∼BDVam을 갖는다. 마찬가지로, 판독/기입 제어 회로(60)는, 비트선 BL1∼BLm의 타단측에 각각 대응하여 설치되는 비트선 드라이브 회로 BDVb1∼BDVbm을 각각 갖는다. 이하에서는, 비트선 드라이브 회로 BDVa1∼BDVam을 총칭하여 비트선 드라이브 회로 BDVa라고도 하며, 비트선 드라이브 회로 BDVb1∼BD Vbm을 총칭하여 비트선 드라이브 회로 BDVb라고도 한다.
또한, 메모리 셀 열에 각각 대응하여, 컬럼 선택선 CSL1∼CSLm이 각각 설치된다. 컬럼 선택선 CSL1∼CSLm을 총칭하여 컬럼 선택선 CSL이라고도 한다. 컬럼 선택선 CSL은, 선택 열에서 H 레벨로 활성화되고, 비선택 열에서 L 레벨로 비활성화된다.
각 비트선 드라이브 회로 BDVa는, 대응하는 컬럼 선택선 CSL 및 기입 데이터 DIN에 따라서, 대응하는 비트선 BL의 일단측의 전압을 제어한다. 이것에 대하여, 각 비트선 드라이브 회로 BDVb는, 대응하는 컬럼 선택선 CSL과 기입 데이터의 반전 데이터/DIN에 따라서, 대응하는 비트선 BL의 타단측의 전압을 제어한다. 선택 열에서는, 비트선 드라이브 회로 BDVa 및 BDVb는, 대응하는 비트선 BL의 일단측 및 타단측을, 기입 데이터 DIN의 레벨에 따라서 H 레벨 및 L 레벨의 한쪽마다 설정한다. 예를 들면, 기입 데이터 DIN이 H 레벨("1")일 때에는, 비트선 드라이브 회로 BDVa가 선택 열의 비트선의 일단측을 전원 전압 Vcc과 결합하고, 비트선 드라이브 회로 BDVb가 선택 열의 비트선의 타단측을 접지 전압 Vss과 접속한다. 이에 따라,선택 열의 비트선 상을, 판독/기입 제어 회로(50)로부터 판독/기입 제어 회로(60)를 향하는 방향으로 데이터 기입 전류가 흐른다.
이것에 대하여, 기입 데이터 DIN이 L 레벨("0")일 때에는, 비트선 드라이브 회로 BDVa 및 BDVb는, 선택 열의 비트선의 일단측 및 타단측을 접지 전압 Vss 및 전원 전압 Vcc과 각각 결합한다. 이에 따라, 선택 열의 비트선 상을, 기입 데이터 DIN이 H 레벨("1")일 때와는 반대 방향의 데이터 기입 전류가 흐른다. 한편, 비선택 열에서는, 비트선 드라이브 회로 BDVa 및 BDVb는, 대응하는 비트선 BL의 일단측 및 타단측의 각각을 접지 전압 Vss와 접속한다. 이 결과, 비선택 열의 비트선 상에는 데이터 기입 전류는 흐르지 않는다.
다음에, 데이터 기입 시에 있어서의 라이트 워드선 WWL에의 전류 공급에 대하여 설명한다. 이하에서는, 제j행은 짝수 행인 것으로 한다.
행 선택 회로(20)는, 행 디코더(22)와, 짝수 행의 라이트 워드선 WWL에 대응하여 설치된 라이트 드라이브 회로를 포함한다. 도 2에서는, 제j행의 라이트 워드선 WWLj에 대응하는 라이트 드라이브 회로 WWDj가 대표적으로 도시된다. 행 선택 회로(21)는 행 디코더(23)와, 홀수 행의 라이트 워드선 WWL에 대응하여 설치된 라이트 드라이브 회로를 포함한다. 도 2에서는, 제(j-1)행 및 제(j+1)행의 라이트 워드선 WWLj-1 및 WWLj+1에 대응하는 라이트 드라이브 회로 WWDj-1 및 WWDj+1이 대표적으로 도시된다. 이하에서는, 라이트 워드선 WWL에 각각 대하여 설치되는 라이트 드라이브 회로를 총칭하는 경우에는, 간단히 라이트 드라이브 회로 WWD라고 표기하도록 한다.
각 라이트 드라이브 회로 WWD의 구성은 마찬가지이므로, 도 2에서는, 제j행의 라이트 드라이브 회로 WWDj의 회로 구성에 대하여 대표적으로 설명한다.
라이트 드라이브 회로 WWDj는, 대응하는 메모리 셀 행 및 인접 행의 행 선택 결과를 나타내는, 로우 디코드 신호 RDj-1, RDj, RDj+1을 행 디코더(22)로부터 받는다. 로우 디코드 신호 RDj-1는 제(j-1)행이 선택된 경우에 H 레벨로 활성화되고, 로우 디코드 신호 RDj는 제j행이 선택된 경우에 H 레벨로 활성화되며, 로우 디코드 신호 RDj+1는 제(j+1)행이 선택된 경우에 H 레벨로 활성화된다.
라이트 드라이브 회로 WWDj는, 전원 전압 Vcc 및 라이트 워드선 WWLj의 일단측(라이트 드라이브 회로 WWDj측)의 사이에 병렬로 접속된 P채널 MOS 트랜지스터(101 및 102)와, 라이트 워드선 WWLj의 일단측 및 접지 전압 Vss의 사이에 접속된 N채널 MOS 트랜지스터(103)를 포함한다. 트랜지스터(101)의 게이트는 노드 N1와 접속되고, 트랜지스터(102)의 게이트는 노드 N2에 접속되며, 트랜지스터(103)의 게이트는 노드 N3와 접속된다.
라이트 드라이브 회로 WWDj는, 또한, 로우 디코드 신호 RDj를 반전하여 노드 N1로 전달하는 인버터(105)와, 로우 디코드 신호 RDj-1 및 RDj+1의 NOR 연산 결과를 노드 N2에 출력하는 논리 게이트(104)와, 로우 디코드 신호 RDj-1, RDj+1 및 RDj의 NOR 연산 결과를 노드 N3에 출력하는 논리 게이트(106)를 포함한다.
제j행이 선택 행인 경우에는, 노드 N1가 L 레벨로 설정되고, 노드 N2 및 N3이 H 레벨로 설정된다. 이 결과, 라이트 워드선 WWLj의 일단측은 트랜지스터(101)에 의해 전원 전압 Vcc과 접속된다.
또한, 인접하는 제(j-1)행 또는 제(j+1)행이 선택된 경우에는, 노드 N1는 H 레벨로 설정되고, 노드 N2 및 N3는 L 레벨로 설정된다. 이 결과, 라이트 워드선 WWLj의 일단측은 트랜지스터(102)에 의해 전원 전압 Vcc과 접속된다.
또, 제j행과, 인접하는 제(j-1)행 및 제(j+1)행 중 어느 것도 선택되지 않은 경우에는, 노드 N1∼N3의 각각은 H 레벨로 설정된다. 이 결과, 라이트 워드선 WWLj의 일단측은 트랜지스터(103)에 의해 접지 전압 Vss과 접속된다.
라이트 워드선 WWLj의 타단측(라이트 드라이브 회로 WWDj와 반대측)은, 행 선택 결과에 관계없이 접지 전압 Vss과 접속된다. 따라서, 라이트 드라이브 회로 WWDj는, 대응하는 제j행이 선택된 경우에는, 대응하는 라이트 워드선 WWLj에 트랜지스터(101)의 전류 구동 능력에 따른 데이터 기입 전류 Iww를 흘린다.
인접 행인 제(j-1)행 또는 제(j+1)행이 선택된 경우에는, 라이트 드라이브 회로 WWDj는, 대응하는 라이트 워드선 WWLj에 대하여 트랜지스터(102)의 전류 구동 능력에 따른 전류 ΔIww를 공급한다. 즉, 각 라이트 워드선 WWL에서, 대응하는 메모리 셀 행이 선택된 경우에 흐르는 데이터 기입 전류 Iww와, 인접 행이 선택된 경우에 흐르는 전류 ΔIww는 동일 방향이다. 즉, 각 라이트 드라이브 회로 WWD에 의한 전류 공급은, 일정 방향으로 한정되어 있으므로, 그 회로 구성이 복잡하게 되지는 않는다.
또, 트랜지스터(101)의 전류 구동 능력은, 트랜지스터(102)의 전류 구동 능력보다 크게 설계된다. 즉, 데이터 기입 전류 Iww는, ΔIww보다도 크다. 예를 들면, 트랜지스터의 전류 구동 능력은, 그 트랜지스터 사이즈(게이트 폭/게이트 길이의 비)의 설계에 의해 조정할 수 있다.
한편, 대응하는 제j행과, 인접 행인 제(j-1)행 및 제(j+1)행 중 어느 것도선택되지 않은 경우에는, 라이트 워드선 WWLj에 전류는 흐르지 않는다.
마찬가지의 구성의 라이트 드라이브 회로 WWD가, 각 라이트 워드선 WWL의 양단부의 한쪽에 대응하여 1행마다 교대로 배치된다. 각 라이트 워드선 WWL의 양단부 중, 라이트 드라이브 회로 WWD가 배치되지 않은 다른 쪽은, 행 선택 결과에 관계없이 접지 전압 Vss와 접속된다. 예를 들면, 라이트 워드선 WWLj-1 및 WWLj+1을 비롯한 홀수 행에 대응하는 라이트 워드선은, 행 선택 회로(20)측의 영역에서, 접지 전압 Vss과 직접 접속된다. 또한, 라이트 워드선 WWLj을 비롯한 짝수 행에 대응하는 라이트 워드선은, 행 선택 회로(21) 측의 영역에서, 접지 전압 Vss과 직접 접속된다.
이와 같이, 선택 행의 라이트 워드선에 흐르는 데이터 기입 전류 Iww와 역방향으로 전류 ΔIww(이하, 전류 방향을 고려하여, "-ΔIww"라고도 표기함)가, 인접 행의 라이트 워드선을 흐른다. 예를 들면, 제j행이 선택된 경우에는, 선택 행의 라이트 워드선 WWLj에 행 선택 회로(20)로부터 행 선택 회로(21)를 향하는 방향으로 데이터 기입 전류 Iww가 흐르는 한편, 인접 행의 라이트 워드선 WWLj-1 및 WWLj+1의 각각에 대하여, 행 선택 회로(21)로부터 행 선택 회로(20)를 향하는 방향으로, 즉 라이트 워드선 WWLj의 데이터 기입 전류 Iww와는 반대 방향으로 전류 -ΔIww가 흐른다.
이에 따라, 선택 행의 데이터 기입 전류 Iww에 의해 발생되고, 인접 행의MTJ 메모리셀에 작용하는 누설 자계를, 인접 행의 전류 ΔIww에 의해 발생되는 자계에 의해 상쇄할 수 있다. 이 결과, 인접 행의 MTJ 메모리 셀에 대한 데이터 오기입의 발생을 방지하여, MRAM 디바이스의 동작 신뢰성을 향상시킬 수 있다. 따라서, 이하에서는, 인접 행에 흐르는 전류 ΔIww를,「자계 캔슬 전류」라고도 한다.
라이트 드라이브 회로 WWD를 1행마다 교대로 배치함으로써, 전원 전압 Vcc 및 접지 전압 Vss의 2종류의 전압에 의해, 이러한 자계 캔슬 전류 ΔIww의 공급이 실현된다. 다시 말하면, 라이트 드라이브 회로 WWD를 어느 한쪽측에 집중 배치하면, 부전압을 각 라이트 드라이브 회로 WWD에 더 공급할 필요가 있다. 또한, 교대 배치에 의해, 라이트 드라이브 회로 WWD의 배치 레이아웃 완화에 의한 MRAM 디바이스의 소형화에도 기여할 수 있다.
또한, 도 18에서 설명한 바와 같이, 선택 메모리 셀의 터널 자기 저항 소자 TMR의 자화 방향은, 자화 용이축을 따른 자계, 즉 비트선 BL을 흐르는 데이터 기입 전류의 방향에 의해 설정된다. 즉, 라이트 워드선 WWL을 흐르는 데이터 기입 전류의 방향은, 터널 자기 저항 소자 TMR의 자화 방향에는 직접 영향을 주지 않는다. 따라서, 홀수 행과 짝수 행에서, 라이트 워드선 WWL을 흐르는 데이터 기입 전류의 방향이 반대 방향으로 설정되지만 데이터 기입 동작에 방해 되지는 않는다.
또, 도 2에서는 상세한 도시를 생략하고 있지만, 메모리 어레이(10)에 대한 데이터 판독 동작에 대해서도 간단히 설명한다. 데이터 판독 시에서는, 선택 행에 대응하는 리드 워드선 RWL이 H 레벨로 활성화되고, 선택 행의 MTJ 메모리 셀 MC의 각각에서, 액세스 트랜지스터 ATR가 온 상태로 된다. 이에 따라, 비트선 BL1∼BLm의 각각은, 터널 자기 저항 소자 TMR를 통해 접지 전압 Vss와 결합된다. 또한, 도시하지 않은 리드 워드선 RWL의 드라이브 회로에 대해서도, 1행마다 교대로 배치할 수 있다. 또한, 선택 열의 비트선을 소정 전압과 결합함으로써, 터널 자기 저항 소자 TMR의 양단에 전압 차를 생기게 하면, 선택 메모리 셀의 기억 데이터에 따른 전류를, 선택 열의 비트선에 생기게 할 수 있다. 이 결과, 선택 열의 비트선의 통과 전류를 검지함으로써, 선택 메모리 셀에서의 데이터 판독을 실행할 수 있다.
[제1 실시예의 제1 변형예]
도 3을 참조하면, 제1 실시예의 제1 변형예에 따른 구성에서는, 도 2에 도시한 제1 실시예에 따른 구성과 비교하여, 행 선택 회로(20, 21)의 각각에 대응하여, 전류 공급 회로(110, 111)와, 전류 공급선(112, 113)이 설치되는 점이 다르다. 전류 공급 회로(110)는 선택 행의 라이트 워드선 WWL에 공급되는 데이터 기입 전류 Iww를 생성하고, 전류 공급 회로(111)는 인접 행의 라이트 워드선 WWL에 흐르는 자계 캔슬 전류 ΔIww를 생성한다.
데이터 기입 전류 Iww 및 자계 캔슬 전류 ΔIww는 전류 공급선(112, 113)에 의해 각각 공급된다. 즉, 각 라이트 드라이브 회로 WWD는, 전류 공급선(112, 113)을 통해, 전원 전압 Vcc의 공급을 받는다.
도 4는 전류 공급 회로(110, 111)의 구성을 도시한 회로도이다.
도 4를 참조하면, 전류 공급 회로(110)는 전원 전압 Vcc과 전류 공급선(112) 사이에 접속되는 P채널 MOS 트랜지스터(115a)와, 노드 N0와 전원 전압 Vcc 사이에 접속되는 P채널 MOS 트랜지스터(115b)와, 노드 N0 및 접지 전압 Vss 사이에 접속되는 N채널 MOS 트랜지스터(116)를 갖는다. 트랜지스터(115a, 115b)의 각 게이트는 노드 N0와 결합되고, 트랜지스터(116)의 게이트에는 제어 전압 Vrp이 입력된다. 이러한 구성으로 함으로써, 전류 공급 회로(110)는, 트랜지스터(115a, 115b)에 의해서 구성되는 전류 미러에 의해서, 제어 전압 Vrp에 따른 일정 전류를 전류 공급선(112)에 공급한다.
전류 공급 회로(111)는, 전류 공급 회로(110)와 마찬가지의 구성을 갖고, 전류 공급선(113)에 대하여, 제어 전압 Vrp'에 따른 일정 전류를 공급한다. 제어 전압 Vrp 및 Vrp'은, 도 2에 도시한 데이터 기입 전류 Iww 및 자계 캔슬 전류 ΔIww에 각각 대응하여 설정된다.
다시 도 3을 참조하여, 라이트 드라이브 회로 WWD의 구성을 설명한다. 도 3에서도, 라이트 드라이브 회로 WWDj의 구성이 대표적으로 도시된다. 제1 실시예의 제1 변형예에 따른 구성에서는, 트랜지스터(101)는, 전류 공급선(112)과 라이트 워드선 WWLj의 일단측 사이에 전기적으로 결합되며, 트랜지스터(102)는 전류 공급선(113)과 라이트 워드선 WWLj의 일단측 사이에 전기적으로 결합된다. 이러한 구성으로 함으로써, 트랜지스터(101, 102)를 동일한 트랜지스터 사이즈, 즉 동일한 전류 구동 능력을 갖는 트랜지스터로서 설계할 수 있다. 라이트 드라이브 회로 WWDj의 그 밖의 부분의 구성에 대해서는, 도 2에 도시한 것과 마찬가지이다. 또한, 도 3에 도시한 그 밖의 부분의 구성 및 동작에 대해서도, 제1 실시예와 마찬가지이기 때문에 상세한 설명은 반복하지 않는다.
이러한 구성으로 함으로써, 제1 실시예에 따른 구성과 마찬가지로, 선택 행의 라이트 워드선에 소정의 데이터 기입 전류를 공급함과 함께, 인접 행의 라이트 워드선의 각각에, 그 데이터 기입 전류에 의해서 생기는 누설 자계를 상쇄하기 위한 전류를 공급할 수 있다.
[제1 실시예의 제2 변형예]
제1 실시예의 제2 변형예에 따른 구성에서는, 계층적인 디코드에 의해, 라이트 워드선 WWL 에의 전류 공급이 제어되는 구성에 대하여 설명한다.
도 5를 참조하여, 제1 실시예의 제2 변형예에 따른 구성에 있어서는, 메모리 어레이(10)에 배치된 복수의 MTJ 메모리 셀 MC은, 열 방향에 따라서 복수의 메모리 블록 MB으로 분할된다. 도 5에는, 선두의 메모리 블록 MB1이 대표적으로 도시된다. 라이트 워드선 WWL은, 각 메모리 셀 행에서, 메모리 블록 MB마다 분할하여 배치된다. 또한, K개(K: 자연수)의 메모리 셀 행마다 각 메모리 블록 MB에 대하여 공통으로 설치되는 메인 워드선 MWL이 배치된다.
도 5에서는 K=4의 경우를 도시한다. 즉, 각 메모리 블록 MB에서, 1개의 메인 워드선 MWL에 대하여, 4개의 라이트 워드선 WWL이 대응되어 있다. 도 5에는, 선두의 메모리 블록 MB1에서, 제j번째(j: 자연수)의 메인 워드선 MWLj에 대응하는 구성이 대표적으로 도시된다. 즉, 메모리 블록 MB1에서, 메인 워드선 MWLj에 대응하여, 라이트 워드선 WWLj0, WWLj1, WWLj2, WWLj3의 4개의 라이트 워드선 WWL이 배치된다. 리드 워드선 RWL도, 라이트 워드선 WWL과 마찬가지로 배치된다. 즉, 메모리 블록 MB1에서, 메인 워드선 MWLj에 대응하여, 4개의 리드 워드선 RWLj0∼RWLj3이 배치되어 있다.
또한, 각 메모리 블록 MB의 양단에서, 서브 디코드 신호 SD0∼SD3가 전달된다. 서브 디코드 신호 SD0∼SD3는, 각 메모리 블록 MB마다 독립적으로 설정되어, 선택 메모리 셀을 포함하는 메모리 블록(이하,「선택 메모리 블록」이라고도 함)에 있어서, 1개의 메인 워드선 MWL과 대응하는 4개씩의 라이트 워드선 WWL 및 리드 워드선 RWL 중 1개를 선택하기 위해 선택적으로 활성화된다. 예를 들면, 라이트 워드선 WWLj0을 선택하는 경우에는, 서브 디코드 신호 SD0가 H 레벨로 활성화되고, 남은 서브 디코드 신호 SD1∼SD3는 L 레벨로 설정된다. 한편, 비선택의 메모리 블록 MB에서는, 서브 디코드 신호 SD0∼SD3의 각각은 L 레벨로 설정된다.
라이트 드라이브 회로 WWD는, 제1 실시예와 마찬가지로 라이트 워드선 WWL마다 설치된다. 따라서, 각 메모리 블록 MB에서, 라이트 드라이브 회로 WWD는, 라이트 워드선 WWL의 양단부의 한쪽에 대응하여, 1행 걸러 교대로 배치된다. 예를 들면, 도 5에 도시한 바와 같이, 라이트 워드선 WWLj0 및 WWLj1에 각각 대응하는 라이트 드라이브 회로 WWDj0 및 WWDj1와, 라이트 워드선 WWLj2 및 WWLj3에 각각 대응하는 라이트 드라이브 회로 WWDj2 및 WWDj3는, 상호 반대 방향으로 배치되어 있다.
각 라이트 드라이브 회로 WWD는, 제1 실시예와 마찬가지로 동작하고, 대응하는 라이트 워드선이 선택된 경우에는, 데이터 기입 전류 Iww를 대응하는 라이트 워드선에 공급하고, 인접 행이 선택된 경우에는, 자계 캔슬 전류 ΔIww를 대응하는 라이트 워드선에 공급한다. 도 5에서는, 일례로서 라이트 워드선 WWLj0 및 WWLj1에 대응하여 설치되는 라이트 드라이브 회로의 구성이 도시된다.
라이트 워드선 WWLj0에 대응하여 설치되는 라이트 드라이브 회로 WWDj0에서는, 데이터 기입 전류 Iww를 공급하기 위한 트랜지스터(101)는, 대응하는 서브 디코드 신호 SD0를 전달하는 신호선과 라이트 워드선 WWLj0 사이에 설치되고, 자계 캔슬 전류 ΔIww를 공급하기 위한 트랜지스터(102)는, 전원 전압 Vcc 및 라이트 워드선 WWLj0의 사이에 설치된다. 트랜지스터(103)는, 제1 실시예에 따른 구성과 마찬가지로, 접지 전압 Vss 및 라이트 워드선 WWLj0의 사이에 설치된다.
노드 N1 및 N3에는, 대응하는 메인 워드선 MWLj의 반전 레벨을 나타내는 /MWLj가 입력된다. 따라서, 대응하는 메인 워드선 MWLj가 H 레벨로 활성화되면, 트랜지스터(101)가 온 상태로 되고, 트랜지스터(103)가 오프 상태로 된다. 따라서, 라이트 워드선 WWLj에는, 메인 워드선 MWLj가 H 레벨로 활성화되며, 또한 서브 디코드 신호 SD0가 H 레벨로 활성화되었을 때, 데이터 기입 전류 Iww가 공급된다.
라이트 드라이브 회로 WWDj0는, 서브 디코드 신호 SD2 및 SD3의 OR 논리 연산 결과를 출력하는 논리 게이트(121)와, 논리 게이트(121)의 출력과 메인 워드선 MWLj의 전압 레벨과의 NAND 논리 연산 결과를 노드 N2에 출력하는 논리 게이트(122)를 더 갖는다. 따라서, 트랜지스터(102)는, 대응하는 라이트 워드선 WWLj0에 인접하는 라이트 워드선 WWLj2 및 WWLj3 중 어느 하나가 선택된 경우에 온상태로 된다. 이 결과, 선택 행에서의 데이터 기입 전류 Iww에 의해 생기는 누설 자계를 상쇄하기 위한 자계 캔슬 전류 ΔIww가, 라이트 워드선 WWLj2 또는 WWLj3을 흐르는 데이터 기입 전류 Iww와는 반대 방향으로, 라이트 워드선 WWLj0이 흐른다.
이것에 대하여, 대응하는 메인 워드선 MWLj가 L 레벨로 비활성화되어 있는 경우에는, 라이트 워드선 WWLj0은 접지 전압 Vss으로 고정된다. 따라서, 라이트워드선 WWLj0의 양단이 접지 전압 Vss으로 고정되기 때문에 전류는 흐르지 않는다.
라이트 워드선 WWLj1에 대응하여 설치되는 라이트 드라이브 회로 WWDj1는, 인접 행의 하나가 다른 메인 워드선 MWLj+1(도시 생략)에 대응되기 때문에, 디코드 구성이 조금 다르다.
라이트 드라이브 회로 WWDj1에서는, 트랜지스터(101)는, 대응하는 서브 디코드 신호 SD1를 전달하는 신호선과 라이트 워드선 WWLj1 사이에 설치되고, 트랜지스터(102, 103)는, 라이트 드라이브 회로 WWDj0와 마찬가지로, 전원 전압 Vcc 및 접지 전압 Vss과 라이트 워드선 WWLj1 사이에 각각 설치된다. 노드 N1 및 N3에는, 라이트 드라이브 회로 WWDj0와 마찬가지로, 메인 워드선 MWLj의 반전 레벨에 상당하는 /MWLj가 전달된다.
라이트 드라이브 회로 WWDj1는, 또한, 메인 워드선 MWLj의 전압 레벨과 서브 디코드 신호 SD3의 전압 레벨의 AND 논리 연산 결과를 출력하는 논리 게이트(123)와, 메인 워드선 MWLj+1의 전압 레벨과 서브 디코드 신호 SD2의 전압 레벨과의 AND 논리 연산 결과를 출력하는 논리 게이트(124)와, 논리 게이트(123, 124)의 각각의 출력 간의 NOR 연산 결과를 노드 N2에 출력하는 논리 게이트(125)를 갖는다.
이러한 구성으로 함으로써, 라이트 워드선 WWLj3 또는 메인 워드선 MWLj+1에 대응하는 선두의 라이트 워드선(도시 생략) 중 어느 하나가 선택된 경우에, 트랜지스터(102)는 턴 온하여, 라이트 워드선 WWLj1에 대하여 자계 캔슬 전류 ΔIww를 공급한다.
라이트 드라이브 회로 WWDj2 및 WWDj3에 대하여도, 라이트 드라이브 회로WWDj1 및 WWDj0와 마찬가지로 서브 디코드 신호 SD0∼SD3가 전달된다. 라이트 드라이브 회로 WWDj3는, 대응하는 라이트 워드선 WWLj3과, 인접 행의 라이트 워드선 WWLj0, WWLj1의 양방이 동일한 메인 워드선 MWLj에 대응하기 때문에, 라이트 드라이브 회로 WWDj0과 마찬가지의 구성에서, 서브 디코드 신호가 적절하게 교체된다. 이것에 대하여, 라이트 드라이브 회로 WWDj2는, 인접하는 라이트 워드선의 한쪽이, 상이한 메인 워드선 MWLj-1에 대응되어 있으므로, 라이트 드라이브 회로 WWDj1와 마찬가지의 구성을 적용하여, 서브 디코드 신호를 적절하게 교체할 필요가 있다.
이러한 구성으로 함으로써, 계층적인 디코드에 기초하여 라이트 워드선 WWL에의 전류 공급을 제어하는 경우에서도, 인접 행의 비선택 메모리 셀에 대한 데이터 오기입의 발생을 방지할 수 있다. 또한, 계층적인 디코드 구성으로 함으로써, 메모리 어레이가 대규모화된 경우에도, 칩 면적의 증대를 피할 수 있다. 즉, 메모리 셀 행 수가 증대한 경우에도, 도 2에 도시한 행 디코더(22, 23)의 회로 면적이 증대하여, MRAM 디바이스가 현저히 대형화되는 것을 방지할 수 있다.
[제1 실시예의 제3 변형예]
제1 실시예 및 그 제1 변형예, 제2 변형예에서는, 라이트 워드선 WWL의 단부에 대응하여 라이트 드라이브 회로를 배치하는 구성을 설명하였다. 제1 실시예의 제3 변형예에서는, 이에 부가하여, 라이트 워드선 WWL의 중간점에 대하여도 라이트 드라이브 회로를 배치하는 구성에 대하여 설명한다.
도 6 내지 도 9는, 제1 실시예의 제3 변형예에 따른 라이트 워드선에의 데이터 기입 전류 공급의 예를 설명하는 회로도이다.
도 6을 참조하면, 제1 실시예의 제3 변형예에 따른 구성에서는, 메모리 어레이(10)는, 중간 노드(중간점) Nm을 경계로 하여 메모리 블록 MBa와 MBb으로 분할된다. 또한, 각 라이트 워드선 WWL의, 일단, 중간점 및 타단에 각각 대응하여, 전원 배선(201, 202, 203)이 각각 설치된다. 전원 배선(201, 202, 203)의 각각은, 전원 전압 Vcc을 전달한다. 라이트 드라이브 회로 WDC는, 1행 걸러, 라이트 워드선 WWL의 양단부 또는 중간점에 대응하여 설치된다.
또, 도 6 내지 도 9에서는, 비트선 및 비트선 드라이브 회로의 도시를 생략하고 있지만, 도 2에 도시한 구성과 마찬가지로, 메모리 셀 열에 각각 대응하여, 비트선 BL 및 비트선 드라이브 회로 BDVa, BDVb가 배치되어 있다.
홀수 행의 라이트 워드선 WWL에 대해서는, 양단부에 각각 대응하여 라이트 드라이브 회로 WDCa 및 WDCb가 배치되고, 또한, 라이트 워드선 WWL의 중간점은 접지 전압 Vss와 접속된다.
라이트 드라이브 회로 WDCa에는, 메모리 블록의 선택 정보를 반영한 행 선택 신호/RDAi가 입력된다. 여기서, 첨자 i는, 몇번째의 메모리 셀 행인지를 나타내는 자연수이다. 행 선택 신호/RDAi는, 메모리 블록 MBa이 선택되고, 또한 제i행이 선택된 경우에 L 레벨로 활성화되고, 그 이외의 경우에는 비활성화된다. 마찬가지로, 라이트 드라이브 회로 WDCb에는, 메모리 블록 MBb이 선택된 경우에, 행 선택 결과에 따라서 선택적으로 L레벨로 활성화되는 행 선택 신호/RDBi가 입력된다.
대표적으로, 홀수 행의 라이트 워드선 WWLj-1에 대응하는 구성을 설명하면, 메모리 블록 MBa에서 제(j-1)행에 배치되는 라이트 드라이브 회로 WDCa는, 라이트워드선 WWLj-1의 일단측(메모리 블록 MBa측)에 상당하는 노드 Na(j-1)와 전원 배선(201) 사이에 병렬로 접속된 P채널 MOS 트랜지스터(210, 212)를 갖는다. 트랜지스터(210)는, 행 선택 신호/RDAj-1의 활성화(L 레벨)에 응답하여 온 상태로 한다. 트랜지스터(212)는, 인접 행에 대응하는 행 선택 신호/RDAj 및 /RDAj-2 중 어느 하나가 L 레벨로 활성화되면 온 상태로 된다.
메모리 블록 MBb에서 제(j-1)행에 배치되는 라이트 드라이브 회로 WDCb는, 라이트 워드선 WWLj-1의 타단측(메모리 블록 MBb측)에 상당하는 노드 Nb(j-1)와 전원 배선(203) 사이에 병렬로 접속된 P채널 MOS 트랜지스터(214, 216)를 갖는다. 트랜지스터(214)는, 행 선택 신호/RDBj-1의 활성화(L 레벨)에 응답하여 온 상태로 된다. 트랜지스터(216)는, 인접 행에 대응하는 행 선택 신호/RDBj 및 /RDBj-2 중 어느 하나가 L 레벨로 활성화되면 온 상태로 된다.
짝수 행의 라이트 워드선 WWL에 대해서는, 중간점에 대응하여 라이트 드라이브 회로 WDCm이 배치되고, 또한, 라이트 워드선 WWL의 양단은 선택 스위치를 통해 접지 전압 Vss와 접속된다.
라이트 드라이브 회로 WDCm에는, 메모리 블록의 선택 정보를 반영하지 않는, 도 2에 도시한 바와 마찬가지인 로우 디코드 신호(/RDj 등)이 입력된다. 각각의 로우 디코드 신호는, 메모리 블록의 선택 정보에 관계없이 행 선택 결과에 따라서 선택적으로 L 레벨로 활성화된다.
대표적으로, 짝수 행의 라이트 워드선 WWLj에 대응하는 구성을 설명하면, 제 j행에 배치되는 라이트 드라이브 회로 WDCm은, 중간점에 상당하는 노드 Nm(j) 및전원 배선(202)의 사이에 병렬로 접속되는 P채널 MOS 트랜지스터(218, 220)를 갖는다. 트랜지스터(218)는, 로우 디코드 신호/RDj의 활성화(L 레벨)에 응답하여 온 상태로 되고, 트랜지스터(220)는, 인접 행에 대응하는 로우 디코드 신호/RDj-1 또는 /RDj+1이 L 레벨로 활성화되면 온 상태로 된다.
라이트 워드선 WWLj의 일단측에 상당하는 노드 Na(j)는, 선택 스위치로서 설치되는 N채널 MOS 트랜지스터(232)를 통해, 접지 전압 Vss과 접속된다. 트랜지스터(232)는 메모리 블록 MBa이 선택되며, 또한, 대응하는 제j행, 인접 행인 제(j-1) 행 및 제(j+1) 행 중 어느 하나가 선택되면 온 상태로 된다. 마찬가지로, 라이트 워드선 WWLj의 타단측에 상당하는 노드 Nb(j)는, 선택 스위치로서 설치되는 N채널 MOS 트랜지스터(234)를 통해, 접지 전압 Vss과 접속된다. 트랜지스터(234)는, 메모리 블록 MBb이 선택되며, 또한, 대응하는 제j행, 인접 행인 제(j-1)행 및 제(j+1)행 중 어느 하나가 선택되면 온 상태로 된다.
트랜지스터(210, 214, 218)의 전류 구동 능력(트랜지스터 사이즈)는, 선택 행의 데이터 기입 전류 Iww에 대응하여 설계되고, 트랜지스터(212, 216, 220)의 전류 구동 능력(트랜지스터 사이즈)은 인접 행의 자계 캔슬 전류 ΔIww에 대응하여 설계된다.
그 밖의 라이트 워드선 WWL에 대해서도, 라이트 워드선 WWLj-1(홀수 행) 또는 라이트 워드선 WWLj(짝수 행)중 어느 하나와 마찬가지인 구성이 설치된다.
일례로서, 선택 메모리 셀이 메모리 블록 MBa의 제j행에 속하는 경우에는, 로우 디코드 신호/RDj 및 행 선택 신호/RDAj가 L 레벨로 활성화되며, 그 밖의 로우디코드 신호 및 행 선택 신호는 H 레벨로 비활성화된다. 따라서, 선택 행인 제j행에서는, 트랜지스터(218, 232)가 온 상태로 되고, 그 밖의 트랜지스터(220, 234)는 오프 상태로 된다. 이 결과, 선택 행의 라이트 워드선 WWLj에는, 메모리 블록 MBa에 대한 영역에만, 트랜지스터(218)의 전류 구동 능력에 따른 데이터 기입 전류 Iww가 흐른다.
한편, 인접 행의 제(j-1)행에서는, 트랜지스터(212)가 온 상태로 되고, 트랜지스터(210, 214, 216)는 오프 상태로 된다. 이 결과, 인접 행의 라이트 워드선 WWLj-1에는, 메모리 블록 MBa에 대응하는 부분에만, 자계 캔슬 전류 ΔIww가, 선택 행(라이트 워드선 WWLj)에서의 데이터 기입 전류 Iww와 반대 방향으로 흐른다. 마찬가지로, 또 하나의 인접 행인 제(j+1)행에서는, 트랜지스터(242)가 온 상태로 되고, 트랜지스터(240, 244, 246)가 오프 상태로 된다. 이 결과, 라이트 워드선 WWLj+1에서도, 라이트 워드선 WWLj를 흐르는 데이터 기입 전류 Iww에서 생기는 누설 자계를 상쇄하기 위한 자계 캔슬 전류 ΔIww가, 메모리 블록 MBa에 대응하는 부분에만 흐른다.
또한, 또 하나의 예로서, 선택 메모리 셀이 메모리 블록 MBb의 제(j-1)행에 속하는 경우에 대하여 설명한다. 이 경우에는, 로우 디코드 신호/RDj-1 및 행 선택 신호/RDBj-1가 L 레벨로 활성화되고, 남은 로우 디코드 신호 및 행 선택 신호는 H 레벨로 비활성화된다. 따라서, 선택 행인 제(j-1)행에서는, 트랜지스터(214)만이 온 상태로 되고, 다른 트랜지스터(210, 212, 216)는 오프 상태로 된다. 이에 따라, 선택 행의 라이트 워드선 WWLj-1에는, 메모리 블록 MBb에 대응하는 부분에만, 트랜지스터(214)의 전류 구동 능력에 따른 데이터 기입 전류 Iww가 흐른다.
인접 행인 제j행에서는, 트랜지스터(220, 234)가 온 상태로 되고, 트랜지스터(218, 232)가 오프 상태로 된다. 인접 행의 라이트 워드선 WWLj에는, 메모리 블록 MBb에 대응하는 부분에만, 자계 캔슬 전류 ΔIww가, 선택 행(라이트 워드선 WWLj-1)에서의 데이터 기입 전류 Iww와 반대 방향으로 흐른다. 마찬가지로, 도시하지 않은 제(j-2)행의 라이트 워드선 WWLj-2에서도, 메모리 블록 MBb에 대응하는 부분에만, 자계 캔슬 전류 ΔIww가 흐른다.
한편, 선택 행도 인접 행도 아닌 제(j+1)행에서는, 트랜지스터(240, 242, 244, 246)의 각각은 오프 상태로 되므로, 라이트 워드선 WWLj-1은 접지 전압 vss과 결합되어 전류는 흐르지 않는다.
이와 같이, 제1 실시예의 제3 변형예에 따른 구성에서는, 라이트 워드선 WWL의 중간점에도 대응하여 라이트 드라이브 회로를 배치하기 때문에, 선택 행 및 인접 행에 대응하는 라이트 워드에 있어서, 선택 메모리 셀에 대응하는 일부분에만, 데이터 기입 전류 Iww 또는 자계 캔슬 전류 ΔIww를 흘리는 것이 가능하다. 따라서, 선택 행에 속하는 비선택 메모리 셀 중, 선택 메모리 셀과 상이한 메모리 블록에 속하는 메모리 셀군에 대한 데이터 오기입의 발생을 더욱 강력하게 방지할 수 있다. 또한, 라이트 워드선 WWL에서의 데이터 기입 전류 Iww의 경로를 짧게, 즉 저저항화할 수 있기 때문에, 데이터 기입 동작의 고속화 및 소비 전력의 삭감을 도모하는 것도 가능하다.
또한, 선택 행의 라이트 워드선 WWL의 일부분을 흐르는 데이터 기입 전류에의해서 인접 행에 영향을 주는 자계 노이즈에 대해서도, 역방향의 자계 캔슬 전류 ΔIww를 흘림으로써 제1 실시예 및 그 제1, 2 변형예와 마찬가지로, 데이터 오기입의 발생을 억제할 수 있다.
또는, 도 7에 도시한 바와 같이, 짝수 행의 라이트 워드선 WWLj에서, 라이트 드라이브 회로 WDCm의 배치를 생략하여, 중간점에 상당하는 노드 Nm(j)를 전원 배선(202)과 직접 접속하는 구성으로 하여도 된다. 이 경우에는, 트랜지스터(232, 234)와 각각 병렬로 접속되는, 트랜지스터(233, 235)가 더 배치된다. 여기서, 트랜지스터(232, 234)의 전류 구동 능력(트랜지스터 사이즈)는, 선택 행의 데이터 기입 전류 Iww에 대응하여 설계되며, 트랜지스터(233, 235)의 전류 구동 능력(트랜지스터 사이즈)은 인접 행의 자계 캔슬 전류 ΔIww에 대응하여 설계된다. 또한, 트랜지스터(232, 234)의 온·오프를, 해당 행의 행 선택 신호 RDAj 및 RDBj에 각각 응답하여 제어하고, 트랜지스터(233)의 온·오프를, 인접 행의 행 선택 신호 RDAj-1와 RDAj+1와의 OR 논리 연산 결과에 응답하여 제어하며, 트랜지스터(235)의 온·오프를, 인접 행의 행 선택 신호 RDBj-1와 RDBj+1와의 OR 논리 연산 결과에 응답하여 제어함으로써, 데이터 기입 전류 Iww 및 자계 캔슬 전류 ΔIww를 도 6에 도시한 구성과 마찬가지로 공급할 수 있다.
또한, 도 8에 도시한 바와 같이, 도 7의 구성에서, 짝수 행의 라이트 워드선(예를 들면 WWLj)의 양단에 각각 배치된 트랜지스터(232, 233, 234, 235)에 대하여, 트랜지스터(232, 234)의 온·오프를 행 디코드 신호 RDj에 따라서 공통으로 제어하고, 트랜지스터(235, 237)의 온·오프를 행 디코드 신호 RDj-1 및 RDj+1에 따라서 공통으로 제어하는 구성으로 하는 것도 가능하다. 이 경우에는, 메모리 블록 MBa, MBb의 선택 결과에 관계없이, 각 워드선 WWL의 전체 길이 부분에 데이터 기입 전류 Iww 및 자계 캔슬 전류 ΔIww가 흐르지만, 라이트 드라이브 회로 WDCa, WDCb를 구성하는 트랜지스터군을 분할 배치할 수 있으므로, 각 라이트 워드선 WWL의 일단측에만 라이트 드라이브 회로 WWD를 배치하는 도 5에 도시한 구성과 비교하여, 각 라이트 드라이브 회로 WDCa, WDCb를 소형화할 수 있다.
마찬가지로, 도 9에 도시한 바와 같이, 도 6의 구성에서, 홀수 행의 라이트 워드선(예를 들면 WWLj)의 양단에 각각 배치된 라이트 드라이브 회로 WDCa 및 WDCb의 각각을 공통의 행 디코드 신호에 의해 제어하는 구성으로 하는 것도 가능하다.
또, 도 6 내지 도 9에서는 도시를 생략하고 있지만, 라이트 드라이브 회로 WDCa, WDCb, WDCm의 각각에서, 도 2에 도시한 라이트 드라이브 회로 WWDj 중의 트랜지스터(103)에 상당하는 트랜지스터를, 대응하는 노드와 접지 전압 Vss 사이에 설치하는 것도 가능하다. 이 경우에는, 선택 행 및 인접 행 중 어디에도 대응하지 않은 라이트 워드선 WWL을 빠르게 방전하여 비선택 상태로 할 수 있다.
또한, 도 6 내지 도 9의 구성에서는, 전원 배선(201∼203)에 의해, 전원 전압 Vcc이 공급되는 구성을 도시하였지만, 도 3에 도시한 2종류의 전류 공급 회로(110, 111) 및 전류 공급선(112, 113)을, 전원 배선(201∼203)의 각각을 대신하여 배치하는 구성으로 하는 것도 가능하다.
[제2 실시예]
제2 실시예에서는, 라이트 드라이브 회로를 구성하는 트랜지스터군의 바람직한 제어 타이밍에 대하여 설명한다.
도 10은, 제2 실시예에 따른 데이터 기입 전류 및 자계 캔슬 전류의 공급을 설명하는 개념도이다.
도 10을 참조하여, 제1 실시예 및 이들 변형예와 마찬가지로, 제2 실시예에 따른 구성에서도, 라이트 드라이브 회로 WWD는, 노드 N1, N2 및 N3의 전압에 각각 따라서 온·오프하는, 트랜지스터(101, 102, 103)를 갖는다. 따라서, 대응하는 메모리 셀 행이 선택된 경우에는, 트랜지스터(101)에 의해 데이터 기입 전류 Iww가 공급되며, 대응하는 메모리 셀 행이 인접 행인 경우에는, 자계 캔슬 전류 ΔIww가 트랜지스터(102)에 의해 공급된다. 또한, 인접 행 이외의 비선택 행에서는, 트랜지스터(103)가 온 상태로 되어, 대응하는 라이트 워드선 WWL이 접지 전압 Vss으로 방전된다.
그러나, 일단 선택된 라이트 워드선 WWL이 트랜지스터(103)가 온 상태로 됨에 의해 방전되는 경우에, 트랜지스터(103)가 데이터 기입 전류 Iww에 상당하는 전류 구동 능력을 갖을 때에는, 트랜지스터(103)가 온 상태일 때에, 대응하는 라이트 워드선 WWL을 데이터 기입 전류 Iww와 동등한 전류가 역방향으로 흐르게 된다. 이러한 현상이 발생하면, 대응하는 라이트 워드선 WWL이 비선택 상태로 복귀하는 타이밍이 지연되어, 오동작의 원인으로 된다.
따라서, 제2 실시예에 따른 구성에서는, 트랜지스터(103)의 전류 구동 능력은, 데이터 기입 전류 Iww보다도 작아지도록 설계된다. 이러한 구성으로 하기 위해서는, 트랜지스터(103)의 전류 구동 능력(트랜지스터 사이즈)를, 데이터 기입 전류 Iww(예를 들면, 트랜지스터(101)의 전류 구동 능력)를 고려하여, 이것보다 작아지도록 설계하면 된다.
또는, 도 11에 도시한 바와 같이, 트랜지스터(103)를 통해 라이트 워드선 WWL 및 접지 전압 Vss 사이에 형성되는 전류 경로 내에, 예를 들면 저항 소자로 구성되는 전류 제한 소자(130)를 삽입하는 구성으로 하여도 된다. 이 결과, 트랜지스터(103)가 온 상태로 된 경우에 라이트 워드선 WWL 상을 흐르는 전류를, 데이터 기입 전류 Iww보다 작게 할 수 있으므로, 행 선택의 전환 시에서, 선택 행 또는 인접 행에 대응하는 라이트 워드선 WWL을 빠르게 비선택 상태로 이행할 수 있다.
도 12는, 데이터 기입 전류 및 자계 캔슬 전류의 제2 실시예에 따른 공급 타이밍을 설명하는 동작 파형도이다. 도 12에서는, 제j행이 선택된 경우의 동작 파형도가 도시된다.
도 12를 참조하면, 데이터 기입 동작의 개시 시에서, 선택 행의 라이트 드라이브 회로 WWDj의 노드 N1가 행 선택 결과에 따라서 H 레벨로부터 L 레벨로 변화하는 시각 t1보다도 빠른 시각 t0에서, 인접 행에 대한 라이트 드라이브 회로 WWDj+1, WWDj-1의 노드 N2는 L 레벨로 설정되며, 인접 행을 제외한 비선택 행에 대응하는 라이트 드라이브 회로의 노드 N3은 H 레벨로 설정된다. 이에 따라, 인접 행의 라이트 워드선 WWLj-1 및 WWLj+1에 대한 자계 캔슬 전류 ΔIww의 공급 개시 타이밍은, 선택 행의 라이트 워드선 WWLj에 대한 데이터 기입 전류 Iww의 공급 개시 타이밍보다도 빠르게 된다.
또한, 데이터 기입 동작의 종료 시에서는, 라이트 드라이브 회로 WWDj(선택행)의 노드 N1가 L 레벨로부터 H 레벨로 변화하는 시각 t2보다도 후의 시각 t3에 있어서, 라이트 드라이브 회로 WWDj-1, WWDj+1(인접 행)의 노드 N2, 및 인접 행 이외의 비선택 행하여 대응하는 라이트 드라이브 회로의 N3은, H 레벨로 변화하기 시작한다. 행 선택 회로(20, 21)로부터의 디코드 결과의 전달 타이밍은, 라이트 드라이브 회로 WWD에서의 노드 N1∼N3의 레벨이 상술한 타이밍에서 변화하도록 설정된다.
이 결과, 인접 행에서의 자계 캔슬 전류 ΔIww의 공급 기간(시각 t0∼t3에 대응)은, 선택 행에서의 데이터 기입 전류 Iww의 공급 기간(시각 t1∼t2에 대응)을 포함하도록 설정된다. 이에 따라, 자계 캔슬 전류에 의한 누설 자계가 상쇄를 보다 확실하게 행하여, 데이터 오기입의 발생을 보다 확실하게 방지할 수 있다.
[제3 실시예]
제3 실시예에서는, 데이터 기입 전류 Iww와 자계 캔슬 전류 ΔIww와의 비의 설정에 대하여 설명한다.
도 13은, 제3 실시예에 따른 데이터 기입 전류 및 자계 캔슬 전류의 비의 설정을 설명하기 위한 개념도이다.
도 13을 참조하면, 선택 행의 라이트 워드선(이하,「선택 WWL」이라고도 표기함)에, 데이터 기입 전류 Iww가 흐르고, 인접하는 라이트 워드선(이하,「인접 WWL」이라고도 표기함)에 자계 캔슬 전류 ΔIww가 흐른다. 여기서, 데이터 기입 전류 Iww 에 대한 자계 캔슬 전류 ΔIww의 비, 즉, ｜ΔIww｜/｜Iww｜는, β (β:O<β<1의 실수)로 나타낸다. 또한, 각 라이트 워드선 WWL 사이에서의 발생 자계의 누설 비율을 α(α:0<α<1의 실수)로 나타낸다. 즉, 임의의 라이트 워드선 WWL을 흐르는 전류에 의해 대응하는 메모리 셀 행의 MTJ 메모리 셀에 작용하는 자계의 강도와, 해당 전류에 의해 인접 행의 MTJ 메모리 셀에 작용하는 자계의 강도와의 비는, 1:α로 나타낸다.
따라서, 선택 WWL을 흐르는 데이터 기입 전류 Iww에 의해 발생되고, 선택 행의 MTJ 메모리 셀(터널 자기 저항 소자 TMR)에 작용하는 자계의 강도를 H로 나타내면, 데이터 기입 전류 Iww에 의해 인접 행의 비선택 메모리 셀에 작용하는 자계의 강도는, "α·H"로 나타낸다. 또한, 인접 WWL을 흐르는 자계 캔슬 전류 -ΔIww(부호는, 데이터 기입 전류 Iww와 역방향인 것을 나타냄)에 의해서, 해당 인접 행의 MTJ 메모리 셀(터널 자기 저항 소자 TMR)에 작용하는 자계의 강도는, "-β·H"로 나타낸다. 또한, 인접 행의 자계 캔슬 전류 -ΔIww에 의해서, 선택 행의 MTJ 메모리셀에 작용하는 자계는, 자계의 누설 비율 α을 곱하여 "-α·β·H"로 나타낸다.
이들 복수의 자계의 합에 의해서, 선택 행의 MTJ 메모리 셀에 작용하는 자계 Hsl은, 하기 수학식 1로 표현된다.
또한, 인접 행의 MTJ 메모리 셀에 작용하는 자계 Hns는, 하기 수학식 2로 나타낸다.
따라서, 상기 수학식 1, 2에 의해, 선택 행의 MTJ 메모리 셀에 대하여 데이터 기입을 실행하기 위해서는, 최저한 Hsl>0인 것이 필요하다. 따라서, 이 조건으로부터 α 및 β에 대하여, 하기 수학식 3이 유도된다.
또한, 인접 행의 MTJ 메모리 셀에 대한 데이터 오기입을 방지하기 위해서는, Hsl> Hns가 최저한 필요로 되기 때문에, 하기 수학식 4가 더욱 유도된다.
이와 같이, 데이터 기입 전류 Iww에 대한 자계 캔슬 전류 ΔIww의 비 β를, 인접하는 라이트 워드선 WWL 사이에서의 자계의 누설 비율 α를 고려하여, 상기 수학식 3 및 수학식 4에 기초하여 정량적으로 정할 수 있다. 이에 따라, 제1 실시예 및 그 변형예와 제2 실시예에 따른 구성에서, 자계 캔슬 전류 ΔIww의 전류량을 적절하게 설정할 수 있다. 또, 그 때에 도 16에 도시한 아스테로이드의 특성선을 고려하면, 더욱 확실하게 데이터 오기입을 방지할 수 있다.
[제4 실시예]
제4 실시예에서는, 선택 열의 비트선에 공급되는 데이터 기입 전류로부터의누설 자계를 상쇄하기 위한 자계 캔슬 전류를 공급하는 구성에 대하여 설명한다.
도 14는, 제4 실시예에 따른 비트선 드라이브 회로의 구성을 도시한 회로도이다.
도 14에 도시한 비트선 드라이브 회로 BDVa 및 BDVb는, 도 2에 도시된 바와 같이, 비트선 BL1∼BLm의 각각의 일단측 및 타단측에 각각 대응하여 배치된다. 도 14에는 대표적으로 비트선 BLj에 대응하여 설치되는 비트선 드라이브 회로 BDVaj 및 BDVbj의 구성이 도시된다.
비트선 드라이브 회로 BDVaj는, 전원 전압 Vcc 및 비트선 BLj의 일단측 사이에 병렬로 접속되는 P채널 MOS 트랜지스터(150, 152)와, 비트선 BLj와 접지 전압 Vss 사이에 접속되는 N채널 MOS 트랜지스터(154)를 갖는다. 트랜지스터(150, 152 및 154)의 게이트는, 노드 N11, N12 및 N13과 각각 접속된다.
트랜지스터(150)는, 선택 열의 비트선 BL에 흐르는 데이터 기입 전류 Iwwb에 따른 전류 구동 능력(트랜지스터 사이즈)을 갖는다. 마찬가지로, 트랜지스터(152)는, 인접하는 비트선에 데이터 기입 전류 Iwwb가 흐른 경우에서의 누설 자계를 캔슬하기 위한 자계 캔슬 전류 ΔIwwb에 따른 전류 구동 능력(트랜지스터 사이즈)을 갖는다.
비트선 드라이브 회로 BDVaj는, 또한, 대응하는 비트선 BLj가 선택된 경우에 H 레벨로 활성화되는 컬럼 선택선 CSLj 및 기입 데이터 DIN의 NAND 논리 연산 결과를 노드 N11에 출력하는 논리 게이트(160)와, 인접 행의 컬럼 선택 결과를 반영한 컬럼 선택선 CSLj-1 및 CSLj+1의 OR 논리 연산 결과를 출력하는 논리 게이트(162)와, 논리 게이트(162)의 출력과 기입 데이터 DIN의 반전 데이터/DIN의 NAND 논리 연산 결과를 노드 N12에 출력하는 논리 게이트(164)와, 노드 N11 및 N12의 AND 논리 연산 결과를 노드 N13에 출력하는 논리 게이트(166)를 갖는다.
이러한 구성으로 함으로써, 트랜지스터(150)는, 대응하는 메모리 셀 열이 선택되며, 또한 기입 데이터 DIN이 H 레벨인 경우에 온 상태로 된다. 트랜지스터(152)는, 인접하는 제(j-1) 및 제(j+1) 행 중 어느 하나가 선택되고, 또한 기입 데이터 DIN이 L 레벨일 때 온 상태로 된다. 트랜지스터(154)는, 트랜지스터(150, 152)의 양방이 오프되는 경우에 온 상태로 된다.
마찬가지로, 비트선 드라이브 회로 BDVbj는, 전원 전압 Vcc 및 비트선 BLj의 타단측 사이에 병렬로 접속되는 P채널 MOS 트랜지스터(170, 172)와, 비트선 BLj와 접지 전압 Vss 사이에 접속되는 N채널 MOS 트랜지스터(174)를 갖는다. 트랜지스터(170, 172, 174)의 게이트는, 노드 N21, N22 및 N23와 각각 접속된다.
트랜지스터(170)는, 데이터 기입 전류 Iwwb에 따른 전류 구동 능력(트랜지스터 사이즈)를 갖는다. 마찬가지로, 트랜지스터(172)는, 자계 캔슬 전류 ΔIwwb에 따른 전류 구동 능력(트랜지스터 사이즈)을 갖는다.
비트선 드라이브 회로 BDVbj는, 또한, 컬럼 선택선 CSLj 및 기입 데이터의 반전 데이터/DIN의 NAND 논리 연산 결과를 노드 N21에 출력하는 논리 게이트(180)와, 인접 행의 컬럼 선택 결과를 반영한 컬럼 선택선 CSLj-1 및 CSLj+1의 OR 논리 연산 결과를 출력하는 논리 게이트(182)와, 논리 게이트(182)의 출력과 기입 데이터 DIN의 NAND 논리 연산 결과를 노드 N22에 출력하는 논리 게이트(184)와, 노드N21 및 N22의 AND 논리 연산 결과를 노드 N13에 출력하는 논리 게이트(186)를 갖는다.
이러한 구성으로 함으로써, 트랜지스터(170)는, 대응하는 메모리 셀 열이 선택되고, 또한 기입 데이터 DIN이 L 레벨인 경우에 온 상태로 된다. 트랜지스터(172)는, 인접하는 제(j-1) 및 제(j+1) 행 중 어느 하나가 선택되고, 또한 기입 데이터 DIN이 H 레벨일 때에 온 상태로 된다. 트랜지스터(174)는, 트랜지스터(170, 172)의 양방이 오프되는 경우에 온 상태로 된다.
예를 들면, 제j열에 속하는 선택 메모리 셀에 H 레벨을 기입하는 경우에는, 트랜지스터(150, 174)이 온 상태로 됨으로써, 비트선 드라이브 회로 BDVaj로부터 BDVbj를 향하는 방향으로 데이터 기입 전류 Iwwb가 흐른다. 이것에 대하여, 기입 데이터 DIN가 L 레벨일 때에는, 트랜지스터(170, 154)가 온 상태로 됨으로써, L 레벨의 데이터를 기입하는 경우와는 반대 방향으로 데이터 기입 전류 Iwwb가 흐른다.
한편, 인접하는 제(j-1)열 혹은 제(j+1)열이 선택된 경우에는, 기입 데이터가 H 레벨인 경우에는 트랜지스터(172, 154)가 온 상태로 되고, 기입 데이터가 L 레벨인 경우에는 트랜지스터(152, 174)가 온 상태로 된다. 이에 따라, 인접 열의 비트선 상을 흐르는 데이터 기입 전류와 반대 방향으로, 자계 캔슬 전류 ΔIwwb를 흘릴 수 있다.
이러한 구성으로 함으로써, 선택 열에 대응하는 비트선으로부터 발생하는 누설 자계에 기인하는 데이터 오기입에 대해서도 방지하는 것이 가능해진다.
또, 행 방향의 데이터 기입 전류에 주목한 제1 실시예의 변형예와 제2 실시예 및 제3 실시예에서 각각 설명한 구성의 변경예의 각각은, 열 방향의 데이터 기입 전류에 주목한 제4 실시예에 따른 구성과도 조합하는 것이 가능하다.
본 발명에 따르면, 각 기입 선택선에서의 전류 방향을 일정하게 유지한 다음에, 선택 행의 기입 선택선을 흐르는 데이터 기입 전류로부터의 누설 자계를 상쇄하기 위한 전류를, 인접 행의 기입 선택 선에 흘릴 수 있으므로, 회로 구성의 복잡화를 초래하지 않고, 인접 행에서의 데이터 오기입의 발생을 방지할 수 있다.

Claims (3)

  1. 각각이 기억 데이터에 따른 방향으로 자화되는 자성체를 갖는 복수의 자성체 메모리 셀이 행렬 형상으로 배치된 메모리 어레이와,
    메모리 셀 행에 각각 대응하여 설치되는 복수의 기입 선택선과,
    메모리 셀 열에 각각 대응하여 설치되는 복수의 데이터선과,
    열 선택 결과에 따라서, 선택된 자성체 메모리 셀에 대응하는 데이터선에 대하여, 기입 데이터에 따른 방향의 전류를 선택적으로 흘리기 위한 기입 제어 회로와,
    행 선택 결과에 따라서, 상기 복수의 기입 선택선에의 선택적인 전류 공급을 제어하기 위한 행 선택 회로
    를 포함하고,
    상기 행 선택 회로는, 상기 복수의 기입 선택된 중의 선택 행에 대응하는 기입 선택선에 데이터 기입 전류를 공급함과 함께, 상기 복수의 기입 선택선 중의 상기 선택 행의 인접 행에 대응하는 기입 선택선에, 상기 데이터 기입 전류보다도 작은 자계 캔슬 전류를, 상기 선택 행에 대응하는 기입 선택선에서의 상기 데이터 기입 전류와 반대 방향으로 공급하고,
    각 상기 기입 선택선에서, 상기 대응하는 메모리 셀 행의 선택 시에서의 상기 데이터 기입 전류와 상기 인접 행의 선택 시에서의 상기 자계 캔슬 전류는, 동일 방향으로 공급되는 박막 자성체 기억 장치.
  2. 제1항에 있어서,
    상기 행 선택 회로는, 상기 데이터 기입 전류 및 상기 자계 캔슬 전류를 공급하기 위해서, 각 상기 기입 선택선에 대응하여 설치되는 드라이버 회로를 구비하고,
    상기 드라이버 회로는, 상기 행 선택 결과에 따라서, 상기 복수의 기입 선택선 중 대응하는 1개의 양단 및 중간점의 한쪽의 전압을 제어하는 박막 자성체 기억 장치.
  3. 각각이 기억 데이터에 따른 방향으로 자화되는 자성체를 갖는 복수의 자성체 메모리 셀이 행렬 형상으로 배치된 메모리 어레이와,
    메모리 셀 행에 각각 대응하여 설치되는 복수의 기입 선택선과,
    메모리 셀 열에 각각 대응하여 설치되는 복수의 데이터선과,
    행 선택 결과에 따라서 상기 복수의 기입 선택선에의 선택적인 전류 공급을 제어하기 위한 행 선택 회로와,
    열 선택 결과 및 선택된 자성체 메모리 셀에의 기입 데이터에 따라서, 상기 복수의 데이터선에의 선택적인 전류 공급을 제어하기 위한 기입 제어 회로
    를 포함하고,
    상기 기입 제어 회로는, 상기 복수의 데이터선 중의 선택 열에 대응하는 데이터선에 상기 기입 데이터에 따른 방향의 데이터 기입 전류를 공급함과 함께, 상기 선택 열의 인접 열에 대응하는 데이터선에, 상기 데이터 기입 전류보다도 작은 자계 캔슬 전류를, 상기 선택 열에 대응하는 데이터선에서의 상기 데이터 기입 전류와 반대 방향으로 공급하는 박막 자성체 기억 장치.
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