KR100615089B1 - 낮은 구동 전류를 갖는 자기 램 - Google Patents

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Abstract

낮은 구동 전류에서 동작하는 자기 램이 제공된다. 상기 자기 램은 반도체기판의 소정영역에 배치된 디지트라인을 구비한다. 상기 디지트라인의 하부면 및 측벽들은 제 1 자석층 패턴에 의해 둘러싸여 진다. 상기 디지트라인 상부에는 상기 디지트라인을 가로지르는 비트라인이 배치된다. 상기 비트라인 상부면 및 측벽들은 제 2 자석층 패턴에 의해 둘러싸여 진다. 상기 제 1 자석층 패턴 및 상기 제 2 자석층 패턴은 각각 영구자석 또는 전자석으로 구성될 수 있다. 상기 비트라인과 상기 디지트라인 사이에 자기터널접합체가 개재된다. 상기 자기터널접합체는 상기 비트라인에 전기적으로 접속되고 상기 디지트라인과는 절연된다. 상기 자기터널접합체는 합성 반강자성 자유층을 갖는다.

Description

낮은 구동 전류를 갖는 자기 램{Magnetic random access memory with low switching current}
도 1은 종래의 자기 램 셀의 스위칭 특성도이다.
도 2는 본 발명의 실시예들에 따른 자기 램 셀들을 설명하기 위한 평면도이다.
도 3은 상기 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 4는 상기 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 5는 본 발명의 실시예들에 따른 자기 램 셀의 스위칭 특성도이다.
도 6은 본 발명의 다른 실시예들에 따른 자기 램을 설명하기 위한 평면도이다.
본 발명은 반도체 메모리에 관한 것으로, 특히 낮은 구동 전류에서 동작하는 자기 램에 관한 것이다.
비휘발성 기억소자인 자기 램(magnetic random access memory; MRAM)은, 전기도체의 저항이 주변 자기장에 따라 변화하는 자기저항효과(magneto resistance effect)를 이용해 정보를 저장하는 방식으로, 단일 트랜지스터 위에 자기터널접합체(magnetic tunnel junction; MTJ)로 구성된 복수개의 자기 램 셀들을 포함한다.
상기 자기터널접합체(magnetic tunnel junction; MTJ)는 외부에서 전기신호를 인가해 주었을 때 전자가, 두층의 강자성박막 사이에 끼워져 있는 매우 얇은 절연층을 통해, 터널링(tunneling)을 일으킬 수 있는 샌드위치 형태의 다층박막으로 되어있다. 상부 자성박막(top electrode)은 자유층(free layer)이라고 불리며 하부 자성박막(bottom electrode)은 고정층(pinned layer)이라고 한다.
상기 자유층 및 고정층 내의 자화방향들이 서로 평행하도록 배열된 경우에, 상기 자기 터널 접합을 통하여 흐르는 터널링 전류는 최대값을 보인다. 즉, 터널링 저항은 가장 낮게 된다. 이에 반하여, 상기 자유층 및 고정층 내의 자화방향들이 서로 반 평행하도록 배열된 경우에, 상기 자기 터널 접합을 통하여 흐르는 터널링 전류는 최소값을 보인다. 즉, 터널링 저항은 가장 높게 된다.
기존의 메모리가 정보를 저장하는데 있어서 전하를 이용하는 것과 달리, 자기 램은 자하(magnetic charge)를 이용한다. 즉, 0 과 1로 구성되는 디지털데이터는 상기 두 자성박막 의 자화방향이 서로 평행한 저항이 낮은 상태와 서로 반 평행한 저항이 높은 상태를 구분하여 저장된다.
상기 고정층에는 피닝층(pinning layer)이라고 불리는 반강자성층(anti-ferromagnetic layer)이 부설된다. 상기 피닝층은 상기 고정층의 자화방향을 고정해주는 역할을 한다. 즉, 상기 피닝층에 부착된 상기 고정층은 커다란 스위칭 필드를 가지며, 상기 고정층의 자화방향은 인가된 자계가 상기 스위칭 필드보다 작을 때 항상 동일한 방향으로 고정된다. 따라서 상기 자기 램 셀의 데이터는 상기 자유층 내의 자화방향에 따라서 결정될 수 있다. 상기 자유층의 자화방향은 주변에 자기장을 인가하여 변환시킬 수 있다. 상기 자유층의 자화방향을 원하는 형태로 변환하기 위하여, 상기 자기터널접합체 위/아래에 서로 수직방향으로 비트라인(bit line) 과 디지트라인(digit line) 이라는 도전층들을 형성한 뒤 각각의 도전층들에 전류를 흘려 이들로부터 발생하는 자기장을 이용한다.
이때, 데이터를 저장하기 위하여 선택된 자기터널접합체의 자화방향을 변환함에 있어서, 선택되지 않은 자기터널접합체의 자화방향은 변화가 없어야한다. 그러나 제한된 공간속에 집적도를 높이려면 상기 자기터널접합체의 크기뿐만 아니라 상기 자기터널접합체간의 간격 또한 축소하여야 한다. 상기 자기터널접합체간의 간격 축소에 따라, 선택된 자기터널접합체의 자화방향 변환을 위하여 발생시킨 자기장이 인접한 선택되지 않은 자기터널접합체에 미치는 영향은 점점 커진다. 이것이 인접한 자기터널접합체의 자화방향을 반전시켜버릴 정도로 커지면, 이미 정상적인 데이터 저장 동작이 불가능해진다.
상술한 문제점들을 해결하기 위하여 토글 스위칭(toggle switching) 이라는 새로운 기록(writing) 방법이 제안된바 있다. 상기 토글 스위칭을 채택하는 자기 램 셀의 기록방법이 미국특허 제6,545,906 B1호에 "고집적 자기 램 소자의 기록방법(Method of writing to scalable magnetoresistance random access memory element)"이라는 제목으로 사브첸코(Savtchenko) 등에 의해 개시된바 있다.
상기 미국특허 제6,545,906 B1호에 따르면, 반도체기판의 소정영역 상에 디 지트라인(digit line)이 배치된다. 상기 디지트라인 상에는, 상기 디지트라인을 가로지르는, 비트라인(bit line)이 배치된다. 상기 디지트라인과 상기 비트라인 사이의 교차점에 자기터널접합체가 개재된다. 상기 자기터널접합체는 차례로 적층된 제2 자성영역(second magnetic region), 터널장벽층(tunneling barrier) 및 제1 자성영역(first magnetic region)을 포함한다. 상기 제1 자성영역 및 상기 제2 자성영역은 각각 합성반강자성(synthetic anti-ferromagnetic; SAF)구조를 포함한다. 상기 합성반강자성 구조는 상하에 배치된 강자성층(ferromagnetic layer)들과 상기 강자성층들 사이에 개재된 반강자성 결합 스페이서층(anti-ferromagnetic coupling spacer layer)으로 구성된다.
도 1은 상기 미국특허 제6,545,906 B1호에 따라 제작된 자기 램 셀의 스위칭 특성도이다.
도 1을 참조하면, 가로축은 상기 비트라인에 유기되는 자기장(HW)을 뜻하며, 단위는 자기 저항의 단위인 에르스텟(oersted; Oe)이고, 상기 비트라인 전류의 크기에 비례하는 값이다. 세로축은 상기 디지트라인에 유기되는 자기장(HW)을 뜻하며, 단위는 자기 저항의 단위인 에르스텟(oersted; Oe)이고, 상기 디지트라인 전류의 크기에 비례하는 값이다.
상기 스위칭 특성도에는 3가지 영역, 즉, 스위칭 불가(no switching) 영역(92), 다이렉트 스위칭(direct switching) 영역(95) 및 토글 스위칭(toggle switching) 영역(97)이 존재한다.
상기 토글 스위칭 영역(97)을 이용하여 기록(writing)하는 방법은, 먼저 상기 자기터널접합체의 초기상태를 판독(read)하는 것으로부터 시작한다. 예를 들어, 상기 자기터널접합체의 초기상태가 '1'로 판독된 경우, 상기 비트라인에 비트라인 양 전류 펄스(positive current pulse)를 인가하고, 상기 디지트라인에 디지트라인 양 전류 펄스(positive current pulse)를 인가하면 상기 자기터널접합체의 자화방향은 변환되어 '0'상태로 기록된다. 이어서, 상기 비트라인에 비트라인 양 전류 펄스를 다시 한번 인가하고, 상기 디지트라인에 디지트라인 양 전류 펄스를 다시 한번 인가하면 상기 자기터널접합체의 자화방향은 다시 변환되어 '1'상태로 기록된다. 여기서, 상기 비트라인 양 전류 펄스 및 상기 디지트라인 양 전류 펄스는 시차를 두고 인가되나 서로 중첩된 영역을 갖는 시퀀스(sequence)로 구성된다. 또한 상기 전류 펄스의 크기는 상기 토글 스위칭 영역(97)에 상응하는 값으로 한다.
상기 토글 스위칭 영역(97)은 도시된 바와 같이 넓은 스위칭 영역을 갖는 반면, 높은 구동 전류(switching current)를 필요로 한다. 상기 높은 구동 전류는 소모 전력의 증가를 유발하므로 바람직하지 못하다.
본 발명이 이루고자 하는 기술적 과제는 낮은 스위칭 전류에서 안정적으로 동작하는 자기 램을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 낮은 구동 전류를 갖는 자기 램을 제공한다. 상기 자기 램은 반도체기판의 소정영역에 배치된 디지트라인을 구비한다. 상기 디지트라인의 하부면 및 측벽들은 제 1 자석층 패턴에 의해 둘러싸여 진다. 상기 디지트라인 상부에는 상기 디지트라인을 가로지르는 비트라인이 배치된다. 상기 비트라인 상부면 및 측벽들은 제 2 자석층 패턴에 의해 둘러싸여 진다. 상기 비트라인과 상기 디지트라인 사이에 자기터널접합체가 개재된다. 상기 자기터널접합체는 상기 비트라인 및/또는 상기 디지트라인에 대하여 교각을 갖도록 배치된다. 상기 자기터널접합체는 상기 비트라인에 전기적으로 접속되고 상기 디지트라인과는 절연된다. 상기 자기터널접합체는 합성 반강자성 자유층을 갖는다.
상기 제 1 자석층 패턴 및 상기 제 2 자석층 패턴은 각각 영구자석 또는 전자석으로 구성될 수 있다. 상기 영구자석은 코발트(Co), 코발트철(CoFe) 또는 니켈철(NiFe) 중에서 선택된 하나의 물질로 구성될 수 있다. 상기 디지트라인 및 상기 비트라인을 통하여 흐르는 전류에 의해 생성되는 자기장은 상기 제 1 자석층 패턴 및 상기 제 2 자석층 패턴에서 발생하는 자기장과 합성되어 더욱 커지게 된다. 결과적으로, 작은 전류만으로도 커다란 자기장을 발생시킬 수 있다.
상기 합성 반강자성 자유층(SAF free layer)은 제 2 교환스페이서층(exchange spacer layer)에 의하여 분리된 하부자유층 및 상부자유층을 포함할 수 있다. 상기 하부자유층 및 상기 상부자유층은 강자성층(ferromagnetic layer)으로 구성된다. 상기 제 2 교환스페이서층은 루테늄(Ru)막일 수 있다. 상기 합성 반강자성 자유층은, 상기 제 2 교환스페이서층의 영향으로 인하여, 상기 하부자유층 및 상기 상부자유층의 자화방향이 반 평행 정렬되는 특성을 갖는다. 또한, 상기 합성 반강자성 자유층의 자화방향은 상기 디지트라인 및 상기 비트라인에서 발생하는 자기장에 의하여 변환될 수 있다.
본 발명의 다른 실시예들에 따르면, 상기 자기 램은 반도체기판의 소정영역에 배치된 디지트라인을 구비한다. 상기 디지트라인 상부에는 상기 디지트라인을 가로지르는 비트라인이 배치된다. 상기 비트라인과 상기 디지트라인 사이에 자기터널접합체가 개재된다. 상기 자기터널접합체는 상기 비트라인 및/또는 상기 디지트라인에 대하여 교각을 갖도록 배치된다. 상기 자기터널접합체는 상기 비트라인에 전기적으로 접속되고 상기 디지트라인과는 절연된다. 상기 자기터널접합체는 합성 반강자성 자유층을 갖는다. 상기 비트라인 상에는 보호절연막으로 덮여진다. 상기 보호절연막으로 덮여진 반도체기판 상에 적어도 한 쌍의 외부자성체(external magnet)가 배치된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2는 본 발명의 실시예들에 따른 자기 램 셀들을 설명하기 위한 평면도이고, 도 3은 상기 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도이며, 도 4는 상기 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 2, 도 3 및 도 4를 참조하면, 하부회로들(도시하지 않음)을 포함하는 반 도체기판(11)의 소정영역에 제 1 층간절연막(12)이 배치된다. 상기 제 1 층간절연막(12) 내에 디지트라인(22)이 배치된다. 상기 디지트라인(22)의 하부면(bottom surface) 및 측벽들은 제 1 자석층 패턴(21)에 의해 둘러싸여 진다. 상기 디지트라인(22)은 구리층 또는 알루미늄층과 같은 도전층일 수 있다. 상기 제 1 자석층 패턴(21)은 영구자석 또는 전자석으로 구성될 수 있다. 상기 영구자석은 코발트(Co), 코발트철(CoFe) 또는 니켈철(NiFe) 중에서 선택된 하나의 물질로 구성될 수 있다. 상기 디지트라인(22)을 통하여 흐르는 전류에 의해 생성되는 자기장은 상기 제 1 자석층 패턴(21)에서 발생하는 자기장과 합성되어 더욱 커지게 된다. 결과적으로, 작은 디지트라인 전류만으로도 커다란 자기장을 발생시킬 수 있다.
상기 디지트라인(22)을 갖는 반도체기판의 전면은 제 2 층간절연막(13)으로 덮여진다. 상기 제 2 층간절연막(13) 상에는 상기 디지트라인(22)의 상부를 지나는 하부전극(31)이 배치된다. 상기 하부전극(31)은 상기 제 2 층간절연막(13)을 관통하는 콘택홀(도시하지 않음)을 통하여 하부회로에 전기적으로 접속된다.
상기 하부전극(31)을 포함하는 반도체기판의 전면은 제 3 층간절연막(14)으로 덮여진다. 상기 제 3 층간절연막(14) 상에는 상기 디지트라인(22)을 가로지르는 비트라인(52)이 배치된다. 상기 비트라인(52)의 상부면 및 측벽들은 제 2 자석층 패턴(51)에 의해 둘러싸여진다. 상기 비트라인(52)의 양옆에는 상부 층간절연막(15)으로 채워진다. 상기 비트라인(52)은 구리층 또는 알루미늄층과 같은 도전층일 수 있다. 상기 제 2 자석층 패턴(51)은 영구자석 또는 전자석으로 구성될 수 있다. 상기 영구자석은 코발트(Co), 코발트철(CoFe) 또는 니켈철(NiFe) 중에서 선택된 하 나의 물질로 구성될 수 있다. 상기 비트라인(52)을 통하여 흐르는 전류에 의해 생성되는 자기장은 상기 제 2 자석층 패턴(51)에서 발생하는 자기장과 합성되어 더욱 커지게 된다. 결과적으로, 작은 비트라인 전류만으로도 커다란 자기장을 발생시킬 수 있다.
상기 비트라인(52)과 상기 하부전극(31)은 상기 제 3 층간절연막(14)을 관통하는 자기터널접합체(50)에 의해 연결된다. 즉, 상기 자기터널접합체(50)는 상기 비트라인(52)과 상기 하부전극(31)에 전기적으로 접속된다. 상기 자기터널접합체(50)는 차례로 적층된 피닝층(pinning layer; 32), 고정층(pinned layer; 37), 터널링 절연층(39) 및 합성 반강자성 자유층(synthetic anti-ferromagnetic free layer; SAF free layer; 47)을 포함한다.
상기 피닝층(32)은 반강자성층(anti-ferromagnetic layer)이고, 상기 고정층(37)은 강자성층(ferromagnetic layer)으로 구성된다. 전술한 바와 같이, 상기 피닝층(32)은 상기 고정층(37)의 자화방향을 고정해주는 역할을 한다. 즉, 상기 피닝층(32)에 부착된 상기 고정층(37)은 커다란 스위칭 필드를 가지며, 상기 고정층(37)의 자화방향은 인가된 자계가 상기 스위칭 필드보다 작을 때 항상 동일한 방향으로 고정된다. 상기 고정층(37)은 하나의 강자성층(ferromagnetic layer)으로 이루어진 구조를 가질 수 있으며, 또한, 3층으로 이루어진 합성 반강자성(synthetic anti-ferromagnetic; SAF) 구조를 가질 수도 있다. 상기 합성 반강자성(SAF) 구조는 제 1 교환스페이서층(exchange spacer layer; 35)에 의하여 분리된 하부고정층(34) 및 상부고정층(36)을 포함한다. 상기 하부고정층(34) 및 상기 상부고정층(36) 은 강자성층(ferromagnetic layer)으로 구성된다. 상기 제 1 교환스페이서층(35)은 루테늄(Ru)막일 수 있다. 상기 합성 반강자성(SAF) 구조는, 상기 제 1 교환스페이서층(35)의 영향으로 인하여, 상기 하부고정층(34) 및 상기 상부고정층(36)의 자화방향이 반 평행 정렬되는 특성을 갖는다. 즉, 상기 피닝층(32)에 부착되는 상기 하부고정층(34)에 초기 자화방향이 인가되면, 상기 상부고정층(36)의 자화방향은 반평행 정렬되어 고정된다.
상기 터널링 절연층(39)은 알루미늄산화막과 같은 절연층일 수 있다. 상기 자기 램 셀의 판독 전류는 상기 터널링 절연층(39)을 통하여 흐른다. 상기 터널링 절연층(39)을 통하여 흐르는 판독 전류의 양은 상기 터널링 절연층(39)의 두께와 상관관계가 크다. 그러므로 상기 터널링 절연층(39)은 균일한 두께를 갖는 것이 바람직하다.
상기 합성 반강자성 자유층(SAF free layer; 47)은 제 2 교환스페이서층(exchange spacer layer; 45)에 의하여 분리된 하부자유층(44) 및 상부자유층(46)을 포함한다. 상기 하부자유층(44) 및 상기 상부자유층(46)은 강자성층(ferromagnetic layer)으로 구성된다. 상기 제 2 교환스페이서층(45)은 루테늄(Ru)막일 수 있다. 상기 합성 반강자성 자유층(SAF free layer; 47)은, 상기 제 2 교환스페이서층(45)의 영향으로 인하여, 상기 하부자유층(44) 및 상기 상부자유층(46)의 자화방향이 반 평행 정렬되는 특성을 갖는다. 또한, 상기 합성 반강자성 자유층(SAF free layer; 47)의 자화방향은 상기 디지트라인(22) 및 상기 비트라인(52)에서 발생하는 자기장에 의하여 변환될 수 있다.
상기 강자성층들(ferromagnetic layers; 34, 36, 44, 46)은 코발트(Co), 철(Fe) 및 니켈(Ni)로 이루어진 일군에서 선택된 하나의 물질막이거나 적어도 두개의 물질을 포함하여 구성된 합금막일 수 있다.
여기서, 상기 자기터널접합체(50)는 평면적으로 보여 질 때 타원형, 직사각형, 말굽 형, 십자형, 또는 방패 형일 수 있다. 또한, 상기 자기터널접합체(50)는, 상기 디지트라인(22) 및 상기 비트라인(52)의 교차점에 배치되며, 상기 디지트라인(22)에 평행하게 배치되거나 상기 비트라인(52)에 평행하게 배치될 수 있으며, 상기 디지트라인(22) 및 상기 비트라인(52)과 교각을 이루도록 배치될 수도 있다. 이에 더하여, 상기 자기터널접합체(50)는 상기 디지트라인(22) 및 상기 비트라인(52)과 45 도 각도를 가지도록 배치되는 것이 바람직하다.
도 5는 본 발명의 실시예들에 따른 자기 램 셀의 스위칭 특성도이다.
도 5를 참조하면, 가로축은 상기 비트라인(52)에 유기되는 자기장(HW)을 뜻하며, 단위는 자기 저항의 단위인 에르스텟(oersted; Oe)이고, 비트라인 전류의 크기에 비례하는 값이다. 세로축은 상기 디지트라인(22)에 유기되는 자기장(HW)을 뜻하며, 단위는 자기 저항의 단위인 에르스텟(oersted; Oe)이고, 디지트라인 전류의 크기에 비례하는 값이다.
상기 스위칭 특성도 에는 3가지 영역, 즉, 스위칭 불가(no switching) 영역(54), 다이렉트 스위칭(direct switching) 영역(55) 및 토글 스위칭(toggle switching) 영역(56)이 존재한다. 구체적으로, 상기 토글 스위칭 영역(56)은 상기 스위칭 특성도의 제 1 사분면 및 제 3 사분면상에 존재한다. 상기 다이렉트 스위칭 영역(55) 또한 상기 스위칭 특성도의 제 1 사분면 및 제 3 사분면상에 존재한다. 상기 토글 스위칭 영역(56)들 및 상기 다이렉트 스위칭 영역(55)들을 제외한 나머지 영역들은 상기 스위칭 불가 영역(54)이며, 제 2 사분면 및 제 4 사분면상에는 상기 스위칭 불가 영역(54)들만 존재하게 된다. 상기 제 1 사분면상의 스위칭 영역들은, 상기 비트라인(52) 및 상기 디지트라인(22)에 양 전류 펄스(positive current pulse)를 인가하였을 때 유기되는 자기장에 따라, 상기 자기터널접합체(50)가 스위칭 되는 영역이다. 이와 반대로, 상기 제 3 사분면상의 스위칭 영역들은, 상기 비트라인(52) 및 상기 디지트라인(22)에 역방향 전류 펄스(negative current pulse)를 인가하였을 때 유기되는 자기장에 따라, 상기 자기터널접합체(50)가 스위칭 되는 영역이다.
본 발명의 바람직한 실시예들에 따른 스위칭 방법은 상기 토글 스위칭(toggle switching) 영역(56)을 사용한다. 상기 토글 스위칭 영역(56)을 이용하여 기록(writing)하는 방법은, 먼저 상기 자기터널접합체(50)의 초기상태를 판독(read)하는 것으로부터 시작한다. 예를 들어, 상기 자기터널접합체(50)의 초기상태가 '1'로 판독된 경우, 상기 비트라인(52)에 비트라인 양 전류 펄스(positive current pulse)를 인가하고, 상기 디지트라인(22)에 디지트라인 양 전류 펄스(positive current pulse)를 인가하면 상기 자기터널접합체(50)의 자화방향은 변환되어 '0'상태로 기록된다. 이어서, 상기 비트라인(52)에 비트라인 양 전류 펄스를 다시 한번 인가하고, 상기 디지트라인(22)에 디지트라인 양 전류 펄스를 다시 한번 인가하면 상기 자기터널접합체(50)의 자화방향은 다시 변환되어 '1'상태로 기록된다. 여기서, 상기 비트라인 양 전류 펄스 및 상기 디지트라인 양 전류 펄스는 시차를 두고 인가되나 서로 중첩된 영역을 갖는 시퀀스(sequence)로 구성된다. 또한 상기 전류 펄스의 크기는 상기 토글 스위칭 영역(56)에 상응하는 값으로 한다.
여기서, 상기 디지트라인(22) 및 상기 비트라인(52)을 각각 둘러싸고 있는 상기 제 1 자석층 패턴(21) 및 상기 제 2 자석층 패턴(51)에서 발생하는 자기장의 영향으로, 상기 스위칭 특성도의 원점은 제 1 사분면상의 점(W,D)으로 평행 이동한다. 결과적으로, 상기 디지트라인 양 전류 펄스 및 상기 비트라인 양 전류 펄스는 종래의 방식과 비교하여 상대적으로 작은 전류를 사용할 수 있게 된다.
한편, 상기 자기터널접합체(50)의 자화방향 변환 수단으로 상기 다이렉트 스위칭 영역(55)을 사용할 수도 있다. 그러나 상기 다이렉트 스위칭 영역(55)은, 도 5에 도시된 바와 같이 스위칭 영역이 좁으며, 양 전류 펄스(positive current pulse) 및 역방향 전류 펄스(negative current pulse)를 모두 이용하여야 하므로 권장되지 않는다. 구체적으로, 상기 다이렉트 스위칭 영역(55)을 이용하여 기록(writing)하는 방법은, 먼저 상기 자기터널접합체(50)의 초기상태를 판독(read)하는 것으로부터 시작한다. 예를 들어, 상기 자기터널접합체(50)의 초기상태가 '1'로 판독된 경우, 상기 비트라인(52)에 비트라인 양 전류 펄스(positive current pulse)를 인가하고, 상기 디지트라인(22)에 디지트라인 양 전류 펄스(positive current pulse)를 인가하면 상기 자기터널접합체(50)의 자화방향은 변환되어 '0'상태로 기록된다. 이어서, '0'상태에서 '1'상태로 변환하려면, 상기 비트라인(52)에 비트라인 역방향 전류 펄스(negative current pulse)를 인가하고, 상기 디지트라인(22)에 디지트라인 역방향 전류 펄스(negative current pulse)를 인가하여야 한다. 이때 인가되는 상기 비트라인 역방향 전류 펄스 및 상기 디지트라인 역방향 전류 펄스는, 도 5의 제 3 사분면상에 위치하므로, 상대적으로 높은 전류가 필요하게 된다. 상기 높은 전류는 소모 전력의 증가를 유발하므로 바람직하지 못하다.
도 6은 본 발명의 다른 실시예들에 따른 자기 램을 설명하기 위한 평면도이다.
도 6을 참조하면, 하부회로들(도시하지 않음)을 포함하는 반도체기판의 소정영역에 디지트라인들(D1, D2, D3, D4, D5, D6)이 배치된다. 상기 디지트라인들(D1, D2, D3, D4, D5, D6)의 하부면(bottom surface) 및 측벽들은 제 1 자화집속층 패턴들에 의해 둘러싸여질 수 있다. 상기 디지트라인들(D1, D2, D3, D4, D5, D6)은 구리층 또는 알루미늄층과 같은 도전층일 수 있다. 상기 제 1 자화집속층 패턴은 니켈철(NiFe)과 같은 강자성층(ferromagnetic layer)인 것이 바람직하다. 상기 제 1 자화집속층 패턴들은 상기 디지트라인들(D1, D2, D3, D4, D5, D6)을 통하여 흐르는 전류에 의해 생성되는 자속(magnetic flux)을 집속시키는 역할을 한다.
상기 디지트라인들(D1, D2, D3, D4, D5, D6)을 갖는 반도체기판의 전면은 층간절연막으로 덮여진다. 상기 층간절연막 상에는 상기 디지트라인들(D1, D2, D3, D4, D5, D6)의 상부를 지나는 하부전극들이 배치된다. 상기 하부전극들은 상기 층간절연막을 관통하는 콘택홀들을 통하여 하부회로에 전기적으로 접속된다.
상기 하부전극들을 포함하는 반도체기판의 전면은 다른 층간절연막으로 덮여 진다. 상기 다른 층간절연막 상에는 상기 디지트라인들(D1, D2, D3, D4, D5, D6)을 가로지르는 비트라인들(B1, B2, B3, B4)이 배치된다. 상기 비트라인들(B1, B2, B3, B4)의 상부면 및 측벽들은 제 2 자화집속층 패턴들에 의해 둘러싸여질 수 있다. 상기 비트라인들(B1, B2, B3, B4)은 구리층 또는 알루미늄층과 같은 도전층일 수 있다. 상기 제 2 자화집속층 패턴은 니켈철(NiFe)과 같은 강자성층(ferromagnetic layer)인 것이 바람직하다. 상기 제 2 자화집속층 패턴들은 상기 비트라인들(B1, B2, B3, B4)을 통하여 흐르는 전류에 의해 생성되는 자속(magnetic flux)을 집속시키는 역할을 한다.
상기 비트라인들(B1, B2, B3, B4)과 상기 하부전극들은 상기 다른 층간절연막을 관통하는 자기터널접합체들(50)에 의해 연결된다. 상기 자기터널접합체(50)는 차례로 적층된 피닝층(pinning layer), 고정층(pinned layer), 터널링 절연층 및 합성 반강자성 자유층(synthetic anti-ferromagnetic free layer; SAF free layer)을 포함한다.
상기 피닝층은 반강자성층(anti-ferromagnetic layer)이고, 상기 고정층은 강자성층(ferromagnetic layer)으로 구성된다. 전술한 바와 같이, 상기 피닝층은 상기 고정층의 자화방향을 고정해주는 역할을 한다. 즉, 상기 피닝층에 부착된 상기 고정층은 커다란 스위칭 필드를 가지며, 상기 고정층의 자화방향은 인가된 자계가 상기 스위칭 필드보다 작을 때 항상 동일한 방향으로 고정된다. 상기 고정층은 하나의 강자성층(ferromagnetic layer)으로 이루어진 구조를 가질 수 있으며, 또한, 3층으로 이루어진 합성 반강자성(synthetic anti-ferromagnetic; SAF) 구조를 가질 수도 있다. 상기 합성 반강자성(SAF) 구조는 제 1 교환스페이서층(exchange spacer layer)에 의하여 분리된 하부고정층 및 상부고정층을 포함한다. 상기 하부고정층 및 상기 상부고정층은 강자성층(ferromagnetic layer)으로 구성된다. 상기 제 1 교환스페이서층은 루테늄(Ru)막일 수 있다. 상기 합성 반강자성(SAF) 구조는, 상기 제 1 교환스페이서층의 영향으로 인하여, 상기 하부고정층 및 상기 상부고정층의 자화방향이 반 평행 정렬되는 특성을 갖는다. 즉, 상기 피닝층에 부착되는 상기 하부고정층에 초기 자화방향이 인가되면, 상기 상부고정층의 자화방향은 반 평행 정렬되어 고정된다.
상기 터널링 절연층은 알루미늄산화막과 같은 절연층일 수 있다.
상기 합성 반강자성 자유층(SAF free layer)은 제 2 교환스페이서층(exchange spacer layer)에 의하여 분리된 하부자유층 및 상부자유층을 포함한다. 상기 하부자유층 및 상기 상부자유층은 강자성층(ferromagnetic layer)으로 구성된다. 상기 제 2 교환스페이서층은 루테늄(Ru)막일 수 있다. 상기 합성 반강자성 자유층(SAF free layer)은, 상기 제 2 교환스페이서층의 영향으로 인하여, 상기 하부자유층 및 상기 상부자유층의 자화방향이 반 평행 정렬되는 특성을 갖는다.
상기 강자성층들(ferromagnetic layers)은 코발트(Co), 철(Fe) 및 니켈(Ni)로 이루어진 일군에서 선택된 하나의 물질막이거나 적어도 두개의 물질을 포함하여 구성된 합금막일 수 있다.
여기서, 상기 자기터널접합체(50)는 평면적으로 보여 질 때 타원형, 직사각형, 말굽 형, 십자형, 또는 방패 형일 수 있다. 또한, 상기 자기터널접합체(50)는, 상기 디지트라인들(D1, D2, D3, D4, D5, D6) 및 상기 비트라인들(B1, B2, B3, B4)의 교차점들에 배치되며, 상기 디지트라인들(D1, D2, D3, D4, D5, D6)에 평행하게 배치되거나 상기 비트라인들(B1, B2, B3, B4)에 평행하게 배치될 수 있으며, 상기 디지트라인들(D1, D2, D3, D4, D5, D6) 및 상기 비트라인들(B1, B2, B3, B4)과 교각을 이루도록 배치될 수도 있다. 이에 더하여, 상기 자기터널접합체들(50)은 상기 디지트라인들(D1, D2, D3, D4, D5, D6) 및 상기 비트라인들(B1, B2, B3, B4)과 45 도 각도를 가지도록 배치되는 것이 바람직하다. 결과적으로, 본 발명의 다른 실시예들에 따른 자기 램은 상기 디지트라인들(D1, D2, D3, D4, D5, D6) 과 상기 비트라인들(B1, B2, B3, B4) 사이에 개재된 복수개의 상기 자기터널접합체들(50)을 포함한다.
상기 자기터널접합체들(50), 상기 디지트라인들(D1, D2, D3, D4, D5, D6) 및 상기 비트라인들(B1, B2, B3, B4)을 갖는 반도체기판의 전면은 보호절연막으로 덮여진다.
상기 보호절연막으로 덮여진 반도체기판 상에 적어도 한 쌍의 외부자성체(external magnet; N1, S1)가 배치된다. 또한, 상기 외부자성체는 도 6에 도시된 바와 같이 두 쌍(N1, S1, N2, S2)이 직교하도록 배치될 수 있다. 이에 더하여, 상기 외부자성체는 복수개의 쌍들이 소정의 간격을 두고 반복적으로 배치될 수도 있다. 상기 외부자성체는 영구자석 또는 전자석일 수 있다. 상기 외부자성체는, 상기 도 5에서 설명된 바와 같이, 상기 스위칭 특성도의 원점을 상기 토글 스위칭 영역 근처로 평행 이동시키는 역할을 한다. 결과적으로, 상기 디지트라인들(D1, D2, D3, D4, D5, D6) 및 상기 비트라인들(B1, B2, B3, B4)에 종래의 방식과 비교하여 상대적으로 작은 전류만 인가하여도 상기 자기터널접합체들(50)의 자화방향을 변환 할 수 있게 된다.
본 발명의 또 다른 실시예들에 따른 자기 램은, 도 2, 도 3 및 도4를 통하여 설명된 바와 같이, 하부회로들(도시하지 않음)을 포함하는 반도체기판의 소정영역에 디지트라인이 배치된다. 상기 디지트라인의 하부면(bottom surface) 및 측벽들은 제 1 자석층 패턴에 의해 둘러싸여 진다. 상기 제 1 자석층 패턴은 영구자석 또는 전자석으로 구성될 수 있다. 상기 디지트라인을 갖는 반도체기판의 전면은 층간절연막으로 덮여진다. 상기 층간절연막 상에는 상기 디지트라인의 상부를 지나는 하부전극이 배치된다. 상기 하부전극을 포함하는 반도체기판의 전면은 다른 층간절연막으로 덮여진다. 상기 다른 층간절연막 상에는 상기 디지트라인을 가로지르는 비트라인이 배치된다. 상기 비트라인의 상부면 및 측벽들은 제 2 자석층 패턴에 의해 둘러싸여 진다. 상기 제 2 자석층 패턴은 영구자석 또는 전자석으로 구성될 수 있다. 상기 비트라인과 상기 하부전극은 상기 다른 층간절연막을 관통하는 자기터널접합체에 의해 연결된다. 상기 자기터널접합체는 차례로 적층된 피닝층(pinning layer), 고정층(pinned layer), 터널링 절연층 및 합성 반강자성 자유층(synthetic anti-ferromagnetic free layer; SAF free layer)을 포함한다.
상기 또 다른 실시예들에 따른 자기 램은 복수개의 디지트라인들과 복수개의 비트라인들 사이에 개재된 복수개의 자기터널접합체들을 포함한다. 상기 자기터널접합체들, 상기 디지트라인들 및 상기 비트라인들을 갖는 반도체기판의 전면은 보 호절연막으로 덮여진다.
상기 보호절연막으로 덮여진 반도체기판 상에 적어도 한 쌍의 외부자성체(external magnet)가 배치된다. 또한, 상기 외부자성체는 도 6에 도시된 바와 같이 두 쌍이 직교하도록 배치될 수 있다. 이에 더하여, 상기 외부자성체는 복수개의 쌍들이 소정의 간격을 두고 반복적으로 배치될 수도 있다. 상기 외부자성체는 영구자석 또는 전자석일 수 있다. 상기 제 1 자석층 패턴, 상기 제 2 자석층 패턴 및 상기 외부자성체의 영향으로 스위칭 특성도의 원점은 상기 토글 스위칭 영역 근처로 평행 이동된다. 결과적으로, 상기 디지트라인들 및 상기 비트라인들에 종래의 방식과 비교하여 상대적으로 작은 전류만 인가하여도 상기 자기터널접합체들의 자화방향을 변환 할 수 있게 된다.
상술한 바와 같이 본 발명에 따르면, 디지트라인의 하부면 및 측벽들이 제 1 자석층 패턴에 의해 둘러싸여 지며, 비트라인의 상부면 및 측벽들은 제 2 자석층 패턴에 의해 둘러싸여 진다. 상기 디지트라인을 통하여 흐르는 전류에 의해 생성되는 자기장은 상기 제 1 자석층 패턴에서 발생하는 자기장과 합성되어 더욱 커지게 되며, 상기 비트라인을 통하여 흐르는 전류에 의해 생성되는 자기장도 상기 제 2 자석층 패턴에서 발생하는 자기장과 합성되어 더욱 커지게 된다. 이에 더하여, 상기 비트라인의 상부에 외부자성체를 부가할 수 있다. 또한, 합성 반강자성 자유층을 구비하는 자기터널접합체의 자화방향 변환은 토글 스위칭 영역을 사용할 수 있다. 여기서, 상기 제 1 자석층 패턴, 상기 제 2 자석층 패턴 및 상기 외부자성체의 영향으로 스위칭 특성도의 원점은 상기 토글 스위칭 영역 근처로 평행 이동된다. 그 결과, 상기 디지트라인 및 상기 비트라인에 종래의 방식과 비교하여 상대적으로 작은 전류만 인가하여도 상기 자기터널접합체의 자화방향을 변환 할 수 있게 된다.

Claims (29)

  1. 반도체기판 상에 배치되는 디지트라인;
    상기 디지트라인 하부면 및 측벽들을 둘러싸는 제 1 자석층 패턴;
    상기 디지트라인의 상부를 가로지르는 비트라인;
    상기 비트라인 상부면 및 측벽들을 둘러싸는 제 2 자석층 패턴; 및
    상기 비트라인과 상기 디지트라인 사이에 개재되고, 상기 비트라인 및/또는 상기 디지트라인에 대하여 교각을 갖는 자기터널접합체를 포함하되, 상기 자기터널접합체는 합성 반강자성 자유층(synthetic anti-ferromagnetic free layer)을 갖는 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  2. 제 1 항에 있어서,
    상기 제 1 자석층 패턴은 영구자석 또는 전자석인 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  3. 제 2 항에 있어서,
    상기 영구자석은 코발트(Co)또는 코발트철(CoFe)인 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  4. 제 1 항에 있어서,
    상기 제 2 자석층 패턴은 영구자석 또는 전자석인 것을 특징으로 하는 자기 램.
  5. 제 4 항에 있어서,
    상기 영구자석은 코발트(Co)또는 코발트철(CoFe)인 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  6. 제 1 항에 있어서,
    상기 합성 반강자성 자유층은 차례로 적층된 하부자유층, 제 2 교환스페이서층 및 상부자유층으로 구성되는 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  7. 제 6 항에 있어서,
    상기 하부자유층 및 상기 상부자유층은 강자성층(ferromagnetic layer)인 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  8. 제 6 항에 있어서,
    상기 제 2 교환스페이서층은 루테늄(Ru)막인 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  9. 제 1 항에 있어서,
    상기 자기터널접합체는 상기 합성 반강자성 자유층 하부에 차례로 적층된 피닝층(pinning layer), 고정층(pinned layer) 및 터널링 절연층을 더 포함하는 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  10. 제 9 항에 있어서,
    상기 고정층은 차례로 적층된 하부고정층, 제 1 교환스페이서층 및 상부고정층으로 구성되는 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  11. 제 10 항에 있어서,
    상기 하부고정층 및 상기 상부고정층은 강자성층(ferromagnetic layer)인 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  12. 제 1 항에 있어서,
    상기 자기터널접합체는 상기 디지트라인 및 상기 비트라인과 45 도 각도를 가지도록 배치되는 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  13. 제 1 항에 있어서,
    상기 비트라인 상을 덮는 보호절연막; 및
    상기 보호절연막 상에 배치된 적어도 한 쌍의 외부자성체(external magnet)를 더 포함하는 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  14. 제 13 항에 있어서,
    상기 외부자성체는 영구자석 또는 전자석인 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  15. 반도체기판 상에 배치되는 복수개의 디지트라인들;
    상기 디지트라인들의 상부를 가로지르는 복수개의 비트라인들;
    상기 비트라인들과 상기 디지트라인들 사이에 개재되고, 상기 비트라인 및/또는 상기 디지트라인에 대하여 교각을 갖는 자기터널접합체들;
    상기 비트라인들 상을 덮는 보호절연막; 및
    상기 보호절연막 상에 배치된 적어도 한 쌍의 외부자성체(external magnet)를 포함하되, 상기 자기터널접합체는 합성 반강자성 자유층(synthetic anti-ferromagnetic free layer)을 갖는 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  16. 제 15 항에 있어서,
    상기 디지트라인의 하부면 및 측벽들을 둘러싸는 제 1 자화집속층 패턴을 더 포함하는 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  17. 제 16 항에 있어서,
    상기 제 1 자화집속층 패턴은 강자성층(ferromagnetic layer)인 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  18. 제 15 항에 있어서,
    상기 비트라인의 상부면 및 측벽들을 둘러싸는 제 2 자화집속층 패턴을 더 포함하는 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  19. 제 18 항에 있어서,
    상기 제 2 자화집속층 패턴은 강자성층(ferromagnetic layer)인 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  20. 제 15 항에 있어서,
    상기 합성 반강자성 자유층은 차례로 적층된 하부자유층, 제 2 교환스페이서층 및 상부자유층으로 구성되는 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  21. 제 20 항에 있어서,
    상기 하부자유층 및 상기 상부자유층은 강자성층(ferromagnetic layer)인 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  22. 제 20 항에 있어서,
    상기 제 2 교환스페이서층은 루테늄(Ru)막인 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  23. 제 15 항에 있어서,
    상기 자기터널접합체는 상기 합성 반강자성 자유층 하부에 차례로 적층된 피닝층(pinning layer), 고정층(pinned layer) 및 터널링 절연층을 더 포함하는 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  24. 제 23 항에 있어서,
    상기 고정층은 차례로 적층된 하부고정층, 제 1 교환스페이서층 및 상부고정층으로 구성되는 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  25. 제 24 항에 있어서,
    상기 하부고정층 및 상기 상부고정층은 강자성층(ferromagnetic layer)인 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  26. 제 15 항에 있어서,
    상기 자기터널접합체는 상기 디지트라인 및 상기 비트라인과 45 도 각도를 가지도록 배치되는 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  27. 제 15 항에 있어서,
    상기 외부자성체는 영구자석 또는 전자석인 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  28. 제 15 항에 있어서,
    상기 외부자성체는 두 쌍이 직교하도록 배치되는 것을 특징으로 하는 토글 자기 램(toggle MRAM).
  29. 제 15 항에 있어서,
    상기 외부자성체는 복수개의 쌍들이 반복적으로 배치되는 것을 특징으로 하는 토글 자기 램(toggle MRAM).
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