KR20050083986A - 자기저항 메모리 셀을 갖는 매트릭스와 이를 포함하는비휘발성 메모리 및 자기저항 소자 기록 방법 - Google Patents

자기저항 메모리 셀을 갖는 매트릭스와 이를 포함하는비휘발성 메모리 및 자기저항 소자 기록 방법 Download PDF

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Abstract

본 발명은 자기 또는 자기저항 RAM(MRAM)에 관한 것이며, 특히 그러한 자기 저항 메모리 장치의 기록 동작 동안 발생된 자기장을 변조하는 방법 및 장치에 관한 것이다. 본 발명은 행과 열로 논리적으로 구성되는 자기저항 메모리 셀(31)을 갖는 매트릭스(30)를 제공하는데, 각 메모리 셀(31)은 자기저항 소자(32)를 포함한다. 매트릭스(30)는 행 라인(33) 세트를 포함하는데, 하나의 행 라인은 한 행의 메모리 셀(31) 각각의 자기저항 소자(32)에 자기적으로 접속되는 연속 도전 스트립이다. 또한 매트릭스(30)는 열 라인(34) 세트를 포함하는데, 하나의 열 라인(34)은 한 열의 메모리 셀(31) 각각의 자기저항 소자(32)에 자기적으로 접속되는 연속 도전 스트립이며, 각 열 라인(34)에 대해, 그 열 라인의 전류를 위한 귀환 경로를 형성하고 선택된 자기저항 소자(32)에 영향을 끼치며 선택된 자기저항 소자(32)로의 기록을 위해 자기장을 증가시키는 열 라인(34)에서의 전류에 의해 발생되는 자기장을 증가시키기 위해 하나 이상의 귀환 열 라인이 제공된다.

Description

자기저항 메모리 셀을 갖는 매트릭스와 이를 포함하는 비휘발성 메모리 및 자기저항 소자 기록 방법{METHOD AND DEVICE FOR IMPROVED MAGNETIC FIELD GENERATION DURING A WRITE OPERATION OF A MAGNETORESISTIVE MEMORY DEVICE}
본 발명은 자기 또는 자기저항 RAM(MRAM)에 관한 것이며, 특히 그러한 자기 저항 메모리 장치의 기록 동작 동안 발생된 자기장을 변조하는 방법 및 장치에 관한 것이다.
현재 많은 기업들이 자기 또는 자기저항 RAM(MRAM: Magnetic or Magnetoresistive RAM)이 플래쉬 메모리를 대신할 것으로 생각하고 있다. 이는 최고속 SRAM을 제외한 모든 메모리를 대체할 능력을 가지고 있다. 이는 저장된 정보를 유지하기 위해 전력이 필요하지 않은 비휘발성 메모리 장치이다. 이는 대부분의 다른 종류의 메모리에 대해 장점으로 부각된다.
MRAM 개념은 미국 Honeywell Corp.에서 최초로 개발되었으며, 자기 다층 장치의 자화 방향을 정보 저장 장치로서 이용하며 정보 판독을 위해 합성 저항 차를 이용한다. 모든 메모리 장치와 마찬가지로, MRAM 어레이의 각 셀은 "1" 또는 "0"을 표현하는 적어도 2개의 상태를 저장할 수 있어야 한다.
상이한 종류의 자기저항(MR) 효과가 존재하는데, 거대 자기저항(GMR: Giant Magneto-Resistance) 및 터널 자기저항(TMR: Tunnel Magneto-Resistance)이 중요한 효과들이다. GMR 효과와 TMR 또는 자기 터널 접합(MTJ: Magnetic Tunnel Junction) 또는 스핀 의존 터널(SDT:Spin Dependent Tunnel) 효과는 어떤 다른 비휘발성 자기 메모리를 실현하는 가능성을 제공한다. 이들 장치는 2개 이상의 강자성 또는 페리자성인 박막층을 포함하며, 이들은 비-자기 중간층에 의해 분리된다. GMR은 도전 중간층을 갖는 구조용 자기저항이며 TMR은 유전 중간층을 갖는 구조용 자기 저항이다. 매우 얇은 도전층이 2개의 강자성막 또는 페리자성막 사이에 위치되는 경우, 복합 다층 구조의 유효 평면 저항은 그 박막의 자화 방향이 평행할 때 최소이고 반평행(anti-parallel)할 때 최대이다. 얇은 유전 중간층이 2개의 강자성막 또는 페리자성막 사이에 위치되는 경우, 박막들간의 터널링 전류는 그 박막의 자화방향이 평행할 때 최대(또는 저항이 최소)로 관측되며 반평행할 때 최소(또는 저항이 최대)이다.
통상적으로 자기-저항은 평행에서 반평행 자화 상태로 가는 전술한 구조의 저항의 백분율 증가에 따라 측정된다. TMR 장치는 GMR보다 높은 백분율 자기저항을 제공하므로, 높은 신호 및 높은 속도를 위한 능력을 갖는다. 최근의 결과는 우수한 GMR 셀에서의 6~9%의 자기 저항과 비교하여 40% 이상의 자기저항을 제공하는 터널링을 제시한다.
MRAM은 어레이에 배열되는 복수의 자기저항 메모리 유닛(1)을 포함한다. 이러한 종래 기술에서의 메모리 중 하나가 도 1에 도시되어 있다. 각 메모리 유닛(1)은 자기저항 메모리 소자(2), 디지트 라인(4)과 비트 라인(6)의 제 1 교차점 및 비트 라인(6)과 워드 라인(8)의 제 2 교차점을 포함한다. 메모리 유닛(1)은 비트 라인(6)에 의해 열을 이루며 연속적으로 접속되며 디지트 라인(4) 및 워드 라인(8)에 의해 행을 이루며 연속적으로 접속되어, 어레이를 형성한다. 사용되는 자기저항 메모리 소자(2)는, 이에 한정되지는 않지만, 예를 들어 자기 터널 접합(MTJ)일 수 있다.
도 2에 도시된 바와 같이, MTJ는 메모리 소자(2)는 일반적으로 고정 또는 핀형(pinned)층(10), 자유층(12) 및 그 사이의 유전 장벽(14)을 갖는 적층 구조를 포함한다. 또한 MTJ 메모리 소자(2)는 하부 전기 컨택(22)을 형성하는 비-자기 도체 및 예를 들어 자유 자기층(12) 상의 상부 컨택(16)을 포함한다. 핀형 자기층(10) 및 자유 자기층(12) 모두는 예를 들어 NiFe로 구성될 수 있으며, 유전 장벽층(14)은 예를 들어 AlOx로 구성될 수 있다. 또한 자유층 및 핀형층 모두는, 비-자기층 또는 반강자성층을 결합하여서도, 여러 자기층의 다층에 의해 형성될 수 있다. 유전층(14)을 사이에 둔 강자성층 또는 페리자성층(10,12)의 샌드위치 상으로 약한 전압을 인가함으로써, 전자들이 유전 장벽(14)을 터널링할 수 있다.
자기 물질의 핀형층(10)은 항상 동일한 방향을 가리키는 자기 벡터를 갖는다. 자유층(12)의 자기 벡터는 자유롭지만, 이 층의 물리적 크기에 의해 제한되며, 핀형층(10)의 자화방향에 대해 평행 또는 반평행인 2개의 방향을 가리킨다.
MTJ 메모리 소자(2)는 자기층 중 하나로부터 나머지 하나로 이 소자(2)를 통해 수직하게 전기가 흐르도록 이 소자를 회로에 접속시킴으로써 사용된다. 도 1에 도시된 바와 같이, MTJ 유닛(1)은 트랜지스터(T)와 같은 스위칭 소자와 직렬인 저항기(R)에 의해 전기적으로 표현될 수 있다. 저항기(R) 저항의 크기는 메모리 소자(2)의 자유층 또는 핀형 자기층의 자기 벡터의 방향에 의존한다. MTJ 소자(2)는 자기 벡터가 반대 방향을 가리킬 때 상대적으로 높은 저항(HiRes)을 가지며, 자기 벡터가 동일한 방향을 가리킬 때 상대적으로 낮은 저항(LoRes)을 가진다.
종래 기술의 메모리 유닛의 2×2 어레이에 대한 입면도가 도 2에 도시되어 있다. 복수의 MRAM 유닛들을 포함하는 MRAM 어레이에서, 수직 도전 라인(4,6)은 스위칭 필드(a switching field)를 가지고 각 비트 또는 메모리 소자(2)를 통과한다. 각 비트는 전류가 하나의 라인에만 인가될 때에는 스위칭하지 않고, 전류가 선택된 비트에서 교차하는 라인(4,6) 모두를 통해 흐르는 때에는 스위칭하도록 지정된다(스위칭은 자유층의 자기 벡터가 스위칭 필드의 방향을 따르지 않는 경우에만 일어난다).
디지트 라인(4) 및 비트 라인(6)은 MTJ 메모리 유닛(1)의 어레이에 제공되는데, 디지트 라인(4)은 메모리 소자(2) 한 측의 어레이의 행을 따라 이동하며, 비트 라인(6)은 메모리 소자(2) 반대측의 어레이의 열을 따라 내려간다. 도 2의 구조는 명확히 하기 위해 부분적으로 반전되는데, 디지트 라인(4)은 물리적으로 MTJ 소자(2) 아래(트랜지스터(T)가 제공되는 기판을 향하는 MTJ 소자(2)의 측면)로 이동하고, 비트 라인(6)은 물리적으로 MTJ 소자(2) 위(트랜지스터(T)가 제공되는 기판으로부터 멀어지는 방향을 향하는 MTJ 소자(2)의 측면)로 이동한다. 그러나, 이 방식으로 도시하게 되면 비트 라인(6)이 도면의 보다 관련된 부분인 자기저항 소자(2)를 가리게 될 것이다.
메모리 소자(2)는 상호 접속층(16)과 복수의 금속화층(18) 및 비아(vias,20)에 의해 트랜지스터(T)에 접속된다. 메모리 소자(2)와 비트 라인(6) 사이에는 갈바니 접속(22)이 존재한다. 각 메모리 유닛(1)의 트랜지스터(T)는 접지 라인(24)에 접속된다.
기록 또는 프로그램 모드에서, 선택된 디지트 라인(4) 및 비트 라인(6)을 통해 요구되는 전류가 흘러서 MTJ 소자(2)의 자유층(12)의 극성을 스위칭하기에 충분한 피크 자기장이 그 교차점에서 발생되며, MTJ 유닛(2)의 저항을 LoRes(낮은 저항) 상태에서 HiRes(높은 저항) 상태로 또는 (비트 라인(6)을 통한 전류 방향에 따라) 그 반대로 스위칭한다. 동시에, 선택된 메모리 유닛(1)에서(선택된 디지트 라인(4)과 선택된 비트라인(6)의 교차점에서의 메모리 유닛) 트랜지스터(T)와 같은 스위칭 소자는 예를 들어 워드 라인(8)의 전압을 낮게(스위칭 소자가 트랜지스터(T)이면 0볼트)에 유지함으로써 컷-오프(cut-off) 상태이다. 선택된 디지트 라인(4) 및 선택된 비트 라인(6)에서의 전류는 선택된 메모리 소자의 자유층의 자기 벡터 방향을 변경할 수 있는 자기장을 이들이 함께 제공하지만 한 스트립의 전류 단독으로는 저장 장치의 상태를 변경시킬 수 없다. 그러므로, 선택된 메모리 소자만이 기록되고, 동일한 선택된 디지트 라인(4) 또는 비트 라인(6) 상의 다른 어떤 메모리 소자도 기록되지 않는다.
MRAM의 단점은 자기저항 물질 주위에서 유도되는 2개의 매우 높은 자기장의 요구조건으로 인해 매우 높은 프로그래밍 전류가 필요하다는 점이다. IBM과 Motorola의 시험에서, 0.6㎛ CMOS 기술은 5 내지 10mA 범위의 전류를 이용하여 안정된 판독 및 기록 동작을 제공하는 것으로 증명되었다. 이들 시험의 전형적 장치는 약 0.1 내지 0.5㎛2이었다.
100nm 이하의 영역으로의 MRAM 기술 규격이 보다 소형 메모리를 위해 바람직하지만, 이는 간단치 않다. 전형적으로 자기 소자는 형상 이방체에 의한 바람직한 자화 방향을 안정화시키기 위해 소정의 종횡비를 갖는다. 하지만, 고정 종횡비에 대한 스위칭 필드를 증가시키는 보다 작은 치수가 유도된다. 그러므로, 보다 작은 장치를 위해 종횡비는 감소되어야 한다. 한편, 장기간의 열적 안정성, 즉, 데이터 보유는 스위칭에 대한 소정의 최소 에너지 장벽(KuV)을 요구하며, 이는 기본적으로 스위칭 필드(~Ku)에 대한 최소 값을 설정한다.
자기장은 일반적으로 전류라인이라 불리는 비트 또는 워드 라인을 통해 전류를 보냄으로써 온-칩에서 생성되며 이 전류에 비례한다. 더 높은 자기장을 얻기 위해, 더 높은 전류를 사용할 필요가 있다. 그러나, 저전력 애플리케이션은 낮은 전류를 요구할 것이다. 이들은 양립하지 않는 요구조건이다. 또한 규격화 규칙은 전류라인, 특히 단면에도 적용된다. 전류 라인의 전류 밀도는 Cu에 대한 전형적인 일렉트로마이그레이션(electromigration) 제한인 약 107A.cm2까지로 제한된다. 보다 높은 전류 밀도에서, 전류라인에서 금속 원자가 이동하여, 금속 라인에서 브레이크를 초래한다. 전술한 제한은 Cu 전류 라인에서의 전류에 대한 상한치를 100nm x 100nm 섹션당 1mA로 설정한다. 다시 말해, 종래 자기저항 메모리 소자의 규격을 줄이는 경우에 발생될 수 있었던 자기장의 크기가 제한된다.
미국 특허 6385083에 의하면 각 메모리 소자에 대해 비트 라인 및 복수의 워드 라인을 제공함으로써 이 문제를 해결한다. 이들 라인을 통한 모든 전류는 선택된 메모리 셀에 대한 자기장에 기인한다. 이 해결책에 의해, 동일한 도체 또는 전류 라인 크기 및 전류 밀도에 대해, 현저히 높은 기록 필드(자기장)가 얻어진다. 동일한 기록 필드의 다른 해결책에서는, 기록 라인의 전류 밀도가 감소되어, 일렉트로마이그레이션 문제를 감소시킨다. 그러나, 워드 라인의 각각은 행 구동기에 의해 구동되므로, 총전력 소비가 증가되며, 이는 저전력 애플리케이션에 바람직하지 못하다.
도 1은 종래 기술에 따른 어레이에서의 접속에 대한 MRAM 유닛의 전기적 표현이다.
도 2는 종래 기술에 따른 MTJ 유닛의 2x2 어레이에 대한 입면도이다.
도 3은 본 발명의 제 1 실시예에 따른 메모리 어레이와, 자기장 요소 중의 하나에 대한 단일 전류 소스/싱크 유닛 및 전류 귀환 경로를 갖는 MRAM 아키텍쳐의 개략적인 도면이다.
도 4는 도 3의 메모리 어레이의 부분에 대한 개략적인 단면도이다.
도 5는 상이한 경로의 구성에 대한 개략적인 표현이다.
도 6은 동일한 전력 효율을 갖는 여러 실시예에 대한 기록 필드 이득을 도시하고 있다.
도 7은 본 발명의 제 2 실시예에 따른 기능적인 전류 귀환 경로를 도시하고 있다.
도 8은 워드-병렬 기록 동작을 위한 본 발명에 따른 MRAM 아키텍쳐의 개략적인 도면이다.
도 9는 동일하게 분배되는 전류를 한 워드의 여러 비트로 동시에 제공하기 위한 단일 전류 소스를 갖는 본 발명의 다른 실시예의 개략적인 도면이다.
도 10은 직렬 단일 전류 소스 워드-병렬 MRAM을 개략적으로 도시하고 있다.
도 11은 본 발명에 따른 액티브 필드 형태의 여러 실시예((b) 내지 (e))를 종래 기술과 비교해서 도시하고 있다.
도 12는 도 11의 여러 실시예에 대한 계산된 자기장의 그래프이다.
도 13은 도 11의 여러 실시예에 대한 터널 접합을 통한 정상화된 필드 균일성의 그래프이다.
도 14는 기능적 귀환 라인을 갖는 전류 라인의 실시예에 대한 여러 레이아웃을 도시하고 있다.
여러 도면에서, 동일한 참조번호는 동일 또는 유사한 요소를 가리킨다.
본 발명의 목적은 자기 메모리의 자기장 발생을 향상시키는 것이다.
예를 들어, 향상된 자기장 발생은, 주어진 전류 밀도에 대해 보다 높은 자기장을 발생시키는 기능 및/또는 선택되지 않은 메모리 셀 주변의 누화를 감소시키는 기능 및/또는 메모리 장치 전체에 걸쳐 보다 우수한 자기장 균일성을 생성하는 기능을 포함할 수 있다.
전술한 목적은 본 발명에 따른 장치 및 방법에 의해 달성된다.
고정된 기술, 즉, 전류 라인 및 저장 소자의 기하 구조가 고정된 기술에서, 단지 하나의 전류 라인보다는 다중 전류 라인의 전류로부터의 하나 이상의 특정 자기장 성분을 생성함으로써 "액티브 기록 필드 형상(active write field shaping)"을 이용하도록 제안되는데, 이 다중 전류 라인은 하나 이상의 통상 전류 라인 및 그 전류에 대한 귀환 경로로서 기능하는 전류 라인을 포함한다. "액티브 기록 필드 형상"의 이용은 자기장 프로파일이 다중 전류 라인으로부터의 자기장 프로파일 추가에 의해 부분적으로 변화되거나 형상화될 수 있다는 것을 의미한다. 그러므로, 액티브 기록 필드 형상은 다중-소스 자기장 발생으로서 기술될 수 있다. 본 발명에 따르면, 귀환 경로로부터 생성되는 자기장은 자기장 증가 및/또는 누화 감소에 이용된다. 귀환 경로로서 기능하는 전류 라인은 선택된 메모리 소자에서 자기장 성분을 발생시키는 데 추가되기 때문에, 이는 본 명세서에서 "기능적 귀환 경로"라 한다.
본 발명은 행과 열로 논리적으로 구성되는 자기저항 메모리 셀을 갖는 매트릭스를 제공하는데, 각 메모리 셀은 자기저항 소자를 포함한다. 매트릭스는 열 라인 세트를 포함하는데, 하나의 열 라인은 열의 메모리 셀의 각각의 자기저항 소자에 자기적으로 접속되는 연속 도전 스트립이며, 각 열 라인에 있어서, 그 열 라인의 전류를 위한 귀환 경로를 형성하고 선택된 자기저항 소자에 영향을 끼치며 선택된 자기저항 소자로의 기록을 위해 자기장을 증가시키는 열 라인에서의 전류에 의해 발생되는 자기장을 증가시키기 위해 하나 이상의 귀환 열 라인이 제공된다. 또한 매트릭스는 행 라인 세트를 포함하는데, 하나의 행 라인은 행의 메모리 셀의 각각의 자기저항 소자에 자기적으로 접속되는 연속 도전 스트립이다. 선택된 메모리 셀에 대응하는 행 라인을 통한 전류에 의해, 선택된 메모리 셀에 대응하는 열 라인을 통한 전류에 의해, 그리고 대응하는 귀환 경로를 통한 전류에 의해 발생되는 결합된 자기장은 선택된 메모리 셀의 자기저항 성분의 자기 상태를 (메모리 셀의 콘텐츠에 따라) 전환하기에 충분히 높다. 전술한 전류 라인 중 하나를 통한 전류에 의해 발생되는 자기장은 스위칭 필드를 제공하기에 충분히 높지 못하다. 본 발명의 장점은 보다 낮은 전류 레벨이 행 라인, 열 라인 및 귀환 라인을 통해 보내질 수 있으며, 여전히 스위칭 필드가 발생된다는 점이다. 본 발명에 따른 매트릭스는 최대 전류 밀도에서 보다 높은 자기장을 실현하고, 이는 보다 작은 치수를 구현하는 경우의 기본적인 열적 안정성 제한의 지연을 허용한다. 장점은 저전력, 인접 소자의 누화 가능성 감소, 자기 저장 소자 전체에 걸친 자기장 크기 향상 가능성 중 하나 이상을 포함한다.
본 발명을 귀환 라인을 갖는 열 라인으로 설명하지만, "행 라인" 및 "열 라인"은 단지 참조를 돕기 위한 것이며, 반드시 이들 라인의 물리적 방향을 지칭하는 것은 아니다.
일실시예에서, 귀환 열 라인은 다른 열 라인 중 하나일 수 있다. 분리된 전류 라인이 제공될 필요가 없으므로 이는 장점이 된다.
다른 실시예에서, 귀환 열 라인은 다른 열 라인과 상이하다. 이는 분리된 전류 라인이 제공될 필요가 있음을 의미하지만, 이는 복수의 열에 병렬 기록하는 것이 가능하다는 장점을 지닌다. 각 열 라인에 있어서, 귀환 열 라인이 자기저항 소자의 열의 반대측에 제공될 수 있다.
일실시예에 따르면, 자기저항 소자의 열은 열 라인의 중심에 대해 행-방향으로 오프셋 위치될 수 있다. 다른 실시예에 따르면, 자기저항 소자의 열은 귀환 열 라인의 중심에 대해 행 -방향으로 오프셋 위치될 수 있다. 또 다른 실시예에 따르면, 자기저항 소자의 열은 열 라인 및 하나 이상의 귀환 라인에 대해 대칭적으로 위치될 수 있다. 이들 여러 구성 모두는 상이한 최대 획득 가능한 자기장과 상이한 전력 소비 및 상이한 전력 효율을 유도한다.
또한 본 발명은 각 열 라인에 하나 이상의 귀환 열 라인이 제공될 뿐만 아니라, 각 행 라인에는 그 행 라인의 전류를 위한 귀환 경로를 형성하고 선택된 자기저항소자의 자기장을 증가시키는 하나 이상의 귀환 행 라인이 제공된다.
본 발명의 또 다른 실시예에 따르면, 열 라인 및/또는 귀환 열 라인 및/또는 행 라인 및/또는 귀환 행 라인에는 자속 유도 피복층이 제공된다. 이러한 피복층의 장점은 개별 층에서의 자기장이 더 집중되며, 누화가 감소되어 원치 않는 프로그래밍을 피할 수 있다는 장점을 갖는다.
또한 본 발명은 전술한 자기저항 메모리 셀을 갖는 매트릭스를 포함하는 비휘발성 메모리를 제공한다. 이 메모리는 다중 뱅크 또는 모듈을 갖는 메모리일 수 있다. 이러한 비휘발성 메모리는 예를 들어 마이크로프로세서, 컴퓨터, 이동 전화, 프린터, 마이크로컨트롤러, 스마트 카드에서의 메모리, 또는 임의의 기타 적합한 애플리케이션용으로 사용될 수 있다. 또한 이러한 비휘발성 메모리는 광학 저장기를 대체할 수 있다. MRAM에서 데이터가 저장되고, 특별히 지정된 자기 판독 헤드에서 판독이 일어난다.
또한 본 발명은 행과 열이 논리적으로 배열되는 자기저항 메모리 소자의 매트릭스에서 자기저항 소자를 기록하는 방법을 제공한다. 이 방법은 자기저항 소자에서, 자기저항 소자로 기록하기 위한 자기장을 증가시키기 위해, 전류 라인으로부터의 자기장과 하나 이상의 귀환 전류 라인으로부터의 자기장을 결합하는 단계를 포함한다. 본 발명의 방법의 장점은 낮은 전류가 자기저항 소자에 값을 기록하기에 충분한 자기장을 얻기 위해 전류 라인에 보내질 수 있다는 점이다. 3개 이상의 상이한 전류 라인으로부터의 총 자기장이 사용되며, 그 중 2개 이상은, 자기장 성분 중 하나를 형성하며, 동일한 전류 소스를 공유하는데, 즉, 하나는 전류 경로를 형성하고 나머지는 귀환 전류 경로를 형성한다.
전류 경로 및 귀환 전류 경로가 제공된다는 사실로 인해, 단지 단극성 전류 소스만이 행 및/또는 열 구동기에 필요하다.
본 발명의 이들 및 다른 특성, 및 장점은 본 발명의 원리를 예시의 목적으로 도시하는 첨부된 도면을 참조하는 다음의 상세한 설명으로부터 명백해질 것이다. 이 설명은 본 발명의 범위를 제한하지 않고 예시의 목적으로만 주어진 것이다. 참조 번호는 첨부된 도면을 지칭한다.
특정 실시예 및 소정의 도면을 참조하여 본 발명을 설명할 것이지만, 본 발명은 이들이 아닌 청구항에 의해서만 한정된다. 도시된 도면은 단지 개략적인 것이며 이에 제한되지 않는다. 도면에서, 도시의 목적을 위해 몇몇 구성요소들의 크기가 과장되거나 실제 규격대로 도시되지 않았다. 본 명세서 및 청구범위에서 사용되는 "포함한다"라는 용어가 기타 구성요소 또는 단계를 배제하지는 않는다. 단수명사를 지칭하는 경우에, 예를 들어, "하나" 또는 "그"와 같은 관형사가 사용되는데, 특별한 언급이 없는 한 이들은 그 명사의 복수를 포함한다.
명세서와 청구 범위에서의 제 1, 제 2, 제 3 등의 용어는 유사한 구성 요소를 구별하는 데 사용되는 것으로 반드시 순차적 또는 시간적 순서를 나타내는 것은 아니다. 이렇게 사용되는 용어들은 적합한 환경 하에서 교환 가능하며 본 발명의 실시예들은 설명 또는 도시된 절차가 아닌 다른 절차에 따라서도 가능하다는 것을 이해해야 한다.
또한, 명세서 및 청구 범위에서의 상부, 하부, 위, 아래 등의 용어는 도시의 목적을 위해 사용되었으며 반드시 상대적 위치를 나타내는 것은 아니다. 이렇게 사용되는 용어들은 적합한 환경 하에서 교환 가능하며 본 발명의 실시예들은 설명 또는 도시된 절차가 아닌 다른 절차에 따라서도 가능하다는 것을 이해해야 한다.
본 발명에 따르면, 매트릭스(30)를 이루는 자기저항 메모리 셀(31)은 각각 저기저항 메모리 소자(32)를 포함하며 행과 열로 논리적으로 구성된다. 본 명세서를 통해, "수평" 및 "수직" 이라는 용어는 좌표계를 제공하는 데 사용되며 단지 설명을 돕기 위한 것이다. 반드시 그렇지는 않으나 소자의 실제 물리적 방향을 지칭할 수도 있다. 또한, "열" 및 "행"이라는 용어는 함께 링크되는 어레이 소자 세트를 설명하는 데 사용된다. 이 링크는 행과 열의 카티션(Cartesian) 어레이 형태일 수 있으나 본 발명이 이에 한정되지는 않는다. 당업자가 이해할 바와 같이, 열과 행은 쉽게 교환될 수 있으며 이들 용어들은 교환 가능하다는 것이 의도된다. 비-카티션 어레이도 구성될 수 있으며 이 또한 본 발명의 범위에 포함된다. 따라서, "행" 및 "열"이라는 용어는 넓게 해석되어야 한다. 이 넓은 해석을 돕기 위해, 청구 범위는 논리적으로 구성된 행과 열을 지칭한다. 메모리 소자 세트는 토폴로지적인 선형 교차 방식으로 함께 링크되는 것을 의미하지만, 물리적 또는 토폴로지적 배열은 그러하지 않다. 예를 들어, 행은 원(circle) 및 이들 원의 열 반지름일 수 있고 원 및 반지름은 본 발명에서 행과 열로 "논리적으로 구성된"으로 표현된다. 또한, 예를 들어, 비트 라인 및 워드 라인, 또는 행 라인 및 열 라인 등의 다양한 라인의 특정 명칭은 설명을 돕고 특정 기능을 지칭하는 데 이용되는 포괄적인 것으로 의도되며, 이 특정 단어의 선택은 본 발명의 범위를 한정하는 것으로 의도되는 것이 아니다. 이들 모든 용어들은 단지 설명되는 특정 구조에 대한 보다 나은 이해를 돕기 위한 것으로 본 발명의 범위를 한정하기 위한 것이 아니라는 것을 이해해야 한다.
도 3은 본 발명의 제 1 실시예에 따른 MRAM 장치(40)의 평면도로서, 이 장치는 예를 들어 GMR 또는 MTJ 소자와 같은 자기저항 메모리 소자(32)의 어레이 또는 메트릭스(30)를 포함하며, 예를 들면 MRAM 어레이, 메모리 모듈, 메모리 뱅크 또는 여러 메모리 뱅크로 구성되는 메모리와 같은 MRAM 장치(40)가 있다. 매트릭스(30)에는 행 라인(33) 및 열 라인(34)이 제공된다. 행 라인(33)은 구리 라인과 같은 연속적 도전 스트립이며, 매트릭스(30)의 행의 자기저항 소자(32)에 자기적으로 접속된다. 행 라인(33)은 제 1 방향으로 연장된다. 열 라인(34)은 구리 라인과 같은 연속적 도전 스트립이며, 매트릭스(30)의 열의 자기저항 소자(32)에 자기적으로 접속된다. 열 라인(34)은 제 2 방향으로 연장된다. 본 실시예에서, 제 2 방향은 제 1 방향에 수직한다. 그러나, 이는 하나의 예이며 이에 한정되지는 않는다. 각 열 라인(34)에 대해, 하나 이상의 귀환 열 라인(35)이 제공된다. 이 귀환 열 라인(35)은 대응하는 열 라인(34)의 전류에 대한 기능적 귀환 경로를 형성하는데, 즉, 적합한 열 라인(34)을 통한 열 전류 소스(36)로부터의 전류가 (그 열의 모든 다른 자기저항 소자(32) 뿐만 아니라) 선택된 자기저항 소자(32)의 제 1 자기장을 발생시킨다. 이 전류는 하나 이상의 대응하는 귀환 열 라인(35)을 통해 본 실시예에서 전류 소스(36)와 물리적으로 동일한 소자인 열 전류 싱크(sink)로 귀환하여, (그 열의 모든 다른 자기저항 소자(32) 뿐만 아니라) 선택된 자기저항 소자(32)에서 제 2 자기장을 발생시킨다. 본 발명의 다른 실시예(도시 생략)에 따르면, 분리된 전류 소스 또는 전류 싱크 장치를 제공하는 것도 가능하다. 또한, 행 전류 소스(37)로부터의 전류가 적합한 행 라인(33)을 통해 행 전류 싱크(38)로 전송되므로, (그 행의 모든 다른 자기저항 소자(32) 뿐만 아니라) 선택된 자기저항 소자(32)에서 제 3 자기장을 발생시킨다. 선택된 자기저항 소자(32)에서의 제 1, 제 2 및 제 3 자기장은 이 소자(32)의 자유층의 자기 벡터 방향을 변경할 수 있는 자기장을 제공하지만, 자기장 단독 또는 이들 자기장 모두로 이루어지지 않은 조합은 저장 장치의 상태를 변경할 수 없다. 그러므로, 선택된 메모리 셀(31)만이 기록된다. 전력 공급기(39)는 행 전류 및 열 전류를 발생시키는 데 필요한 전력을 공급한다. 도 3에는 제한된 수의 메모리 셀(31)만이 도시되었지만 실제로는 메모리 어레이(31)의 크기는 제한이 없다.
도 3의 매트릭스(30)에 대한 단면도이자 자기저항 메모리 셀(32)의 어레이를 포함하는 도 4를 참조하면, 각 메모리 셀(31)은 자기저항 메모리 소자(32)를 포함한다. 이 자기저항 메모리 소자(32)는 터널링 자기저항(TMR) 장치 또는 거대 자기저항(GMR) 장치와 같은 자기저항 장치를 포함할 수 있다. 이 자기저항 메모리 셀(31)은 행과 열에 배열된다.
행 라인(33)은 메모리 셀(31)의 어레이(30)의 한 측면, 예를 들어 그 상부면에서 제 1 방향으로 연장된다. 열 라인(34)은 메모리 셀(31)의 어레이(30)의 반대 측면, 주어진 예에서는 그 하부면에서 제 2 방향으로 연장된다. 또한, 행 라인(33)처럼 메모리 셀(31)의 어레이의 동일한 측면, 주어진 예에서는 어레이(30)의 상부면에서 제 2 방향으로 연장되는 귀환 경로 라인(35)이 제공된다. 귀환 전류 경로가 폐쇄 루프를 형성함에 따라, 단일 전류 소스/싱크 소자(36)가 메모리 메트릭스(30)의 한 측면에 제공될 수 있다. 도 5에 도시된 바와 같이, 이 전류를 루프의 상부 및 하부 도체(34,35)로 유도함으로써, 단극성 전류 소스(36)가 예를 들어 반도체 스위치와 같은 스위치들(50,51)의 결합과 조합하여 이용될 수 있다. 또한 도 5는 논리 0(도 5의 좌측) 및 1(도 5의 우측) 값을 기록하기 위한 여러 소스-싱크 경로를 생성하기 위해 선택되는 스위치들(50,51)의 조합을 명확히 도시하고 있다. 명확히 하기 위해 전류 경로를 나타내는 화살표와 폐쇄 스위치가 추가되었다.
첫 번째 이진수 값, 예를 들어 0 값이 자기저항 메모리 셀(31A, 선택된 셀)의 메모리 소자(32)에 기록될 것이면, 스위치(50)는 폐쇄되고 스위치(51)는 개방된다. 단지 명확하게 하기 위해, 행 라인(33)은 도 5에서 생략되었다. 그러나, 스위칭을 위해, 전류는 메모리 셀(31)을 가로지르는 행 라인에 존재해야 한다. 전류 소스(36)로부터의 전류는 제 1 스위치(50)와, 선택된 메모리 셀(31A) 위의 제 1 열 라인(52)과, 선택된 메모리 셀(31A) 아래의 제 2 열 라인(53)을 거쳐 유도되어 열 전류 싱크로 복귀한다. 이 열 전류 싱크는 열 전류 소스(36)와 물리적으로 동일한 소자일 수도 있고 아닐 수도 있다. 제 2 열 라인(53)은 귀환 열 라인이다. 두 번째 이진수 값, 예를 들어 1 값이 자기저항 메모리 셀(31A, 선택된 셀)의 메모리 소자(32)에 기록될 것이면, 스위치(51)는 폐쇄되고 스위치(50)는 개방된다. 전류 소스(36)로부터의 전류는 제 1 스위치(51), 선택된 메모리 셀(31A) 아래의 제 2 열 라인(53), 선택된 메모리 셀(31A) 위의 제 21열 라인(53)을 거쳐 유도되어 열 전류 싱크로 돌아간다. 이 열 전류 싱크는 열 전류 소스(36)와 물리적으로 동일한 소자일 수도 있고 아닐 수도 있다. 이제 제 1 열 라인(53)은 귀환 열 라인으로서 기능한다. 따라서 스위치(50,51)를 알맞게 전환하여 제 1 및 제 2 열 라인을 통한 전류의 방향을 변경하는 경우, 도 5의 화살표에 의해 나타난 바와 같이, 메모리 셀(31A)의 발생된 자기장이 방향을 전환한다.
도 6에서는, 여러 사례를 비교하고 있다. 도 6의 파트(a)는 종래 기술의 사례를 나타내는데, 각 메모리 소자(32)에 대해 하나의 열 라인(34)만이 제공된다. 전류 라인(34)의 저항이 고정이면, 예를 들어, R이면 종래 구성의 메모리 소자, 즉, 메모리 소자(32)에서 자기장을 발생시키는 데 추가되는 전류 귀환 경로 라인을 갖지 않는 메모리 셀의 메모리 소자(32)에서는, 필드(H)를 발생시키기 위해 R.I2를 요구한다. 전력 효율을 자기장을 발생시키는 전력 소비와 발생된 자기장 그 자체 사이의 비율로 정의하면, 이 종래 기술의 사례에 대한 전력 효율은 (R.I2)/H이다. 자기장 값을 두 배로 하기 위해, 2개의 선택사항 중 아무것이나 선택될 수 있다. 종래 기술에 따르면, 도 6의 파트(b)에 도시된 바와 같이, 열 라인(34)의 전류를 두 배로 함으로써 자기장 값이 두 배가 될 것이다. 그러면 자기장 2H를 발생시키는 데 필요한 전력은 R.(2I)2가 되고, 전력 효율은 (R.(2I)2)/(2H) 또는 (2.R.I2)이 된다. 그러나, 본 발명에 따르면, 전류(I)는 열 라인(34)을 통해 보내지고, 대응하는 귀환 전류는 귀환 결로 라인(35)을 통해 보내진다. 자기장 2H를 발생시키는 데 필요한 전력은 본 실시예에서는 (R.I2 + R.I2)이며, 전력 효율은 (R.I2 + R.I2)/(2H) 또는 (R.I2)/H이다. 본 발명에 따른 기능적 귀환 경로(35),즉, 실질적으로 선택된 메모리 셀에서의 자기장 발생에 기여하는 귀환 경로를 이용함으로써, 동일한 전력 소비에 대해 자기 메모리 셀(31)에서 발생되는 자기장이 두 배로 될 수 있다.
본 발명의 다른 실시예에 따르면, 자속 유도 피복층(flux guiding cladding layers, 60, 도 6의 파트(d))이 열 라인(34), 귀환 경로 라인(35) 및/또는 행 라인(33)에 제공될 수 있다. 이들 자속 유도 피복층(60)은 니켈 철(NiFe)과 같은 높은 투자율 및 자기적 연성(낮은 보자력)을 갖는 물질로 구성된다. 이들 자속 유도 피복층(60)은 보다 우수한 자기장 부분화(localization)를 선택된 셀 영역으로 유도한다. 이 방식으로 필드 크기의 두 배의 이득이 실현될 수 있다. 또한, 인접 메모리 소자(32)의 선택성이 향상되므로, 이러한 자속 유도 피복층(60)을 사용하여 인접 메모리 소자(32)에서의 누화(cross-talk)가 감소된다. 자속 유도 피복층(60)은 행 라인(33), 열 라인(34) 및/또는 귀환 경로 라인(35)의 한 측, 바람직하게는 메모리 소자(32)로부터 멀리 있는 측면만을 피복할 수도 있으며, 또는 최대 효율을 위해 그 3개의 측면을 피복할 수도 있다(도 6의 파트(d)).
본 발명의 다른 실시예에 따르면, 전류는 선택된 열 라인(34)을 통해 보내지고, 2개의 인접 열 라인(열 라인(34)의 한 측에 하나씩)으로 귀환되며, 인접 열 라인(70,71)의 각각을 통한 일부, 예를 들어, 이들 인접 열 라인(70,71)의 각각을 통한 전류의 절반이 흐른다. 도 5에 도시된 바와 같이, 교정 방안을 추가하여, 전류 소스(36)가 제공되지 않는 메트릭스(30)의 끝에서, 양극성 귀환 전류 경로가 쉽게 형성될 수 있으며, 비트-직렬 기록 동작이 수행될 수 있다. 이를 통해, 초고밀도 패킹에 있어서, 인접 소자에서의 유효 자기장이 감소된다. 전력 소비는 (R.(I/2)2 + R.I2 + R.(I/2)2), 또는 3/2.R.I2이다. 이는 본 실시예의 유효 전력 소비는 도 6의 파트(a)에 도시된 종래 실시예에 비해 50% 증가된다는 것을 의미한다. 그러나,누화가 대략 두 배 감소된다. 선택된 메모리 셀의 최대 자기장도 약간 감소된다.
본 발명의 임의의 실시예에 따른 여러 비트-지정 전류 소스/싱크는 워드-병렬 기록을 위해 보다 큰 개체로 조합될 수 있다. 도 8에 이것이 개략적으로 도시되어 있다. 그 후 전류 구동기는 다음 방식으로 기록되는 데이터에 단순히 반응한다. 예를 들어 8-비트 버전에서, 워드 10010110의 수신에 따라, 적합한 방식의 비트 시퀀스에 대해 스위치(50,51)가 폐쇄되어 후속 비트의 시퀀스 1-0-0-1-0-1-1-0을 기록할 수 있게 된다. 이 방안에서 비트의 모든 열은 4개의 스위치를 필요로 하므로, 그 워드의 각 비트 값에 대해 2개의 스위치가 선택된다.
이 아키텍처에 대해 전력 소비, 피크 전류 및 기록 시간이 분석된다.
귀환 경로가 자기장에 기여하지 않지만 단순히 종래 경우에 비해 전류 라인의 저항을 두 배로 하는 경우에, 1-주기 기록 동작에 있어서 전력 소비는
과 동일하다는 것을 알 수 있다.
첫 번째 항 n.(2R).I2은 열 라인 및 그 귀환 경로에 의한 전력 소비이며, 두 번째 항 R.I2는 기록될 비트에 대응하는 행 라인(명확히 하기 위해 도 8에서는 생략)에 의한 전력 소비이다. 따라서 이 경우의 전력 소비는 종래 경우보다 높다. 피크 전류는
이다. 미국 특허 6236611에 개시된 바와 같이, 피크 전류를 2I로 감소시키는 다중 위상 클록 시스템이 구현될 수 있지만 전력 소비는 여기서
이다.
전술한 바와 같이, 본 발명에 따르면, 귀환 경로가 자기장 발생에 동등하게 참가하므로, 동일한 자기장 값을 달성하기 위해 절반의 전류만이 전류 루프에 필요하다. 그러나, 그 길이에 따라, 전류 라인 저항이 두 배로 된다. 1-주기 기록 동작에서, 전력 소비는
와 같다.
예상할 수 있는 바와 같이, 현재 기술 수준의 MRAM 아키텍처와 비교할 때 이 값은 약 절반이다. 피크 전류는
이다. 다중-위상 클록이 구현되면, 피크 전류는 주기당
로 감소된다. 그러나, n-주기 후의 총 전력 소비는
으로 증가된다.
따라서 귀환 전류 경로는 '귀환' 전류가 자기장 발생에 기여하는 경우 전력 소비의 감소를 유도할 뿐이다. 전류 성분 모두가 동일할 때 최적화될 것이다. 종래 기술에서의 차단점(break-even point)은 자기장 발생에 대한 귀환 전류 경로의 30% 이하 기여로 알려졌다. 임의의 다른 경우에 있어서, 귀환 경로에 의해 초래되는 초과 저항을 최소로 유지시킬 것을 확실히 해야 한다.
본 발명의 일실시예에 따르면, 여러 채널에서의 고유 저항 동등성을 이용하여, n개의 상이한 작은 전류 소스(약 I 레벨)보다는 (약 n.I 레벨) 단일 전류 소스가 이용될 수 있다. 이 원리는 도 9에 도시되어 있다. 최종적 구현에 관한 결정은 여러 전류 소스 레벨보다는 전류 라인 저항 값의 더 작은 진동에 기초해야 한다. 다시 말해, 여러 전류 루프의 저항에서의 통계적 진동이 매우 작은 경우, 게이트 확대 트랜지스터(enlarged-gate transistor) 부근에 설치되는 단일 전류 소스는 여러 루프의 전류 레벨에 대한 보다 우수한 제어를 제공할 수 있다.
다른 방식으로도 전류 소스/싱크 유닛을 향상시킬 수 있다. 도 10은 제 1 비트의 전류 싱크를 제 2 비트의 전류 소스로 공급하는 등의 직렬 접근 방식을 명확히 도시하고 있다. 스위치(50,51) 각각이 알맞게 전환되는 경우, 도 10의 아랫부분에 도시된 바와 같이, 각 비트에 대해 올바른 콘텐츠가 기록될 수 있다. 그러므로, 보다 작은 전류 소스가 적합하다는 것이 입증되며, 따라서 기판 영역, 예를 들어, 실리콘 영역을 절감할 수 있다. 그러나, (n배) 연장된 전류 라인으로 인해 전력 소비가 즉각적으로 감소될 수 없다. 1-주기 기록 동작에 있어서, 3/2.I의 피크 전류만이 필요하다. 이 접근 방식에서, 작은 전력 소비의 장점은 신속한기록 시간 및 낮은 피크 전류와 결합된다. MRAM에 대한 모듈 접근 방식에서, 작은 메모리 뱅크 또는 블록이 전체 전류 라인 저항을 감소시키는 데 이용될 수 있다. 전형적으로 이는 전류 라인을 통한 전압 손실을 감소시키도록 수행된다.
본 발명의 다른 실시예에 따르면, 메모리 소자 전체에 걸친 보다 우수한 자기장 균일성이 발생된다. 이 실시예에서는 최소 라인 폭을 사용하는 요구조건이 허용된다. 물론, 이러한 구현은 MRAM 어레이에 대한 밀도 손실을 유발할 것이다. 그러나, 밀도 손실을 입더라도 향상된 자기장 균일성을 얻는 것이 더 유리할 수 있다.
도 11의 파트(a) 내지 (e)에서 도시된 여러 사례를 비교한다. 파트(a)는 종래 기술에 따른 단일 전류 라인(34)을 도시하고 있다. 파트(b)는 전술한 본 발명의 제 1 실시예에 따른 자기저항 소자(32) 위의 귀환 경로(35)를 갖는 전류 라인(34)을 도시하고 있다. 자기저항 소자(32), 전류 라인(34) 및 귀환 경로(35) 모두는 동일한 폭을 가지며, 모든 소자(32,34,35)는 상호 대칭적으로 위치된다. 파트(c)는 귀환 경로(35)를 갖는 전류 라인(34)을 도시하는데, 전류 라인(34) 및 귀환 경로(35) 모두는 메모리 소자(32)의 폭의 1.5배에 대응하는 폭을 갖도록 연장되며, 이에 의해 도체(34,35)가 메모리 소자(32)에 대해 오프셋된다. 파트(d)는 파트(c)와 같지만, 도체(34,35)가 메모리 소자(32) 폭의 두 배의 폭을 갖도록 연장된다. 파트(e)는 파트(d)와 같지만, 도체(34,35)가 자기저항 소자(32)에 대해 대칭적으로 위치된다. 표 1은 양 라인에 대한 계산 입력 파라미터의 개요를 제공한다. 이들 값은 전형적 CMOS090 프로세스 플로(process flow)로부터 얻어진다.
표 2는 도 11에 도시된 여러 실시예에 대한 자기장, 전력 소비, 요구되는 전류, 전력 효율, 최대 전류 이득 팩터 및 최대 가능 자기장을 계산한 개요를 제공한다.
계산된 자기장이 메모리로부터의 거리에 대한 함수로서 도 12에 도시되어 있다. 그래프와 관련된 문자들은 도 11에 도시된 경우의 각각을 지칭한다. 모든 사례에서 동일한 전류를 사용하면, 더 넓은 라인을 사용하는 경우(사례(c),(d),(e))에 자기장의 작은 감소가 관측된다. 그러나, 감소된 전류 라인 저항으로 인해 전력 효율이 훨씬 향상된다. 또한, 큰 단면으로 인해, 일정한 전류 밀도에 대해 높은 필드가 발생될 수 있다. 대략 최소 두 배에서 세 배로 전력 소비가 감소될 수 있다.
도 13은 보다 넓은 전류 라인에 대한 향상된 필드 균일성을 메모리로부터의 거리에 대한 함수로서 도시하고 있다. 그래프와 관련된 문자들은 도 11에 도시된 경우의 각각을 지칭한다. 동일한 전류에 있어서, 비대칭적 전류 라인, 즉, 사례(c,d)는 대칭적 사례(e)에 비해 높은 획득 가능한 자기장을 제공한다. 그러나, 비대칭 전류 라인에 대한 자기장의 이득은 필드 균일성의 작은 감소에 의해 완화된다.
본 발명에 따른 액티브 필드 형태를 이용하는 0T-1M서 MRAM 장치에 대한 몇몇 상이한 레이아웃이 도 14에 도시되어 있다. 기록 필드를 최소화하기 위해, 자기 터널 접합과 같은 메모리 소자(32)에 있어서, 최소 치수(주어진 기술에서, 즉, 예를 들어, CMOS090에 대해 200x100nm2)가 수직 기록 라인에 대해 200nm보다는 400nm의 기록 라인 또는 열 라인(34)과 조합된다. 도 14에 도시된 바와 같이, 수평 기록 라인 또는 행 라인(33)의 여러 구현이 고려될 수 있다.
종래 기술의 아키텍처가 표현된 첫 번째 예에서, 도 14의 파트(1a)의 정면도 및 파트(1b)의 단면도가 도시되어 있다. 열 라인(34)에도 행 라인(33)에도 기능적 전류 귀환 경로가 제공되지 않는다.
또한 본 발명의 제 1 실시예는 도 14의 파트(2a) 및 (2b)에서 도시되어 있는데, 이들은 각각 본 발명에 따른 장치의 평면도 및 수직 단면도이다. 이중 대칭 귀환 라인이 제공되는데, 즉, 열 귀환 라인(35)이 각 열 라인(34)에 제공되어 그에 접속되며, 행 귀환 라인(80)이 각 열 라인(33)에 제공되어 그에 접속된다. 단면도(2b)에서 볼 수 있는 바와 같이, 열 라인(34) 및 그 접속된 열 귀환 라인(35)은 메모리 소자(32)에 대해 대칭적으로 위치되며, 행 라인(33) 및 그 접속된 행 귀환 라인(80) 또한 메모리 소자(32)에 대해 대칭적으로 위치된다.
본 발명의 다른 실시예가 도 14의 파트(3a) 및 (3b)에 도시되어 있는데, 이들은 각각 본 발명에 따른 장치의 평면도 및 수직 단면도이다. 수직 비대칭 귀환 라인 및 수평 대칭 귀환 라인이 제공되는데, 즉, 열 귀환 라인(35)이 각 열 라인(34)에 제공되어 그에 접속되며, 행 귀환 라인(80)이 각 열 라인(33)에 제공되어 그에 접속된다. 도 14의 파트(3b)에서 볼 수 있는 바와 같이, 열 라인(34) 및 그 접속된 귀환 라인(35)이 메모리 소자(32)에 대해 비대칭적으로 위치되는데, 즉, 행 라인(33)이 연장되는 방향으로 열 라인(34)과 메모리 소자(32) 사이 및 행 라인(33)이 연장되는 방향으로 귀환 라인(35)과 메모리 소자(32) 사이에 오프셋이 존재한다. 이 실시예에서, 도 14의 파트(3a)에서 볼 수 있는 바와 같이, 행 라인(33) 및 그 접속된 행 귀환 라인(80)은 메모리 소자(32)에 대해 대칭적으로 위치된다.
본 발명의 다른 실시예가 도 14의 파트(4a) 및 (4b)에 도시되어 있는데, 이들은 각각 이 실시예에 따른 장치의 평면도 및 수직 단면도이다. 수직 비대칭 귀환 라인 및 수평 비대칭 귀환 라인이 제공되는데, 즉, 열 귀환 라인(35)이 각 열 라인(34)에 제공되어 그에 접속되며, 행 귀환 라인(80)이 각 열 라인(33)에 제공되어 그에 접속된다. 도 14의 파트(4b)에서 볼 수 있는 바와 같이, 열 라인(34) 및 그 접속된 열 귀환 라인(35)은 메모리 소자(32)에 대해 비대칭적으로 위치되는데, 즉, 행 라인(33)이 연장되는 방향으로 열 라인(34)과 메모리 소자(32) 사이 및 행 라인(33)이 연장되는 방향으로 귀환 라인(35)과 메모리 소자(32) 사이에 오프셋이 존재한다. 이 실시예에서, 도 14의 파트(4a)에서 볼 수 있는 바와 같이, 행 라인(33) 및 그 접속된 행 귀환 라인(80) 또한 메모리 소자(32)에 대해 비대칭적으로 위치되는데, 즉, 열 라인(34)이 연장되는 방향으로 행 라인(33)과 메모리 소자(32) 사이 및 열 라인(34)이 연장되는 방향으로 행 귀환 라인(35)과 메모리 소자(32) 사이에 오프셋이 존재한다.
셀 크기에 대한 영향은 도 14의 직사각형 박스(90)에 의해 도시되는데, 이는 단위 셀을 나타낸다. 그 결과로서, 도 14의 실시예에서 1a 및 2a는 셀 크기 6F2을 가지며, 도 14의 실시예에서 3a는 셀 크기 10F2을 가지며, 도 14의 실시예에서 4a는 셀 크기 15F2을 갖는다.
누화 감소에 있어서, 본 발명에 따라 두 가지 방법이 구현될 수 있는데, 첫째로, 이중 대칭 귀환 라인과 인접 라인을 통한 초과 전류와의 조합, 둘째로, 보다 넓은 대칭 도는 비대칭 귀환 라인을 사용하는 것이다. 첫 번째 방법은 약 50%의 초과 전력 소비를 요하며, 두 번째 방법은 약 100%의 초과 공간을 요한다. 후자의 경우, 누화는 피크 자기장의 손실 없이 대칭 또는 비대칭 귀환 라인에 대해 각각 40%에서 27% 및 22%까지 감소된다.
본 발명에 따른 장치를 위한 바람직한 실시예, 특정 구조 및 구성, 재료를 설명하였지만, 본 발명의 사상과 범위를 벗어나지 않고 형태 및 세부사항에 대한 다양한 변경 및 수정이 이루어 질 수 있음을 이해해야 한다. 예를 들어, 전술한 개념이 0T-1MTJ MRAM 장치용으로 도시되었지만 1T-1MTJ 또는 기타 MRAM 구조에서 구현될 수 있다.

Claims (14)

  1. 행과 열로 논리적으로 구성되는 자기저항 메모리 셀을 갖는 매트릭스로서 - 각 메모리 셀은 자기저항 소자를 포함함 - ,
    열 라인 세트를 포함하되, 하나의 열 라인은 한 열의 메모리 셀 각각의 자기저항 소자에 자기적으로 접속 가능한 연속 도전 스트립(continuous conductive strip)이며,
    각 열 라인에 있어서, 그 열 라인의 전류를 위한 귀환 경로를 형성하며, 선택된 자기저항 소자에 영향을 끼치고 상기 열 라인에서의 전류에 의해 발생되는 자기장을 증가시키서 상기 선택된 자기저항 소자로 기록하는 상기 자기장을 증가시키는 하나 이상의 귀환 열 라인이 제공되는
    매트릭스.
  2. 제 1 항에 있어서,
    행 라인 세트를 더 포함하되,
    하나의 행 라인은 한 행의 메모리 셀 각각의 자기저항 소자에 자기적으로 접속 가능한 연속 도전 스트립인
    매트릭스.
  3. 제 1 항에 있어서,
    귀환 열 라인은 다른 열 라인과 동일한
    매트릭스.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 귀환 열 라인은 상기 다른 열 라인들과 상이한
    매트릭스.
  5. 제 4 항에 있어서,
    각 열 라인에 있어서 귀환 열 라인은 자기저항 소자의 열의 반대측에 제공되는
    매트릭스.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 자기저항 소자의 열은 상기 열 라인의 중심에 대해 행-방향으로 오프셋되는
    매트릭스.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 자기저항 소자의 열은 상기 귀환 열 라인의 중심에 대해 행-방향으로 오프셋되는
    매트릭스.
  8. 제 4 항 또는 제 5 항에 있어서,
    상기 자기저항 소자의 열은 상기 열 라인 및 하나 이상의 귀환 라인에 대해 대칭적으로 위치되는
    매트릭스.
  9. 제 2 항 내지 제 8 항 중 어느 한 항에 있어서,
    각 행 라인에 대해, 그 행 라인의 전류를 위한 귀환 경로를 형성하고 선택된 자기저항 소자의 자기장을 증가시키기 위해 하나 이상의 귀환 행 라인이 제공되는
    매트릭스.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 열 라인 및/또는 상기 귀환 열 라인에는 자속 유도 피복층(flux guiding cladding layer)이 제공되는
    매트릭스.
  11. 제 2 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 행 라인에는 자속 유도 피복층이 제공되는
    매트릭스.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 귀환 행 라인에는 자속 유도 피복층이 제공되는
    매트릭스.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 기재된 자기저항 메모리 셀을 갖는 매트릭스를 포함하는
    비휘발성 메모리.
  14. 행과 열이 논리적으로 배열되는 자기저항 메모리 소자의 매트릭스에서 자기저항 소자를 기록하는 방법으로서,
    상기 자기저항 소자에서, 전류 라인으로부터의 자기장과 하나 이상의 귀환 전류 라인으로부터의 자기장을 결합하여, 상기 자기저항 소자로 기록하기 위한 자기장을 증가시키기는 단계를 포함하는
    방법.
KR1020057009565A 2002-11-28 2003-11-06 자기저항 메모리 셀을 갖는 매트릭스와 이를 포함하는비휘발성 메모리 및 자기저항 소자 기록 방법 KR20050083986A (ko)

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