JP2006508532A - 電流線を共有する磁気メモリ構成 - Google Patents

Abstract

本発明は、磁気または磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）に関する。本発明は、論理的に編成された行および列に配置された磁気抵抗メモリ・セルを有し、各メモリ・セルが磁気抵抗素子（３２Ａ，３２Ｂ）を含むアレイを提供する。この行列は、一組の列線（３４）を含む。列線（３４）は、列の各メモリ・セルの磁気抵抗素子（３２Ａ，３２Ｂ）と磁気結合できる連続的な導体ストリップである。列線（３４）は、隣接する２つの列によって共有される。この共有される列線（３４）は、その列線を共有する、隣接する２つの列の磁気抵抗素子の上まで実質的に延びる領域を有する。本発明によれば、このアレイはさらに、列線（３４）を共有する、隣接する列の一方の磁気抵抗素子（３２Ａ，３２Ｂ）内に局所的な磁界を発生させる補助列線（３６Ａ，３６Ｂ）を列ごとに少なくとも１つ含む。本発明の一利点は、メモリ・セルの密度を高めることによって、ＭＲＡＭメモリの作成に必要なスペースを減らすことができることである。

Description

本発明は、磁気（または磁気抵抗）ランダム・アクセス・メモリ（ＭＲＡＭ）に関し、より詳細には、最大電流密度でより強い磁界を生成する方法およびデバイスに関する。

現在、多くの企業が、フラッシュ・メモリの後継として磁気（または磁気抵抗）ランダム・アクセス・メモリ（ＭＲＡＭ）を検討している。ＭＲＡＭは、最高速度のスタティックＲＡＭ（ＳＲＡＭ）以外の全てのメモリに取って代わる可能性がある。ＭＲＡＭは、不揮発性メモリ・デバイスである。つまり、情報を記憶し続けるための電力が不要である。この点が、他のほとんどのタイプのメモリに対する優位点であると考えられる。

ＭＲＡＭの概念を最初に考案したのは、Honeywell Corp.（米国）である。この概念では、磁気多層デバイス内の磁化方向を情報記憶機構として用い、結果としての抵抗の差を情報として読み出す。全てのメモリ・デバイスがそうであるように、ＭＲＡＭアレイ内の各セルは、「１」または「０」を表す最低２つの状態を記憶できなければならない。

様々な種類の磁気抵抗（ＭＲ）効果が存在するが、中でも、巨大磁気抵抗（ＧＭＲ）効果とトンネル磁気抵抗（ＴＭＲ）効果が現在最も重要である。ＧＭＲ効果とＴＭＲ（または磁気トンネル接合（ＭＴＪ）、またはスピン依存トンネリング（ＳＤＴ））効果は、とりわけ不揮発性磁気メモリを実現する可能性をもたらす。これらのデバイスは、階層状になった薄膜を含み、そのうちの少なくとも２枚が強磁性体またはフェリ磁性体であって、それらは非磁性体の中間層で隔てられている。ＧＭＲは、導体の中間層を有する構造物のための磁気抵抗であり、ＴＭＲは、誘電体の中間層を有する構造物のための磁気抵抗である。２枚の強磁性体（またはフェリ磁性体）薄膜の間に非常に薄い導体を配置した場合、この複合多層構造物の有効面内抵抗は、薄膜の磁化方向が平行であるときに最小になり、薄膜の磁化方向が逆平行であるときに最大になる。２枚の強磁性体（またはフェリ磁性体）薄膜の間に薄い誘電体の中間層を配置した場合、薄膜間で観測されるトンネル電流は、薄膜の磁化方向が平行であるときに最大（すなわち、抵抗が最小）になり、薄膜の磁化方向が逆平行であるときに最小（すなわち、抵抗が最大）になる。

通常、磁気抵抗は、上記構造物の磁化状態が平行から逆平行に変化した場合の抵抗の増加率として測定される。ＴＭＲデバイスは、ＧＭＲ構造物より高い磁気抵抗率をもたらし、したがって、信号がより大きく、速度がより高くなる可能性がある。最近の実績によれば、良好なＧＭＲセルの磁気抵抗が６〜９％であるのに対し、トンネリングは、４０％を超える磁気抵抗をもたらす。

ＭＲＡＭは、複数の磁気抵抗メモリ単位１がアレイとして配置されたものを含む。先行技術によるそのようなメモリ単位１の１つを、図１に示す。各メモリ単位１は、磁気抵抗メモリ素子２、ディジット線４およびビット線６による第１の交点、およびビット線６およびワード線８による第２の交点からなる。メモリ単位１は、ビット線６によって列方向に直列接続され、ディジット線４およびワード線８によって行方向に直列接続されてアレイを形成する。磁気抵抗メモリ素子２には、たとえば、磁気トンネル接合（ＭＴＪ）が使用できるが、これに限定されない。

ＭＴＪメモリ素子２は、一般に、図２に示すように、固定層１０、自由層１２およびその間の誘電体バリア１４からなる階層構造物を含む。ＭＴＪメモリ素子２はさらに、下部電気的接点２２と、自由磁性層１２上の上部接点１６とを形成する非磁性導体を含む。固定磁性層１０および自由磁性層１２はいずれも、たとえば、ＮｉＦｅで構成でき、誘電体バリア層１４は、たとえば、ＡｌＯ_ｘで構成できる。強磁性体（またはフェリ磁性体）１０，１２で誘電体１４を挟んだサンドイッチ構造に微小電圧を印加すると、電子が誘電体バリア１４を通り抜けることができる。

磁性材料の固定層１０は、常に同一方向を向く磁気ベクトルを有する。自由層１２の磁気ベクトルは、層の物理的寸法による制約があるが、自由に２方向のいずれかを向く。すなわち、固定層１０の磁化方向によって平行または逆平行になる。
ＭＴＪメモリ素子２は、素子２の一方の磁性層から他方の磁性層へ電気が垂直に流れることが可能であるように、回路内に接続されて用いられる。ＭＴＪ単位１は、電気的には、図１に示すように、抵抗Ｒとそれに直列なトランジスタＴなどのスイッチング素子で表すことができる。抵抗Ｒの抵抗の大きさは、メモリ素子２の自由磁性層と固定磁性層の磁気ベクトルの向きによって決まる。ＭＴＪ素子２は、それらの磁気ベクトルが逆方向を向けば比較的高抵抗（ＨｉＲｅｓ）になり、同一方向を向けば比較的低抵抗（ＬｏＲｅｓ）になる。

図２は、先行技術によるメモリ単位の２×２アレイの概略立面図である。複数のＭＲＡＭ単位からなるＭＲＡＭアレイでは、直交する導線４，６が各ビット（すなわち、メモリ素子２）の上下を通り、スイッチング磁界を生成する電流を流す。各ビットは、電流が一方の導線にのみ流れているときはスイッチングされず、選択されたビットで交差する導線４，６の両方に電流が流れているときにスイッチングされるように設計される（スイッチングは、自由層の磁気ベクトルの方向がスイッチング磁界の方向と一致していない場合のみ行われる）。

ディジット線４およびビット線６は、ＭＴＪメモリ単位（セル１）のアレイ内に設けられ、ディジット線４は、メモリ素子２の一方の側をアレイの行方向に通り、ビット線６は、メモリ素子２の反対側をアレイの列方向に通る。図２の構造は、簡単のために部分的に反転されている。ディジット線４は、物理的には、（ＭＴＪ素子２の、トランジスタＴが設けられている基板に近い側の）ＭＴＪ素子２の下を通り、ビット線６は、物理的には、（ＭＴＪ素子２の、トランジスタＴが設けられている基板から遠い側の）ＭＴＪ素子２の上を通る。ただし、そのとおりに描くと、図面の重要部分である磁気抵抗素子２がビット線６で隠れてしまう。

メモリ素子２は、相互接続層１６と複数のメタライゼーション層１８およびバイア２０を用いて、トランジスタＴに接続される。メモリ素子２とビット線６の間にガルバニック接続２２が存在する。各メモリ単位１のトランジスタＴはアース線２４に接続される。

書き込み（プログラム）モードでは、選択されたディジット線４およびビット線６に必要な電流が流れ、それらの交点で、ＭＴＪ素子２の自由層１２の極性がスイッチングされるのに十分なピーク磁界が発生する。これによって、ＭＴＪ素子２の抵抗がＬｏＲｅｓ（低抵抗）状態からＨｉＲｅｓ（高抵抗）状態に、またはその逆にスイッチングされる（ビット線６を流れる電流の方向によって異なる）。同時に、選択されたメモリ単位１（選択されたディジット線４と選択されたビット線６の交点にあるメモリ単位）にあるスイッチング素子（トランジスタＴなど）が、たとえばワード線８の電圧を低く（スイッチング素子がトランジスタＴの場合は０ボルトに）保つことによって、カットオフ状態になる。選択されたディジット線４と選択されたビット線６の電流は、それらが協同すれば、選択されたメモリ素子の自由層の磁気ベクトルの方向を変える磁界を発生させるが、それぞれのストリップを流れる電流だけでは記憶状態を変えることができない。したがって、選択されたメモリ素子にのみ書き込みが行われ、選択された同じディジット線４またはビット線６の上にある他のメモリ要素には書き込みは行われない。

図３は、先行技術による高密度ＭＲＡＭセル１の標準的な集積化方式を概略的に示したものである。ビット線６およびディジット線４（一般に電流線と呼ぶ）に電流を流すことによってチップ上に磁界が生成される。この磁界は、それらの電流線を流れる電流に比例する。より強い磁界が必要であれば、より大きな電流を流す必要がある。ただし、小電力用途の場合は小さな電流でなければならない。これらは相反する要件である。より小さなメモリを実現するためには、ＭＲＡＭ技術をサブ１００ｎｍの領域まで微細化することが望ましいが、容易なことではない。比例縮小則は電流線（特にその断面）にも適用される。電流線の電流密度は、Ｃｕの一般的なエレクトロマイグレーション限界である１０^７Ａ／ｃｍ^２で制限されている。電流密度がそれより高くなると、エレクトロマイグレーションが起こる。すなわち、金属原子が電流線内を移動して、金属配線の断線を引き起こす。上記の制限により、Ｃｕ電流線の断面の１００ｎｍ×１００ｎｍ辺りの電流の上限は１ｍＡとなる。言い換えると、先行技術による磁気抵抗メモリ・デバイスを微細化したときの発生可能な磁界振幅には制限がある。電流線を微細化すると断面が小さくなり、かつエレクトロマイグレーション限界は定まっていることから、磁界発生は適正にスケーリングされない。図３に見られるように、ディジット線の形状寸法は望ましいものではない（幅が高さより小さい）。

さらに、データ・ビットの温度安定性を長期にわたって維持するためには、ＭＲＡＭデバイスを微細化する場合、スイッチング磁界を強くするのが一般的である。一般に磁気素子は、好ましい磁化方向を形状異方性によって安定化するために何らかのアスペクト比を有する。しかしながら、一定のアスペクト比に対しては寸法を小さくすることは、スイッチング磁界を強くすることにつながる。したがって、デバイスを微細化する場合は、アスペクト比を小さくしなければならない。一方、長期にわたる温度安定性（すなわち、データ保持）のためには、スイッチングに対抗する特定の最小エネルギー・バリア（Ｋ_ｕＶ）が必要である。これは基本的に、スイッチング磁界の最小値（〜Ｋ_ｕ）を設定する。

米国特許出願公開第２００２／００５７５９３号明細書には、高集積度メモリ・アレイを有する薄膜磁気メモリ・デバイスが記述されている。上面図と断面図をそれぞれ図９に示す。読み出しワード線および書き込みワード線８０が、それぞれのメモリ・セル行に対応して設けられ、ビット線８１および基準電圧線が、それぞれのメモリ・セル列に対応して設けられる。隣接するメモリ・セル８２同士が、これらの信号線の少なくとも１つ（たとえば、ビット線８１）を共有する。結果として、メモリ・アレイ全体に設けられる信号線のピッチを広げることができる。したがって、メモリ・セルを効率的に配置して、メモリ・アレイの集積度を高めることができる。ただし、データ読み出しとデータ書き込みの動作を正常に行うためには、１つのビット線８１によって同時に選択された複数のメモリ・セル８２が、ワード書き込み線８０からのデータ書き込み磁界を同時には受け取らないようにしなければならない。そのために、セル８２は交互に配置される。図９は、メモリ行列の交互配置の様子を示している。この実施形態には、密度のロスが多大であるという短所がある。（たとえば、図１０に示すように、バイア接点をトランジスタと並べることによって）メモリ・セル８２を互いに近接させて、密度をある程度高めることが可能である。図１０の断面図の破線で示した部分は、近傍の書き込みワード線８０の上にある素子群である。（ビット線８１の下の）信号線が動作可能なので、ビット線８１の幅の分の改善がかろうじて可能である。しかし、この実施形態には、メモリ密度の多大なロスという短所が依然としてある。

本発明は、磁界発生を改良するデバイスおよび方法を提供することを目的としている。磁界発生の改良は、所与の電流密度に対してより強い磁界を発生させること、近傍の選択されていないメモリ・セルへのクロストークを減らすこと、およびメモリ・デバイス全体にわたって磁界の均一性を高めることの少なくとも一つを含む。

上記目的は、本発明による方法およびデバイスによって達成される。

本発明は、論理的に編成された行および列に配置された磁気抵抗メモリ・セルを有し、各メモリ・セルが磁気抵抗素子を含むアレイを提供する。この行列は、一組の列線を含む。列線は、列の各メモリ・セルの磁気抵抗素子と磁気結合できる連続的な導体ストリップである。列線は、隣接する２つの列によって共有される。この共有される列線は、その列線を共有する、隣接する２つの列の磁気抵抗素子の上まで実質的に延びる領域を有する。本発明によれば、このアレイはさらに、列線を共有する、隣接する列の一方の磁気抵抗素子内に局所的な磁界を発生させる補助列線を列ごとに少なくとも１つ含む。本発明の一利点は、列線を共有してＭＲＡＭメモリの作成に必要なスペースを減らすことによって、メモリ・セルの密度を、先行技術によるメモリ・デバイスより高めることができることである。

本発明の一実施形態によれば、補助列線は、列線を流れる電流の戻り電流経路を形成できる。戻り電流経路を流れる電流によって生成される磁界は、選択された列のメモリ素子内の磁界を強めるために用いられる。そのように磁界が強められることで、たとえば、メモリ素子への書き込みがよりよく行われる。

このアレイはさらに、一組の行線を含むことができる。各行線は、行の各メモリ・セルの磁気抵抗素子と磁気結合できる連続的な導体ストリップである。選択されたメモリ・セルに対応する行線を通る電流と、選択されたメモリ・セルに対応する列線を通る電流と、選択されたメモリ・セルに対応する戻り列線を通る電流とによって発生する合成磁界は、選択されたメモリ・セルの磁気抵抗素子の磁気状態を（そのメモリ・セルの内容に応じて）スイッチングするのに十分な強さである。指定された電流線のどの一本を通る電流によって発生する磁界も、全てではない複数の指定された電流線によって発生する合成磁界も、スイッチング磁界を与えるほど強くないことが好ましい。本発明の一利点は、スイッチング磁界を発生させながら、行線、列線、および戻り線を流れる電流のレベルを小さくできることである。

本発明の一実施形態では、磁気抵抗素子の列を挟んで向かい合う列線と補助列線を設ける。

磁気抵抗素子の列は、補助列線の中心に対して行方向にオフセットさせて配置できる。

列線、補助列線および行線の少なくとも一つに磁束誘導クラッディング層（flux guiding cladding layer）を設けることができる。このようなクラッディング層の利点は、列線内の磁界の集束度が高まり、クロストークが減って、近傍ビットの意図しないプログラミングを回避できることである。

本発明はさらに、先述の磁気抵抗メモリ・セルを有するアレイ（すなわち、とりわけ適切な行ドライバおよび列ドライバを備えた先述のアレイ）を含む不揮発性メモリを提供する。

本発明はさらに、論理的に編成された行および列に配置された磁気抵抗メモリ・セルを有し、各セルが磁気抵抗素子を含むアレイを操作する方法を提供する。この方法は、列線上のメモリ素子の１つに局所的な磁界を発生させるために、行線に電流を流すことと、２つの列が共有する列線に電流を流すことと、少なくとも１つの補助列線に電流を流すこととを含む。

本発明はさらに、磁気抵抗メモリ・セルを有するアレイの製造方法を提供する。この方法は、各セルが磁気抵抗素子を含む、論理的に編成された行および列に配置された磁気抵抗メモリ・セルを提供することと、一組の列線を含む行列と、列の各メモリ・セルの磁気抵抗素子と磁気結合できる連続的な導体ストリップである列線と、隣接する２つの列によって共有される列線とを提供し、共有される列線が、その列線を共有する、隣接する２つの列の磁気抵抗素子の上まで実質的に延びる領域を有することと、列線を共有する隣接する列の一方の磁気抵抗素子内に局所的な磁界を発生させる補助列線を列ごとに少なくとも１つ提供することとを含む。

これらおよび他の、本発明の特性、特徴、および利点は、本発明の原理を例示した以下の詳細説明ならびに添付図面を参照することにより明らかになるであろう。この説明は、例示のみを目的とするものであり、本発明の範囲を限定するものではない。以下で引用する参照符号は、添付図面を参照する。
異なる図面での同じ参照符号は、同一または類似の要素を指す。

以下、具体的な実施形態を示し、特定の図面を参照して本発明について説明するが、本発明はこれらに限定されるものではなく、特許請求の範囲によってのみ限定される。描かれた図面は概略にすぎず、限定的なものではない。図面では、一部の素子は、説明目的からサイズが誇張され、縮尺どおりに描かれていない場合がある。本明細書および特許請求の範囲で「comprising（含む、備える）」という語を用いている場合、この語は他の要素またはステップを除外しない。単数名詞を指す場合に不定冠詞（たとえば、「a」または「an」）または定冠詞（たとえば、「the」）を用いている場合、これらは、特に指定がない限り、その名詞のものが複数ある場合を含むものとする。

さらに、明細書および特許請求の範囲における第１、第２、第３・・・という語は、類似する要素を区別するために用いており、必ずしも連続した順序や時系列の順序を表すわけではない。そのように用いる語は、しかるべき状況下では交換可能であり、本明細書で説明する本発明の実施形態は、本明細書で示した以外の順序でも動作可能であることを理解されたい。

本発明の一実施形態によれば、図４に示すように、磁気抵抗メモリ・セル３１の行列３０（各メモリ・セル３１は磁気抵抗メモリ素子３２を含む）を、論理的に行および列に編成する。以下の説明では、あくまで説明を簡単にするために、「水平」および「垂直」という用語を用いて座標系を表す。それらは、デバイスの実際の物理的方向を指す必要はない（指してもよい）。さらに、「列」および「行」という用語を用いて、互いに連結しているアレイ素子のセットを表す。この連結は、行および列のカーテシアン（デカルト）・アレイの形で行うことができるが、本発明はそれに限定されない。当業者であれば理解されるように、列と行とを交換可能とすることは容易であり、本開示では、それらの用語は交換可能であるとする。さらに、非カーテシアン（デカルト）・アレイも構築可能であり、これも本発明の範囲に含まれる。したがって、「行」および「列」という用語は幅広く解釈されなければならない。この幅広い解釈を促進するために、特許請求の範囲は、論理的に編成された行および列を対象とする。つまり、メモリ素子のセットは位相的に直線的に交差するように互いに連結されるが、物理的（地形的）な配置はそうでなくともよい。たとえば、行が円で、列がそれらの円の半径であってもよく、これらの円と半径は、本発明では、「論理的に編成された」行および列として記述される。用語の「行」と「列」は交換可能である。さらに、各種の線の具体的な名前（たとえば、ビット線とワード線、あるいは行線と列線）は、説明を容易にするためと具体的な機能を指すために用いる汎用的な名前であって、このように用語を選択したこと自体は本発明を何ら限定するものではない。これら全ての用語は、記述される具体的な構造のよりよい理解を促進するために用いるに過ぎず、本発明を何ら限定するものではないことを理解されたい。

本発明によれば、列線３４を設ける。列線３４は、連続的な導体ストリップ（たとえば、銅線）であって、アレイ３０の列の磁気抵抗素子３２と磁気結合できる。これらの列線３４はそれぞれ、アレイ３０内の磁気抵抗素子３２の隣接する２つの列３５Ａ，３５Ｂによって共有される。列線３４の領域は、図４に示すように、少なくとも、列線３４を共有する、隣接する列３５Ａ，３５Ｂの両方の磁気抵抗素子３２の上まで実質的に延び、全ての行に対してそのようになっている。列線３４の領域は、列３５Ａ，３５Ｂの両方の幅一杯の上まで実質的に延びていてよいが、そうである必要はない。本発明に従って隣接する２つの列３５Ａ，３５Ｂの上で列線３４を共有することによって、先行技術によるＭＲＡＭデバイスの隣接する列に対する各電流線４より格段に広い断面を有する単一の電流線が作成される。このことは、図３および図４を比較すれば明らかである。先行技術とは対照的に、同一列線３４を共有する、異なる２つの列３５Ａ，３５Ｂにある２つのメモリ素子３２は、１つの行の上に設けられる。

図３および図４に表したメモリ素子３２のインタリーブ・ミラー構造は、近傍のトランジスタ（図３および図４には図示せず）の間で１つの接点を共有することによってトランジスタ接点を節約するために用いている。

図４に示し、さらに図５でより概略的に示すように、磁気抵抗メモリ・デバイスをサブ１００ｎｍ設計にまで微細化しても、高さＨが幅Ｗより小さい矩形の電流線（列線３４）が可能である。高さＨが幅Ｗより小さい列線３４を用いると、生成される磁界がより均一になる。さらに、本発明による共有列線３４の断面がおよそ３倍になる。これは、その列線３４を流れるピーク電流を大幅に増やしてもエレクトロマイグレーションの危険がないことを意味する。

共有列線３４の上にあるビット（メモリ素子）３２の一方（たとえば、メモリ素子３２Ｂ）で局所的な磁界を発生させるためには、しかるべき行線３７に電流を流して磁界を発生させるだけでなく、本発明によれば、しかるべき補助列線３６Ｂに電流を流してさらなる磁界を発生させなければならない。行線３７は、アレイ３０の行の磁気抵抗素子３２と磁気結合できる連続的な導体ストリップ（たとえば、銅線）である。補助列線３６（３６Ａ，３６Ｂ）は、アレイ３０の列３５Ａ，３５Ｂの磁気抵抗素子３２と磁気結合できる連続的な導体ストリップ（たとえば、銅線）である。補助列線３６と共有列線３４は、メモリ素子３２の列を挟んで向かい合って位置することが好ましい。補助列線３６は個々に独立して駆動できる列線であり、その磁界は、少なくとも、列線３４を共有する列３５Ａ，３５Ｂのうちの選択された列３５Ｂのメモリ素子３２に作用し、それによって、その選択された列３５Ｂのメモリ素子３２での発生磁界が強まる。補助列線３６はさらに、列線３４を共有する列３５Ａ，３５Ｂのうちの選択されていない列３５Ａのメモリ素子３２Ａにも作用し、それによって、その選択されていない列３５Ａのメモリ素子３２での発生磁界を弱めることができる。あるいは、補助列線３６によって発生する磁界は、列線３４を共有する、隣接する列３５Ａ，３５Ｂのうちの選択されていない列３５Ａのメモリ素子３２よりも、選択された列３５Ｂのメモリ素子３２Ｂに作用することができる。一実施形態によれば、補助列線３６を、列線３４からの戻り経路線にすることができる。補助列線３６は、単一の電流線であることも、複数の電流線からなることも可能である。（たとえば、補助列線３６が複数の電流線からなる場合は）補助列線３６の電流の一部を用いて、選択されていない列３５Ａのビット（メモリ素子）３２の位置に逆磁界を発生させ、列線３４によって発生し、そこに存在する磁界を弱めるか消滅させることができる。その補助列線３６の電流の残りは、選択された列３５Ｂのビット（メモリ素子）の位置の磁界を強めるために用いられる。補助列線３６Ａ，３６Ｂは、メモリ素子３２の対応する列３５Ａ，３５Ｂに対して行方向にオフセットさせて配置できる。あるいは、補助列線３６Ａ，３６Ｂは、メモリ素子３２の対応する列３５Ａ，３５Ｂに対して行方向に対称に配置できる。

補助列線３６は、半導体プロセスで標準金属層（standard metal layer）内に作成できるので、既存の磁気メモリ製造プロセス（ＣＭＯＳプロセスなど）に容易に組み込むことができる。

以下、ＣＭＯＳ０９０プロセスで一般的な電流線の形状寸法を用いて、本発明の概念を例示する。計算に用いた形状寸法を表１にまとめた。線３４，３７，３６Ａ，および３６Ｂは、それぞれ、列線３４、行線３７、第１および第２の補助電流線３６Ａ，３６Ｂである。一例として、列３５Ｂにあるメモリ・セル３２Ｂに、２つのバイナリ値のいずれか（たとえば、「０」または「１」）を書き込むとする。

「距離」は、対称となる線３４，３７，３６Ａ，３６Ｂに最も近いメモリ素子３２（３２Ａ，３２Ｂ）の自由層と、そのメモリ素子３２（３２Ａ，３２Ｂ）に最も近い、線３４，３７，３６Ａ，３６Ｂの表面との間の距離である。「オフセット」は、それぞれ、列線３４の中心と補助列線３６Ａ，３６Ｂの中心との距離である。

一例として、表１の実施形態では、補助列線３６Ｂの電流は、列線３４と補助列線３６Ａの電流レベルの合計に等しい。したがって、補助列線３６Ｂが列線３４と補助列線３６Ａの両方に対する戻り電流経路を形成するシステムを設計することが可能である。関与する全ての電流を発生できる単一電流源を設けることができる。

共有列線３４と、補助列線３６Ａ，３６Ｂのうちの一方とに電流を流し、他方の補助列線でその電流を戻すこと、または、補助列線３６Ａ，３６Ｂのうちの一方に電流を流し、共有列線３４と、他方の補助列線とでその電流を戻すことにより、ユニポーラ電流源４０を用いることができる。補助列線３６Ａ，３６Ｂのいずれを戻り経路として動作するよう選択するかに応じて、より強い磁界を発生させるために列３５Ａ，３５Ｂのいずれかの選択が行われる。共有列線３４を流れる電流の方向に応じて、選択されたメモリ素子３２に２つのバイナリ値のいずれ（たとえば、「０」または「１」）が書き込まれるかが確定される。選択された磁気抵抗素子３２Ｂにおける、しかるべき共有列線３４を流れる電流によって発生する磁界と、しかるべき補助列線３６Ｂを流れる電流によって発生する磁界と、しかるべき行線３７を流れる電流によって発生する磁界との合成磁界は、その選択されたメモリ素子３２Ｂの自由層の磁気ベクトルの方向を変化させることのできる磁界になる。これらの磁界は、それぞれ単独でも、全てではない複数の磁界の合成でも、記憶状態を変化させることができない。したがって、共有列線が、隣接する２つの列３５Ａ，３５Ｂのメモリ素子３２に磁界を供給していても、選択されたメモリ・セル３１にのみ書き込みが行われる。電源（図示せず）は、行電流、列電流、および補助列電流を発生させるのに必要な電力を供給する。図４には限られた数のメモリ・セルだけを示しているが、実際には、メモリ・アレイ３０はどのようなサイズでも可能である。

図１１に示すように、列線３４内の電流方向と補助列線３６Ａ，３６Ｂ内の電流方向を選択するために、対になっている電流方向スイッチＳＬ１，ＳＬ１（オーバーバー），ＳＬ２，ＳＬ２（オーバーバー）（半導体スイッチやトランジスタなど）と、これらの電流方向スイッチをスイッチングするスイッチング機構（図１１には図示せず）が設けられる。値がメモリ素子３２Ａに書き込まれるか、メモリ素子３２Ｂに書き込まれるかに応じて、および書き込まれる値に応じて、それらの電流方向スイッチは、スイッチング機構によってしかるべき状態（開いている状態か、閉じている状態）にされる。

一例として、第１のバイナリ値（たとえば、「０」）が、たとえばメモリ素子３２Ｂに書き込まれる必要がある場合は、たとえば、補助列線３６Ａの電流が−１ｍＡ、共有列線３４の電流が−１ｍＡ、および補助列線３６Ｂの電流が２ｍＡでなければならない。電源４１は、必要な電流を発生させるのに必要な電力を供給する。スイッチＳＬ１およびＳＬ２は、導通状態（たとえば、閉じている状態）にあり、スイッチＳＬ１（オーバーバー）およびＳＬ２（オーバーバー）は、遮断状態（たとえば、開いている状態）にある。電流源４０から供給される電流２．Ｉは、補助列線３６Ａと供給される列線３４とに分かれ、再合流して補助列線３６Ｂへ戻る。図１１に示した実施形態では、全ての電流線３４，３６Ａ，３６Ｂがメモリ行列の一方の側で単純な短絡によって結合されていることに注意されたい。

スイッチＳＬ１，ＳＬ２，ＳＬ１（オーバーバー）およびＳＬ２（オーバーバー）の全論理機能（すなわち、素子３２Ａ，３２Ｂの両方に論理値を書き込む全論理機能）を以下の表に示す。ＳＬ１とＳＬ１（オーバーバー）は互いに逆の状態にあり（すなわち、一方が導通状態であれば、他方は遮断状態であり）、ＳＬ２とＳＬ２（オーバーバー）は互いに逆の状態にある。

スイッチＳＬ１，ＳＬ２，ＳＬ１（オーバーバー）およびＳＬ２（オーバーバー）は、電流線３２Ａ，３２Ｂ，３４が選択されたときにそれらの電流の極性を単純には決定しない。素子３２Ａ，３２Ｂの左右いずれに書き込みが行われるかによって、スイッチＳＬ１，ＳＬ１（オーバーバー）の機能は逆になる。可能な選択肢の１つは、異なる磁化状態を用いて左右の素子に論理値を格納することであろう。すなわち、左の素子３２Ａについては、第１のメモリ状態（たとえば、「０」）が、たとえば、「左側を磁化」することを意味し、右の素子３２Ｂについては、第１のメモリ状態が、「右側を磁化」することを意味するようにする。

共有列線３４の右の素子３２Ａに書き込みを行うか、左の素子３２Ｂに書き込みを行うかは、スイッチＳＬ２およびＳＬ２（オーバーバー）によって識別される。

ビットごとに異なる電流源/シンク単位を連結して、ワードパラレル書き込みのための大きなエンティティを形成できる。これを図１２に概略的に示す。この場合、電流ドライバは、以下のように単純に、書き込まれるデータに応答する。たとえば、８ビットを扱う場合は、ワード１００００１１０を受信すると、スイッチＳＬ１，ＳＬ２，ＳＬ１（オーバーバー）およびＳＬ２（オーバーバー）が、ビットのシーケンスに備えて、しかるべき方法で閉じられる。これによって、連続するビットのシーケンス１−０−０−０−０−１−１−０を書き込むことができる。共有される電流線の左右のビットに同時に書き込むことができないので、書き込み動作は２ステップで実行できる。すなわち、最初にワードの奇数ビットを書き込み（左の素子＝１−０−０−１）、次に偶数ビットを書き込む（右の素子＝０−０−１−０）。したがって、行列全体に対して単一の信号線（たとえば、奇／偶）を用いて、スイッチＳＬ２，ＳＬ２（オーバーバー）を全て制御できる。

本発明の一実施形態によれば、各チャネルの固有抵抗が等しいことを利用して、ｎ／２個の異なる小さな電流源（レベル〜２・Ｉ）ではなく、（レベル〜ｎ・Ｉの）単一電流源を用いることができる。原理を図１３に示す。最終的な実装に関する決定は、電流源のレベルのばらつきではなく、それより小さい、電流線の抵抗値のばらつきに基づくことになる。言い換えると、異なる電流ループの抵抗の統計的なばらつきが非常に小さければ、拡張されたゲート・トランジスタを囲んで構築された単一電流源が、異なるループの電流レベルをよりよく制御できる。

図１４は、第１のビット対の電流シンクを第２のビット対の電流源にフィードし、その先も同様にフィードする直列方式を示している。スイッチＳＬ１，ＳＬ２，ＳＬ１（オーバーバー），ＳＬ２（オーバーバー）がそれぞれ適切にスイッチングされていれば、各ビット対の一方のビットに正しい内容を同時に書き込むことができる。したがって、より小さな電流源４０が適切であり、それによって基板面積（たとえば、シリコン面積）を節約できることがわかる。この方式は、消費電力がより少ない、書き込み時間が短い、ピーク電流が小さいという利点を併せ持つ。ＭＲＡＭのモジュラー方式の場合は、より小さいメモリ・バンクまたはブロックを用いて、電流線全体の抵抗を減らすことができる。これは一般に、電流線の電圧損失を減らすために行われる。

ワードパラレル書き込みのために、別のデータ書き込み方法を導入することができる。このケースでは、全ての奇数ビット（すなわち、各共有列線の左ビット３２Ａ）の書き込みを先に行い、その後で偶数ビット（すなわち、左ビット３２Ｂ）の書き込みを行う。したがって、行列全体に対して単一の信号線（たとえば、奇／偶）を用いて、スイッチＳＬ２，ＳＬ２（オーバーバー）を全て制御できる。

このケースでは、偶数ビットの書き込みと奇数ビットの書き込みを別々に行う必要があるため、２つのワードがインタリーブされる可能性がある。そのため、メモリ・バンクでは、１ワードのビット数が２倍になる。たとえば、８ビット・ワードを用いる場合は、異なる２つのワードが１行に書き込まれる可能性があり、その場合は合計１６ビットになる。

例：
ワード１（左ビットへ）：０ １ １ ０ １ １ ０ ０
ワード２（右ビットへ）：１ １ １ １ ０ ０ ０ ０
インタリーブされた結果：０１ １１ １１ ０１ １０ １０ ００ ００
スイッチ・シーケンスは、時間の関数として次のようになる。

図６は、表１で与えられる電流値で、図５の実施形態の選択された電流線３４，３６Ａ，３６Ｂと直交する磁界成分の特性を示したものである。表１のように電流線の寸法を適切に選択することによって、磁界の極値をデバイス３２Ａ，３２Ｂの一方（この例ではデバイス３２Ｂ）に局所化することができる。グラフ５０は、共有列線３４を流れる電流が単純に、選択された列３５Ｂに対応する補助列線３６Ｂを通って戻る場合のグラフである。選択されたメモリ素子３２Ｂのところで強い磁界が発生していることに注目されたい。ただし、この構成では、近傍の選択されていないビット（メモリ素子）３２Ａでもかなり磁界が強い。図６のグラフ５０でも見られるとおり、そこでの磁界は、ビット（メモリ・セル）３２Ｂでの磁界の約半分と見積もることができる。選択されていないメモリ素子３２Ａでの磁界は、選択されていない列３５Ａに対応する補助列線３６Ａを用いて弱めることができる。共有列線３４と、選択されていない列３５Ａに対応する補助列線３６Ａとに電流を流すと、選択されていないメモリ素子３２Ａに逆の磁界が効果的に発生し、それによって、クロストークが抑制され、電流が、選択された列３５Ｂに対応する補助列線３６Ｂへ戻る。このようにして、図６のグラフ５１で示すように、選択されていない素子３２Ａでの磁界を最大磁界の２５％にまで弱めることができる。磁界の特性は、高度な半導体設計のための形状寸法の制約を考慮に入れて形状寸法（すなわち、電流、幅、高さ、オフセット、オーバーラップなど）を最適に選択することにより、さらによくすることができる。

図７は、選択されていない列３５Ａの補助列線３６Ａに電流を流さない場合の、磁界の３次元特性（すなわち、位置と方向の関数の大きさ）を示している。所与の例では、書き込みに用いる両方の磁化成分が等しくなり、ノイズ・マージンが最適になるように、列線３７の電流が選択されている。最大２次元磁界振幅の７０％での、妨害する可能性がある半分選択された磁界６０（すなわち、１つの磁界成分だけを含む磁界）が明確に見えている。

消費電力について解析する。（図５の列線３４のハッチングをかけた部分に対応する）元の電流線４の抵抗がＲであるとすると、本発明による、より広い電流線３４の抵抗は約Ｒ／２．５と見なすことができる。

抵抗Ｒの電流線（メモリ素子と幅が同じで、メモリ素子と対称に配置された電流線）に電流Ｉを流した場合、メモリ素子内に磁界Ｈを発生させるのに必要な電力は、Ｒ・Ｉ^２である。ある磁界を発生させるための消費電力とその発生磁界との比を電力効率と定義した場合、この状況での電力効率は、（Ｒ・Ｉ^２）／Ｈである。この構成で磁界２Ｈを得るために、電流２Ｉを電流線に流すことができる。したがって、必要な電流はＲ・（２Ｉ）^２であり、その電力効率は２・Ｒ・Ｉ^２／Ｈである。ただし、ある電流Ｉをある列線に流し、対応する戻り電流をある戻り経路に流した場合で、そのメモリ素子、その列線、およびその戻り経路が同じ幅であり、それらが互いに対称に配置されている場合、そのメモリ素子内に磁界２Ｈを発生させるのに必要な電力は（Ｒ・Ｉ^２＋Ｒ・Ｉ^２）であり、その電力効率は（Ｒ・Ｉ^２＋Ｒ・Ｉ^２）／（２Ｈ）、すなわち、（Ｒ・Ｉ^２）／Ｈである。つまり、動作する戻り経路（すなわち、選択されたメモリ・セル内での磁界発生に実質的に寄与する戻り経路）を用いると、磁気メモリ・セル内に発生する磁界が、同じ消費電力で２倍になる。

あるいは、（図６のグラフ５０のように）共有列線３４と、選択された列３５Ｂに対応する補助列線３６Ｂとに電流を流すことによって、同じ電流で磁界強度を４０％高め、同時に消費電力を２０％（ＲＩ^２に対して２（Ｒ／２．５）Ｉ^２）減らすことができる。磁界全体に均一に寄与するであろう戻り経路に対しては、磁界をより強めることができる。ただし、消費電流が同じであれば、電流レベルを拡大することによって磁界を５０％強めることができる。

選択された列３５Ｂの磁界を強める第１の補助列線３６Ｂと、隣接する、選択されていない列３５Ａの磁界を弱める第２の補助列線３６Ａとを用いる場合は、全ての電流が列線３６Ｂを流れ、その後、３４と３６Ａに分かれて平行に流れるように電流レベルを選択できる。表１の電流レベルを用いる場合、消費電流は、元のディジット線設計に比べて３倍に増え、その結果、有効磁界利得（effective field gain）は１．９になる。元の設計でこの利得を実現するために、電流を直線的に増やそうとすると、損失が３．６倍に増え、エレクトロマイグレーション限界を超える。損失を同じにした場合でも、有効磁界は２１．５％強くなる。

最大電力密度が１０^７Ａ／ｃｍ^２を超えてはいけないこと、言い換えると、線断面の１００ｎｍ×１００ｎｍあたりの電流の上限が１ｍＡであることを考慮して、得られた結果を直線的に拡大して計算すると、共有ディジット線を用いて達成可能な最大磁界は１０ｋＡ／ｍである。したがって、列線３６Ｂの最大電流は、所与の例では１２ｍＡに制限される。

本発明のさらなる実施形態によれば、列線３４、補助列線３６Ａ，３６Ｂ，および行線３７の少なくとも１つのところに磁束誘導クラッディング層７０，７１（図８）を設けることができる。これらの磁束誘導クラッディング層７０，７１は、たとえばニッケル鉄（ＮｉＦｅ）のように、透磁率が高く、磁気的にソフトである（飽和保磁力が低い）。これらの磁束誘導クラッディング層７０，７１は、選択されたセルの領域への磁界の局所化を促進する。このようにして、磁界強度の利得２倍を実現できる。さらに、そのような磁束誘導クラッディング層７０，７１を用いることにより、近傍のメモリ素子３２に対する選択性が強化され、結果として、近傍のメモリ素子３２におけるクロストークが減る。磁束誘導クラッディング層７０，７１は、行線３７、列線３４、または補助列線３６Ａ，３６Ｂの片側（好ましくはメモリ素子３２から遠い側）だけを覆うか、最大効率を得るために（図８に示すように）それらの３面までを覆うことができる。磁束誘導クラッディング層７０，７１を用いると、磁界強度を上げることができる。さらに、磁界の均一性が高まると同時に、近傍ビットへのクロストークを大幅に減らすことができる。このことは、この実施形態においては、選択されていないビット（メモリ素子）３２Ａでの磁界を弱める補助列線３６Ａの電流を、より小さくできるか、あるいは省略できる可能性があることを意味する。

本発明の開示で説明した、磁束誘導クラッディング層７０、７１を電流線に実装することは、以前の集積方式と比較して技術的によりシンプルな方法である。電流線の断面が大幅に増えるので、磁束誘導クラッディング層７０，７１を実装することによる断面の実際の損失はむしろ限定的であり、それだけに一層利点のある選択である。

本明細書では、本発明によるデバイスに関して、好ましい実施形態、具体的構造および構成、ならびに材料について説明してきたが、本発明の趣旨および範囲から逸脱することなく、形態および細部において様々な変更や修正が可能であることを理解されたい。

先行技術によるアレイ内接続用ＭＲＡＭ単位の電気的表現である。 先行技術によるＭＴＪ単位の２×２アレイの概略立面図である。 先行技術による１Ｔ−１ＭＴＪ ＭＲＡＭの一般的な集積配置の上面図と断面図である。 本発明の一実施形態による、列線を共有する集積配置の上面図と断面図であり、断面図には本発明による補助列線を示しているが、上面図には示していない。 １Ｔ−１ＭＴＪ ＭＲＡＭにおける本発明の、電流線を共有することの概念を示す図である。 列線を共有している、選択された列と選択されていない列の磁界成分の特性の計算値のグラフである。第１のケースは、選択された列の磁界に作用する補助列線によって戻り経路が形成されている場合である。第２のケースは、選択された列の磁界に作用する第１の補助列線と、選択されていない列の磁界に作用する第２の補助列線によって戻り経路が形成されている場合である。 行線、列線、選択された列の磁界に作用する補助列線、および選択されていない列の磁界に作用する補助列線の電流を考慮した、３次元の磁界振幅の計算値を示すグラフである。 電流線のクラッディングを行うさらなる実施形態による、本発明の概念を示す図である。 先行技術による、列線を共有する集積配置の上面図と断面図である。 先行技術による、列線を共有し、密度を高めた集積配置の上面図と断面図である。 様々な電流経路が生成される様子を概略的に説明する図である。 ワードパラレル書き込み動作に関する、本発明によるＭＲＡＭ構成の概略図である。 １つの電流源を用いてワード内の複数のビットに均一な分布の電流を同時に供給する、本発明のさらなる実施形態の概略図である。 電流源が１つである直列ワードパラレルＭＲＡＭを概略的に示した図である。

Claims (11)

1. 各メモリ・セルが磁気抵抗素子を含む、論理的に編成された行および列に配置された磁気抵抗メモリ・セルと、一組の列線を含む行列と、列の各メモリ・セルの磁気抵抗素子と磁気結合できる連続的な導体ストリップである列線と、隣接する２つの列によって共有される列線とを有するアレイであって、前記共有される列線が、前記共有される列線を共有する、隣接する２つの列の磁気抵抗素子の上まで実質的に延びる領域を有するアレイであって、前記列線を共有する前記隣接する列の一方の磁気抵抗素子内に局所的な磁界を発生させる補助列線を列ごとに少なくとも１つさらに含むアレイ。
2. 補助列線が、列線を流れた電流の戻り電流経路を形成する、請求項１に記載のアレイ。
3. 一組の行線をさらに含み、各行線が、行の各メモリ・セルの磁気抵抗素子と磁気結合できる連続的な導体ストリップである、前記請求項のいずれかに記載のアレイ。
4. 磁気抵抗素子の列を挟んで向かい合う列線と補助列線とを設けた、前記請求項のいずれかに記載のアレイ。
5. 磁気抵抗素子の列を補助列線の中心に対して行方向にオフセットさせて配置した、前記請求項のいずれかに記載のアレイ。
6. 前記列線に磁束誘導クラッディング層を設けた、前記請求項のいずれかに記載のアレイ。
7. 前記補助列線に磁束誘導クラッディング層を設けた、前記請求項のいずれかに記載のアレイ。
8. 前記行線に磁束誘導クラッディング層を設けた、請求項３ないし７に記載のアレイ。
9. 請求項１に記載の、磁気抵抗メモリ・セルを有するアレイを含む不揮発性メモリ。
10. 各セルが磁気抵抗素子を含む、論理的に編成された行および列に配置された磁気抵抗メモリ・セルを有するアレイに書き込みを行う方法であって、
    行線に電流を流すことと、
    ２つの列によって共有される列線に電流を流すことと、
    前記列線上のメモリ素子の一方において局所的な磁界を発生させるために少なくとも１つの補助列線に電流を流すこととを含む方法。
11. 磁気抵抗メモリ・セルを有するアレイの製造方法であって、
    各セルが磁気抵抗素子を含む、論理的に編成された行および列に配置された磁気抵抗メモリ・セルを提供することと、
    一組の列線と、列の各メモリ・セルの磁気抵抗素子と磁気結合できる連続的な導体ストリップである列線と、隣接する２つの列によって共有される列線とを提供し、前記共有される列線が、前記共有される列線を共有する、隣接する２つの列の磁気抵抗素子の上まで実質的に延びる領域を有することと、
    前記列線を共有する、隣接する列の一方の磁気抵抗素子内に局所的な磁界を発生させる補助列線を列ごとに少なくとも１つ提供することとを含む方法。

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