JP2006518937A - 低消費電力且つ高選択度のためのmramアーキテクチャ - Google Patents
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Abstract
Description
direction)を情報記憶として使用すると共に、結果としてもたらされる抵抗差を読み出しのために使用する。全てのメモリデバイスと同様に、MRAMアレイにおける各々のセルは、“1”又は“0”の何れかを表す少なくとも二つの状態を記憶し得なければならない。
material)の固着層は、常に同じ方向を指す磁気ベクトルを有する。自由層の磁気ベクトルは自由であるが、層の容易軸(easy axis)の範囲内に制約(束縛)される。このことは主に素子の物理ディメンションによって決定される。自由層の磁気ベクトルは二つの方向、すなわち固着層の磁化方向と平行又は逆平行の何れかの方向を指し、これは前記容易軸に一致する。ワードライン(線)はメモリ素子の行に沿って延在し、ビットラインはメモリ素子の列に沿って延在する。ワードライン及びビットラインはMTJスタック(積層)の下及び上の二つのメタル層に別々にパターン化される。各々のメモリ素子はワードラインとビットラインとのクロスポイント(交差点)領域に位置される。例えばビットラインはメモリ素子の困難軸(hard axis)と平行になり、このことにより容易軸の方向に磁場が生成される一方、そのときワードラインはメモリ素子の容易軸と平行になり、このことにより困難軸の方向に磁場が生成される。
branch)上、若しくはアストロイドブランチの外側にもたらされるように選択されなければならない(図1参照)。一方、ビットライン自体のみによって生成される場の大きさは、所望されない上書き(over-writing)を防止するために同じビットライン上にもたらされる何れのセルの容易軸方向におけるスイッチング場よりもかなり小さくならなければならない。すなわちビットラインによって生成される場はHEAとなることが仮定される場合、優れた書き込み選択度を有するために全てのセルの容易軸の方向における自由層のスイッチング場が次の窓(ウィンドウ(window))、すなわち
HS−min<HS<HS−max
として表され得る。ここでHS−max=2.8*HS−minである。この場合HS−min及びHS−maxは容易軸方向における自由層の許容最小及び最大スイッチング場となる。スイッチング場の分布幅はこれらの二つの値の範囲内にうまく制限されなければならない。選択度窓は図2における陰影領域によって表されている。このことは全セルのアストロイド曲線が当該領域内にうまく制限されなければならないことを意味する。
device)を有していてもよい。代わりに本発明による磁気抵抗メモリセルは、ブリッジ素子のコンポーネントの間、例えば第一のコンポーネントと第二のコンポーネント又は第二のコンポーネントのうちの一つとの間に分離デバイスを有していてもよい。分離デバイスは、あるならば、第一の電流ラインと第二の電流ラインとの間の電流経路において何れかにもたらされなければならない。このような分離デバイスの利点は、当該デバイスが非選択ブリッジ素子において迷走(回り込み)電流(sneak
current)(すなわち所望されない交流電流経路を通じて流れる電流)を阻止(ブロック)するが、選択ブリッジ素子における電流を阻止しないことにある。
自由層80は、ビットライン32及びワードライン33からそれぞれ250nm及び500nm離れた距離に位置されることが仮定される。ビオ・サバールの法則(Biot-Savart
law)によれば、ビットライン32における電流I1によって生成される自由層80における磁場は
結果としてもたらされる45度での場Hconventを保持するために、ビットライン32と自由層82との間の距離及びワードライン33と自由層80との間の距離が異なるためI2は2.2 * I1にならなければならない(図9)。最終的にI1の項で表現される、結果としてもたらされる45度での場は:
U字形ブリッジ34は800nm長の第一のビア35、300nm長のトップバー36、及び1600nm長の第二のビア37を有することが仮定される。自由層80は150nmの距離でトップバー36の下に位置される。このことは比較のために、メタル層(ビットライン32及びワードライン33がパターン化される第一のメタル層と第二のメタル層と)の間の距離が従来の場合(800nm)と同じに保持されることを意味する。ビオ・サバールの法則によれば、容易軸に対して45度でブリッジ34によって生成される全ての場はHU = 2.55 * 106 Iwとなる。ここでこの場合Iwは書き込み電流である。前記計算において、三つのセグメント(第一のビア35、トップバー36、及び第二のビア37)によって生成される場はともに加算される。
このことは、新たな設計の場合、従来の設計と比較すると、自由層80において同じ場を得るために電流の35%のみがビットライン32及びワードライン33を通って送られなければならないことを意味する。更に従来の設計において二つの電流I1及びI2が必要とされる一方、この場合、一つの電流IWしか必要とされない。
従来設計と比較すると、本設計により、消費電力の5.84/0.44 = 13.3倍が節減され得る。
Claims (14)
- 磁気抵抗メモリ素子と、第一の電流ライン及び第二の電流ラインとを有する磁気抵抗メモリセルであって、前記第一の電流ラインと前記第二の電流ラインとはクロスポイント領域で互いに交差させられるが、直接コンタクトさせられず、ブリッジ素子が前記第一の電流ラインと前記第二の電流ラインとを前記クロスポイント領域の近くで接続し、前記ブリッジ素子は前記磁気抵抗メモリ素子に磁気的に結合され得る磁気抵抗メモリセル。
- 前記ブリッジ素子は、前記第一及び第二の電流ラインと平行な面にもたらされる少なくとも一つの第一のコンポーネントと、それに垂直となる第二のコンポーネントとを有する請求項1に記載の磁気抵抗メモリセル。
- 前記ブリッジ素子は導電性構造体である請求項1に記載の磁気抵抗メモリセル。
- 前記ブリッジ素子と前記第一の電流ラインとの間、又は前記ブリッジ素子と前記第二の電流ラインとの間に分離デバイスがもたらされる請求項1に記載の磁気抵抗メモリセル。
- 前記ブリッジ素子のコンポーネントの間に分離デバイスがもたらされる請求項1に記載の磁気抵抗メモリセル。
- 前記分離デバイスは非線形電流・電圧特性を有する請求項4に記載の磁気抵抗メモリセル。
- 前記分離デバイスは、対称非線形電流・電圧特性を有する請求項6に記載の磁気抵抗メモリセル。
- 前記ブリッジ素子は中心点を有し、前記磁気抵抗素子は前記ブリッジ素子の前記中心点に位置される請求項1に記載の磁気抵抗メモリセル。
- 磁気抵抗メモリセルのマトリックスであって、各々の前記磁気抵抗メモリセルは磁気抵抗メモリ素子を有し、前記磁気抵抗メモリセルは論理的に構成された行及び列を形成するようにともにつながれ、各々の前記行は第一の電流ラインを備えると共に各々の前記列は第二の電流ラインを備え、前記第一の電流ラインと前記第二の電流ラインとはクロスポイント領域で互いに交差し、前記ブリッジ素子は前記クロスポイント領域の近くで前記第一の電流ラインと前記第二の電流ラインとを接続し、前記ブリッジ素子は前記磁気抵抗メモリ素子に磁気的に結合され得るマトリックス。
- 全ての前記メモリセルが選択トランジスタを備える請求項9に記載のマトリックス。
- メモリセルの全ての前記行がセンスラインを備える請求項9に記載のマトリックス。
- 磁気抵抗メモリセルのマトリックスにおいて値を書き込む方法であって、各々の前記磁気抵抗メモリセルは磁気抵抗メモリ素子を有し、前記磁気抵抗メモリセルは論理的に構成された行及び列を形成するようにともにつながれ、各々の前記行は第一の電流ラインを備えると共に各々の前記列は第二の電流ラインを備え、前記第一の電流ラインと前記第二の電流ラインとは前記メモリセルにおけるクロスポイント領域で互いに交差し、各々の前記メモリセルは前記第一の電流ラインと前記第二の電流ラインとを導電的に接続するブリッジ素子を備え、選択された第一の電流ラインを通って、選択されたブリッジ素子を通り、更に選択された第二の電流ラインを通じて電流を送るステップを有する方法。
- 前記ブリッジ素子は分離デバイスを通じて前記第一の電流ラインと前記第二の電流ラインとを導電的に接続し、前記分離デバイスを通じて電流を送るステップを更に有する請求項12に記載の方法。
- 磁気抵抗メモリセルを製造する方法であって、第一のメタル層で第一の電流ラインを形成するステップと、第二のメタル層で第二の電流ラインを形成するステップと、第三のメタル層でブリッジ素子の裏面部分を形成するステップと、メタル間相互接続部によって前記ブリッジ素子の直立脚部を形成するステップとを有する方法。
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