JP2004235641A - 磁気メモリセル - Google Patents

Abstract

【課題】欠陥のあるメモリセルが存在するメモリセルアレイを有するＭＲＡＭデバイスにおいて、読出しおよび書込み動作の信頼性を高めること。
【解決手段】メモリセル(50)は、磁気データ記憶層(60)と、磁気基準層(62)と、データ記憶層(60)と基準層(62)との間の絶縁層(64)とを含む。既知の電気抵抗を有する抵抗層(66)が絶縁層(64)に隣接して配置される。
【選択図】図３

Description

本発明は磁気メモリセルに関する。

当該技術分野において知られている１つのタイプの不揮発性メモリデバイスは、磁気メモリセルに依存する。磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスとして呼ばれるこれらのデバイスは、磁気メモリセルのアレイを含む。ＭＲＡＭデバイスにおいて用いられる磁気メモリセルは、いくつかの異なるタイプからなることができる。たとえば、トンネル磁気接合（ＴＭＪ）メモリセル、または巨大磁気抵抗（ＧＭＲ）メモリセルである。

一般的な磁気メモリセルは、磁化の向きが変更可能である磁気薄膜の層と、磁化の向きがある特定の方向に固定された、すなわち「ピン留め」された磁気薄膜の層とを含む。変更可能な磁化の向きを有する磁気薄膜は、データ記憶層と呼ばれる場合があり、ピン留めされた磁化の向きを有する磁気薄膜は、基準層と呼ばれる場合がある。データ記憶層および基準層は、絶縁性材料の層によって分離される。

ＭＲＡＭデバイスでは、導電性トレース（一般にワード線およびビット線と呼ばれ、またはまとめて書込み線と呼ばれる）が複数のメモリセルにわたってマトリクスでルーティングされる。ワード線はメモリセルアレイの行に沿って延在し、ビット線はメモリセルアレイの列に沿って延在する。メモリセルはワード線およびビット線の各交点に配置される。

各メモリセルは、１ビットの情報を磁化の向きとして格納する。一般に、データ記憶層内の磁化の向きは、データ記憶層のある軸に沿って整列し、その軸は一般にその磁化容易軸と呼ばれる。「平行」な向きでは、データ記憶層および基準層の磁界が同じ方向を指す。「反平行」な向きでは、データ記憶層および基準層の磁界が反対の方向を指す。外部磁界をかけることにより、所望の論理状態に応じて、基準層の磁化の向きに対して、データ記憶層の磁化の向きが、その磁化容易軸に沿って平行な向きか、または反平行な向きかのいずれかに反転される。したがって、各メモリセルの磁化の向きは常に、２つの安定した向きのうちの１つをとることになる。これら２つの安定した向き、すなわち平行および反平行はそれぞれ、「１」および「０」の論理値を表す。

選択されたメモリセルの磁化の向きは、その選択されたメモリセルにおいて交差するワード線およびビット線に電流を供給することにより変更され得る。ワード線およびビット線の電流は磁界を生成し、それらが合成される際に、選択されたメモリセルの磁化の向きが平行から反平行に、またはその逆に切り替えられる。さらに、書込み線を用いて、メモリセル内に格納された論理値を読み出すことができる。

前述のような磁気メモリセルを用いるＭＲＡＭデバイスに関して存在する１つの問題は、欠陥のあるメモリセルが時たま存在することである。特に、１つのメモリセルの絶縁層が欠陥を含む場合があり、それにより、影響を及ぼされるメモリセルの公称抵抗が、正確に機能するメモリセルの抵抗よりも数桁低い値に降下する。絶縁層は一般に、メモリセルスタック内の唯一の非導電性材料である。したがって、絶縁層内にある外来の導電性材料の粒子、絶縁層を貫通するピンホール、またはメモリセルの形成中に材料堆積工程の不良から生じるあまりにも薄い絶縁層などの欠陥が生じる結果として、メモリセルの抵抗は許容できないほど低くなる可能性がある。

メモリセル内のデータは、メモリセルを横切る書込み線に電流を流すことにより、書き込まれ、および読み出されるので、正確に機能するメモリセルの抵抗と著しく異なる公称抵抗を有するメモリセルは、メモリセルにおいてデータの書込みまたは読出しを行うことを目的とする電流（ひいては磁界）に影響を及ぼすであろう。低抵抗のメモリセルは、実際に利用できないようにされる。さらに、あるメモリセルを別のメモリセルから分離するためのスイッチまたはダイオードがない場合、低抵抗のメモリセルは本質的に、欠陥のあるメモリセルにおいて交差するワード線とビット線との間の短絡として考えられる。結果として、欠陥のあるメモリセルのワード線およびビット線に沿った他の全てのメモリセルも影響を受け、おそらく利用できないようにされる。これは、メモリアレイの記憶容量に著しい悪影響を及ぼす可能性がある。

現在、あるメモリセルを別のメモリセルから分離するためのスイッチまたはダイオードがない場合、低い公称抵抗を示す欠陥のあるメモリセルを修復するか、またはメモリアレイ内の共通のワード線および／またはビット線を共有する他のメモリセルへのその悪影響を制限するための有効な手段は存在しない。スイッチまたはダイオードをＭＲＡＭデバイスに追加して、あるメモリセルを別のメモリセルから分離することができるが、そのような工程はデバイスのコストを増し、そのデバイスを複雑にする。

本明細書において、ＭＲＡＭデバイス内のメモリセルのアレイ上にある低い公称抵抗のメモリセルの悪影響を制限するか、または除去するメモリセルが説明される。本発明によるメモリセルの一実施形態は、磁気データ記憶層と、磁気基準層と、データ記憶層と基準層との間の絶縁層とを含む。既知の電気抵抗を有する抵抗層が絶縁層に隣接して配置される。

本発明によれば、既知の電気抵抗を有する中間抵抗層が、データ記憶層６０と基準層６２との間に配置されることにより、たとえ欠陥のあるメモリセルがメモリセルアレイに存在したとしても、ＭＲＡＭデバイスにおける読出しおよび書込み動作の信頼性が高められる。

以下の詳細な説明では、その一部を形成し、本発明が実施され得る具体的な実施形態を例示するために図示された添付図面を参照する。

図１ａおよび図１ｂは、簡略化された従来技術のＭＲＡＭアレイ１０を示す。アレイ１０は、メモリセル１２と、ワード線１４と、ビット線１６とを含む。ワード線１４およびビット線１６は、本明細書ではまとめて書込み線と呼ばれる。メモリセル１２は、ワード線１４とビット線１６との各交点に配置され、図１ｂにさらに明らかに示されるように、書込み線１４と１６との間に配置される。

図２は、図１ａおよび図１ｂからの単一のメモリセル１２を示しており、メモリセル１２内に１ビットのデータが如何にして格納されるかを示す。図２で見ることができるように、メモリセル１２は、２つの安定した向きのいずれかをとることができる変更可能な磁化の向きＭ_１を有するデータ記憶層１８と、固定された、すなわちピン留めされた磁化の向きＭ_２を有する基準層２０とを含む。データ記憶層１８および基準層２０は、絶縁層２２によって分離される。データ記憶層１８は、メモリセル１２への書込み動作中に書込み線１４、１６（図２には示されない）に加えられる電流に応答して、その磁化の向きＭ_１を回転させる。

メモリセル１２に格納される第１の論理状態は、磁化の向きＭ_１およびＭ_２が互いに平行であるときに示される。たとえば、磁化の向きＭ_１およびＭ_２が平行であるとき、メモリセル１２には論理「１」状態が格納される。磁化の向きＭ_１およびＭ_２が互いに反平行であるときに第２の論理状態が示される。したがって、磁化の向きＭ_１およびＭ_２が反平行であるときに、メモリセル１２に論理「０」状態が格納される。図２は基準層２０上に配置されたデータ記憶層１８を示すが、代案として、基準層２０をデータ記憶層１８上に配置することもできることに留意されたい。

メモリセル１２の抵抗は、Ｍ_１およびＭ_２の相対的な向きに応じて異なる。磁化の向きＭ_１およびＭ_２が反平行であるとき、すなわち論理「０」状態であるとき、メモリセル１２の抵抗はその最も高い値になる。一方、磁化の向きＭ_１およびＭ_２が平行であるとき、すなわち論理「１」状態であるとき、メモリセル１２の抵抗はその最も低い値になる。平行状態および反平行状態の抵抗が異なる結果として、その抵抗を測定することにより、メモリセル１２に格納されたデータビットの論理状態が判定され得る。メモリセル１２の抵抗は書込み線１４、１６を用いて測定され得る。

上述のように、ＭＲＡＭデバイス内の各メモリセル１２が正確に機能するメモリセルの設計値に近い公称抵抗を有することは重要である。メモリセル１２の論理状態を判定することができないような、設計値よりも著しく低い公称抵抗を有するメモリセル１２は、本明細書において欠陥のあるメモリセル１２と呼ばれる。メモリセルの平行状態と反平行状態との間の抵抗の差が比較的小さいので、メモリセル１２が設計値よりも低い公称抵抗を有する場合には、メモリセル１２の論理状態を正確に判定するのが非常に難しくなるか、または不可能になる。さらに重要なのは、ＭＲＡＭデバイス内のあるメモリセル１２を別のメモリセルから分離するためのスイッチまたはダイオードが存在しない場合、欠陥のあるメモリセル１２は、その欠陥のあるメモリセル１２と共通のワード線１４またはビット線１６を共有する他の全てのメモリセル１２も利用できなくすることである。

前述のように、欠陥のあるメモリセル１２は、メモリセル１２の絶縁層２２内の欠陥に起因する可能性がある。たとえば、絶縁層２２が薄すぎる場合、または導電性材料の粒子で汚染されている場合、あるいは絶縁層２２を貫通するピンホールを有する場合には、メモリセル１２の公称抵抗は正確に機能するメモリセルの抵抗未満に降下する可能性がある。当業者であれば、結果として絶縁層２２の両端の抵抗の減少を招き、ひいては欠陥のあるメモリセル１２という結果となるさらなる状況または事態を認識するものと考えられる。メモリセル１２において抵抗を減少させる欠陥の原因が何であろうとも、ＭＲＡＭデバイス内の欠陥のあるメモリセル１２が他のメモリセル１２に及ぼす悪影響を除去または低減することが望ましい。

図３は、本発明によるＭＲＡＭデバイスの単一のメモリセル５０の一実施形態を示す。実際には、単一のメモリセル５０は、同様のメモリセルからなるアレイにおける複数のメモリセルのうちの１つにすぎない。

メモリセル５０は、データ記憶層６０と、基準層６２と、データ記憶層６０と基準層６２との間でトンネル障壁として機能する絶縁層６４とを含む。データ記憶層６０および基準層６２は、たとえば、ニッケル鉄（ＮｉＦｅ）、または酸化鉄（Ｆｅ_３Ｏ_４）、または酸化クロム（ＣｒＯ_２）、またはコバルト合金（たとえば、ＣｏＦｅまたはＮｉＣｏＦｅ）、あるいは当業者に知られている他の適切な強磁性材料および合金などの強磁性材料から形成され得る。絶縁層６４は、例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）、二酸化シリコン（ＳｉＯ_２）、酸化タンタル（Ｔａ_２Ｏ_５）、窒化シリコン（ＳｉＮ_４）、または当業者に知られている他の適切な誘電体材料などの材料から形成され得る。

磁気メモリセル５０の上述した構造は、読出し動作中に電荷が絶縁層６４を通り抜けて移動するという点で、スピントンネル素子と呼ばれ得る。このように電荷がトンネル障壁を通り抜けて移動することは、スピントンネル現象として知られている現象に起因しており、読出し電圧が磁気メモリセル５０の両端に印加されるときに生じる。スピントンネル素子は、巨大磁気抵抗（ＧＭＲ）構造の１つのタイプである。本発明による代替の実施形態では、そのメモリセルは、任意のタイプの巨大磁気抵抗（ＧＭＲ）構造とすることができる。

既知の電気抵抗を有する中間抵抗層６６が、データ記憶層６０と基準層６２との間に配置される。図３には、絶縁層６４とデータ記憶層６０との間に配置された抵抗層６６が示されるが、抵抗層６６は、絶縁層６４のいずれかの側に配置され得る。代替の実施形態では、抵抗層は絶縁層６４の両側に同時に配置されてもよい。本発明による一実施形態では、抵抗層６６はデータ記憶層６０および基準層６２と同じようにしてパターニングされ、各メモリセル５０が個々の抵抗層６６を含むようにする。別の実施形態では、抵抗層６６は、ＭＲＡＭデバイス内の全てのメモリセル５０までの複数のメモリセルに途切れることなく広がることができる。

本発明による一実施形態では、抵抗層６６は、電子が優先的にスピン散乱できるようにする薄膜抵抗である。抵抗層６６を形成するために選択される個々の材料は、システムの抵抗要件と、メモリセル５０を形成するために用いられる製造工程とに依存する。抵抗層を形成するために使用され得る材料の例は、以下に限定されないが、半導体材料（たとえば、シリコン、カーボン、ゲルマニウム、テルル化インジウム、テルル化アンチモン）、誘電体材料（たとえば、酸化シリコン、窒化シリコン、酸化アルミニウム）、半導体−金属合金（たとえば、シリコン−タンタル）、誘電体−金属複合材料（たとえば、酸化アルミニウム−金）およびポリマ材料を含む。

抵抗層６６の存在により、ＭＲＡＭデバイスにおける読出しおよび書込み動作の信頼性が高められる。メモリセル５０の絶縁層６４に欠陥があり、実際に短絡される場合には、メモリセル５０の両端の抵抗は、抵抗層６６の抵抗に概ね等しくなるであろう。さらに、欠陥のあるメモリセル５０を流れる電流は、抵抗層６６によって制限されるであろう。抵抗層６６の抵抗値が十分に大きい場合には、短絡電流が、書込み線電流に比べて相対的に小さな値に制限されることになり、結果として、短絡した部分を流れる電流が書込み線電流（ひいては、読出しおよび書込み動作）に悪影響を及ぼさないようになる。本発明による一実施形態では、抵抗層６６は、正確に機能するメモリセル５０の抵抗と同じ程度の大きさの抵抗を有する。本発明による別の実施形態では、抵抗層６６は、ＭＲＡＭアレイ内の正確に機能するメモリセル５０の抵抗の約１０％、またはそれより大きい抵抗を有する。

短絡したメモリセル５０と共通の書込み線５４、５６を共有するメモリセル５０は、ＭＲＡＭアレイにデータを格納するために引き続き使用され得る。短絡したメモリセル５０を横切る書込み線５４、５６の読出しおよび書込み電流を調整することにより、短絡したメモリセル５０の、減少しているけれども既知の抵抗は、適合され得る。そのような調整は、たとえば、メモリセル５０に問い合わせて、それらの論理値を判定するソフトウエアで実行され得る。

したがって、抵抗層６６は、メモリセル故障が単一の欠陥のあるメモリセル５０に影響を与えるのを制限する。交差する書込み線間に、ある種の抵抗要素（たとえば、本明細書で説明されたような正確に機能するメモリセル５０または抵抗層６６）を用いない場合には、読出しおよび書込み電流の大部分が短絡したメモリセル５０に分流され、短絡したメモリセル５０と共通の書込み線を共有するメモリセルに対して、誤ったデータの読出しまたは書込みが行われる可能性がある。

メモリセル５０は、材料堆積技術、フォトリソグラフィ、マスキングおよびエッチングを含む既知の、またはこれから開発される半導体製造および磁気薄膜処理技術を用いて形成され得る。

従来技術の磁気ランダムアクセスメモリアレイの平面図である。 従来技術の磁気ランダムアクセスメモリアレイの斜視図である。 データ記憶薄膜層および基準磁気薄膜層の磁化の向きを示す従来技術の磁気ランダムアクセスメモリセルの斜視図である。 磁気ランダムアクセスメモリアレイ内の本発明による磁気メモリセルの一実施形態の斜視図である。

符号の説明

50 メモリセル
60 データ記憶層
62 基準層
64 絶縁層
66 中間抵抗層

Claims (10)

1. メモリセル（５０）であって、
   磁気データ記憶層（６０）と、
   磁気基準層（６２）と、
   前記データ記憶層（６０）と前記基準層（６２）との間にある絶縁層（６４）と、および
   既知の電気抵抗を有し、前記絶縁層（６４）に隣接して配置される抵抗層（６６）とを含む、メモリセル。
2. 前記抵抗層（６６）が薄膜抵抗である、請求項１に記載のメモリセル。
3. 前記抵抗層（６６）が、正確に機能するメモリセルの抵抗の約１０％、またはそれより大きい抵抗を有する、請求項１に記載のメモリセル。
4. 前記抵抗層（６６）が、正確に機能するメモリセルの抵抗と同じ程度の大きさの抵抗を有する、請求項１に記載のメモリセル。
5. 前記抵抗層（６６）が、半導体材料、誘電体材料、半導体−金属合金および誘電体−金属複合材料からなるグループから選択される、請求項１に記載のメモリセル。
6. 前記抵抗層（６６）によって電子が優先的にスピン散乱できるようにする、請求項１に記載のメモリセル。
7. データ記憶デバイスであって、
   それぞれ、データ記憶層（６０）と、基準層（６２）と、前記データ記憶層（６０）と前記基準層（６２）との間にある絶縁層（６４）とを有する複数の磁気メモリセル（５０）と、および
   既知の電気抵抗を有し、各メモリセル（５０）の前記絶縁層（６４）に隣接して配置される抵抗層（６６）とを含む、データ記憶デバイス。
8. 前記抵抗層（６６）が、前記複数のメモリセル（５０）の２つ以上に途切れることなく広がる、請求項７に記載のデータ記憶デバイス。
9. 前記メモリセル（５０）がスピントンネル素子である、請求項７に記載のデータ記憶デバイス。
10. 前記メモリセル（５０）が巨大磁気抵抗素子である、請求項７に記載のデータ記憶デバイス。
    

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