KR101009891B1 - 자기 저항 메모리 셀, 자기 저항 메모리 셀의 매트릭스,자기 저항 메모리 셀의 매트릭스에 값을 기록하는 방법 및자기 저항 메모리 셀 제조 방법 - Google Patents

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Abstract

본 발명은 자기 저항 메모리 소자(31), 제 1 전류선(32) 및 제 2 전류선(33)을 포함하는 자기 저항 메모리 셀을 제공하며, 제 1 전류선과 제 2 전류선(32, 33)은 교차점 영역에서 서로 교차하지만 직접적으로는 접촉하지 않는다. 본 발명에 따라서, 브리징 소자가 제 1 전류선과 제 2 전류선(32, 33)을 교차점 영역 부근에서 서로 접속시킨다. 브리징 소자는 자기 저항 메모리 소자(31)에 자기적으로 연결될 수 있다. 본 발명에 따른 MRAM의 장점은 기록하는 동안 종래의 장치보다 전력 소비를 감소시킬 수 있으며 높은 선택도를 가능하게 한다는 점이다. 본 발명은 또한 본 발명에 따른 자기 저항 메모리 셀(30)의 매트릭스에 값을 기록하는 방법 및 이러한 자기 저항 메모리 셀(30)을 제조하는 방법을 제공한다.

Description

자기 저항 메모리 셀, 자기 저항 메모리 셀의 매트릭스, 자기 저항 메모리 셀의 매트릭스에 값을 기록하는 방법 및 자기 저항 메모리 셀 제조 방법{MRAM ARCHITECTURE FOR LOW POWER CONSUMPTION AND HIGH SELECTIVITY}
본 발명은 자기 또는 자기 저항 랜덤 액세스 메모리(MRAM)에 관한 것으로, 더 상세하게는 기록시에 저 전력 소비 및 높은 선택도를 가능하게 하는 MRAM 아키텍쳐 및 이를 동작시키는 방법에 관한 것이다.
자기 또는 자기 저항 랜덤 액세스 메모리(MRAM)는 현재 많은 기업에서 플래시 메모리를 이을 메모리로 고려하고 있다. 이 메모리(MRAM)는 초고속 정적 RAM(SRAM)을 제외한 모든 메모리를 대체할 잠재력을 갖고 있다. 이 메모리(MRAM)는 비휘발성 메모리 장치이며, 이것은 저장된 정보를 유지하는데 전력이 필요하지 않다는 것을 의미한다. 이 메모리(MRAM)는 다른 대부분의 고체 상태 메모리에 비해 장점으로서 여겨진다.
MRAM 개념은 처음에 미국 허니웰 사에 의해 개발되었으며, 정보 저장 장치로서 자성 다중층 장치의 자화 방향을 사용하며, 결과로 나온 저항 차를 정보 판독에 사용한다. 모든 메모리 장치에서와 같이 MRAM 어레이의 각각의 셀은 "1" 또는 "0" 을 나타내는 적어도 2개의 상태를 저장할 수 있어야 한다.
다른 종류의 자기 저항(MR)이 존재하며, 그 중 거대 자기 저항(GMR:Giant Magneto-Resistance) 및 터널 자기 저항(TMR:Tunnel Magneto-Resistance)이 현재 가장 중요한 저항이다. GMR 효과 및 TMR 또는 (MTJ:Magnetic Tunnel Junction) 또는 (SDT:Spin Dependent Tunneling)는 비 휘발성 자기 메모리를 구현할 수 있게 한다. 이 장치는 박막들의 스택을 포함하되, 이들 중 적어도 2개는 강자성 또는 페리자성으로, 이들은 비자성 중간층에 의해 서로 이격되어 있다. GMR은 도체 중간층을 가진 구조의 자기 저항이고, TMR은 유전성 중간층을 가진 구조용 자기 저항이다. 2개의 강자성막 또는 페리자성막 사이에 초박형 도체를 배치하면, 복합 다중층 구조의 유효 평면 저항은 막의 자화 방향이 평행할 때 가장 작고, 역평형(anti parallel)할 때 가장 크다. 박형 유전체 중간층이 2개의 강자성막 또는 페리 자성 막 사이에 위치되면, 막들 사이의 터널링 전류는 막의 자화 방향이 평행할 때 가장 크고(또는 이에 따라서 저항은 가장 작고), 막들 사이의 터널링 전류는 막의 자화 방향이 역평형할 때 가장 작다(또는 따라서 저항은 가장 크다).
자기 저항은 통상적으로 평행에서 역평행으로 자화 상태가 변함으로써 위의 구조의 저항이 증가하는 비율로서 측정된다. TMR 장치는 GMR 구조보다 더 높은 자기 저항을 제공하며, 따라서 더 높은 신호 및 더 고속에서 유용한다. 양호한 GMR 셀의 10-14% 자기 저항에 비해, 40% 이상의 자기 저항을 제공하는 터널링을 나타내는 최근 결과가 있다.
종래의 MRAM 장치는 어레이로 배열된 예컨대, MTJ 소자와 같은 복수의 자기 저항 메모리 소자를 포함한다. MTJ 메모리 소자는 일반적으로 고정 층 또는 중심 층(pinned layer), 자유 층 및 이들 사이의 유전 장벽을 포함하는 계층화된 구조를 갖고 있다. 자기 물질로 된 중심층은 같은 방향으로 항상 같은 지점을 향하는 자기 벡터를 갖고 있다. 자유 층의 자기 벡터는 자유롭지만, 이 층의 용이축(easy axis) 내로 억제되며, 이는 소자의 물리적인 치수에 의해 주로 결정된다. 자유 층의 자기 벡터는 중심 층의 자화 방향과 평행 또는 역평행의 두 방향 중 하나를 가리키고 있으며, 이는 위의 자화 용이축과 일치한다. 워드선은 메모리 소자의 행을 따라서 연장하고, 비트선은 메모리 소자의 열을 따라서 연장한다. 워드선과 비트선은 MTJ 스택의 위와 아래의 2개의 금속층으로 나누어서 패터닝된다. 각각의 메모리 소자는 워드선과 비트선의 교차 영역에 위치된다. 비트선은 예컨대 메모리 소자의 곤란축(hard axis)과 평행하며, 이는 워드선이 메모리 소자의 용이축과 평행할 때 용이축의 방향으로 자기장을 생성해서 곤란축 방향으로 자기장으로 생성한다.
기록은 선택된 셀에서 교차하는 비트선과 워드선에 동시에 전류 펄스를 인가함으로써 행해진다. 교차 영역에서, 즉 서로 중첩하는 워드선과 비트선 사이의 영역에서, MTJ 소자의 자유 층의 편향을 스위칭하기에 충분한 최상의 자기장이 생성되며, 이로써 MTJ 소자의 저항을 LoRes(저저항) 상태에서 HiRes(고저항) 상태로 또는 그 반대로(비트선을 지나는 전류 방향에 따라서) 전환시킨다. 선택된 워드선과 선택된 비트선의 전류가 모이면 선택된 메모리 소자의 자유 층의 자기 벡터의 방향을 변화시킬 수 있는 자기장을 제공하지만, 어느 한쪽 선의 전류는 자체적으로 저장 상태를 변화시킬 수 없다. 따라서, 선택된 메모리 소자가 기록되면, 다른 메모리 소자는 어느 것도 같은 선택된 워드선 또는 비트선에 기록하지 않는다. 전류선 중 어느 하나에 의해 생성된 자기장의 크기가 같다면, 그 결과 생성된 자기장의 방향은 셀의 자유 층의 용이축에 대해서 45˚를 이룬다. 이 각에서, 도 1의 별모양 곡선으로 도시된 바와 같이 자유층의 스위칭 자기장은 가장 작고, 따라서 두 선에 가장 작은 전류로 기록이 행해질 수 있다. 결과적으로 나온 교차점에서의 자기장의 크기는
Figure 112005041913917-pct00001
이고, 여기서
Figure 112005041913917-pct00002
임,
여기서 HHA 및 HEA는 각각 곤란축 및 용이축 방향으로 생성된 자기장이다. 자기 저항 소자에 인가된 자기장 벡터의 종점은 자유 층의 자화를 스위칭시키기 위해서 별형상 곡선 위에 또는 밖에 위치되어야 한다.
한편, 선택된 비트선과 워드선의 전류는 전체 자기 장이 용이축과 45˚로 어드레싱된 셀의 스위칭 자기장을 충분히 초과하도록 선택되어야 하며, 즉 최종 자기장 벡터의 종점은 별 형상 분기 상에 또는 그 밖에 위치된다(도 1 참조). 한편으로 비트선 자체에 의해 생성된 자기장의 크기는 원치않는 덮어쓰기를 방지하도록 같은 비트선 상에 놓인 임의의 셀의 용이축 방향의 스위칭 자기장보다 충분히 더 작아야 한다. 즉, 비트선에 의해 생성된 자기장이 HEA라면, 양호한 기록 선택도를 갖기 위해서 모든 셀의 용이축의 방향에 있는 자유 층의 스위칭 자기장은 다음 범위 내로 제한되어야 한다.
Figure 112005041913917-pct00003
동일하게 선택도 범위는
Figure 112005041913917-pct00004
로 표현될 수 있으며, 여기서 Hs-max=2.8*Hs-min이다. 여기서 Hs-min 및 Hs-max는 용이축 방향에 있는 자유 층의 허용되는 최소 스위칭 자기장 및 최대 스위칭 자기장이다. 스위칭 자기장의 분산 폭은 이들 2개의 값 내에서 잘 정의되어야 한다. 선택 범위는 도 2에서 착색되어 도시되어 표시된다. 이는 모든 셀의 별형상 곡선이 이 영역 내로 정의되어야 한다는 것을 의미한다.
종래의 설계의 한가지 문제는 선택도가 매우 낮다는 점이다. 좁은 스위칭 자기장의 분포로 많은 셀을 제조하는 것이 기술적으로 어려우며, 이는 터널 접합 소자의 크기 변화가 작은 구조체에서 오히려 더 중요할 수 있기 때문이다.
종래의 MRAM 장치의 단점은 직선 도체에 자기장을 생성하는 방법이 매우 비효율적이라는 점이다. 2개의 충분히 높은 자기장이 자기 저항 물질 부근에 유도되기 때문에, 필요한 프로그래밍 전류가 높다. 선의 어느 지점에서도 동일한 자기장이 생성되지만, 교차점의 자기장만이 실제로 사용된다. IBM 또는 모토롤라의 실험에서, 0.6㎛ CMOS 기술은 5 내지 10mA 범위의 전류를 사용하면 안정적인 판독 및 기록 동작을 제공한다는 것을 입증한다. 이러한 실험에서 전형적인 장치는 약 0.1 내지 0.5㎛2이다.
일반적으로 전류선이라 불리는 비트선 또는 워드선을 통해서 전류를 흘림으 로써 자기장이 칩 상에 생성되고, 이는 전류에 비례한다. 더 높은 자기장을 획득하기 위해서, 더 높은 전류가 사용될 필요가 있다. 그러나, 더 낮은 전력 애플리케이션의 경우에는 더 적은 전류를 필요로 할 것이다. 이는 모순되는 조건이다. 더 낮은 전류를 사용해서 더 높은 선택도를 달성하는 것이 유익할 것이다.
US-6385083에서는 이러한 문제가 메모리 셀과, 이른바 워드선 및 비트선 - 이들은 서로 직교함 - 이라 불리는 복수의 도체의 어레이를 제공함으로써 해결된다. 워드선은 메모리 셀의 어레이의 한쪽에 놓이고, 비트선은 메모리 셀의 어레이의 반대쪽에 놓인다. 워드선은 제 1 방향으로 연장하고, 메모리 소자의 적어도 일부로부터 제 2 방향으로 오프셋되어 있으며, 제 1 및 제 2 방향은 서로 직교한다. 이로써 각각의 메모리 셀이 2개의 인접 워드선 사이에 중첩되어 위치된다. 각각의 메모리 셀은 비트선 및 인접 워드선 중 하나에 전기적으로 접속된다. 이러한 아키텍처에서, 메모리 셀은 하나의 선택된 비트선과 선택된 메모리 셀에 인접하는 2개의 워드선의 3개의 선으로부터 결합된 자기장을 알면, 그 상태를 변화시킬 수 있다. 다른 도체 하나의 전류에 의해 생성된 자기장 또는 이들 도체 중 2개의 전류에 의해 생성된 결합 자기장의 세기는 선택된 메모리 셀의 자화 방향을 변화시키기에는 충분하지 않다. 이러한 해법은 선택도는 개선시키지만, 전류가 더 많은 전류선을 흘러야 하기 때문에, 실제로 전력 소비를 감소시키지 않는다.
본 발명의 목적은, 기록하는 동안 전력 소비가 적으면서도 높은 선택도를 제공하는 MRAM 아키텍쳐 및 이를 동작시키는 방법을 제공하는 것이다.
이러한 목적은 본 발명에 따른 장치와 방법에 의해 달성된다.
본 발명은 자기 저항 메모리 소자, 제 1 전류선 및 제 2 전류선을 포함하는 자기 저항 메모리 셀을 제공하며, 이 제 1 전류선과 제 2 전류는 교차점에서 서로 교차하지만, 직접 접촉하지는 않는다. 본 발명에 따라서, 브리징 소자가 교차점 영역 부근에서 제 1 및 제 2 전류선을 접속시키며, 브리징 소자는 자기 저항 메모리 소자에 자기적으로 연결될 수 있다. 본 발명에 따른 이러한 자기 저항 메모리 셀의 장점은 자기 저항 소자에 자기장을 획득하는데 적은 전류가 사용될 수 있다는 점으로 이는 자기 저항 소자의 자유 층의 편향 상태를 전환시키기에는 충분히 크다.
브리징 소자는 제 1 전류선과 제 2 전류선에 평행한 평면에 놓인 제 1 소자 및 이에 직교하는 제 2 소자를 적어도 포함할 수 있다. 제 1 소자는 예컨대 금속층에 패터닝된 스트립이 될 수 있고, 제 2 소자는 예컨대 비아 또는 플러그가 될 수 있다. 2개 이상의 제 2 소자가 존재할 수 있다. 브리징 소자가 1개의 제 1 소자와 2개의 제 2 소자를 포함하는 경우에, 브리징 소자는 U자 형상이 될 수 있다. 이는, 전자기 소자가 브리징 소자의 중심에 위치되는 경우, U자형 브리징 소자를 흐르는 전류에 의해 생성된 자기장이 개선되고, 전자기 소자에 집중된다는 이점이 있다. 브리징 소자가 하나의 제 1 소자와 하나의 제 2 소자만을 포함하는 경우에는, 브리징 소자는 L자형이 될 수 있다. 이들 제 1 및 제 2 소자를 흐르는 전류에 의해 생성된 자기장은 기록하는 동안 메모리 소자의 자화 방향을 전환시키는 데 사용된다. 결과적인 브리징 소자의 자기장 방향은 임의의 방향이 될 수 있지만, 바람직하게는 자유 층의 스위칭 자기장이 가장 작아지는 평면 및 각으로 예컨대, 메모리 소자의 자유 층의 용이축으로부터 45˚를 이룬다.
자기 저항 소자에 값을 기록하는데 필요한 자기장을 생성하기 위해서, 브리징 소자는 전류가 흐를 수 있도록 도전성 구조체가 될 수 있다.
본 발명에 따른 자기 저항 메모리는 브리징 소자와 제 1 전류선 사이에 또는 브리징 소자와 제 2 전류선 사이에 분리 장치를 포함할 수 있다. 다른 방안으로, 본 발명에 따른 자기 저항 메모리 셀은 브리징 소자의 구성 요소 사이에, 예컨대 제 1 소자와 제 2 소자 또는 제 2 소자 중 하나와의 사이에 분리 장치를 포함할 수 있다. 분리 장치는 만약 존재한다면, 제 1 전류선과 제 2 전류선 사이의 전류 경로의 어디가 되어야 한다. 이러한 분리 장치의 장점은 선택되지 않은 브리징 소자에서 누설 전류(즉, 다른 원하지 않는 전류 경로를 흐르는 전류)는 차단하지만, 선택된 브리징 소자의 전류를 차단하지 않는다는 점이다.
분리 장치는 대칭형 및 비선형 전류 전압 특성을 가질 수 있으며, 즉 양방향으로 도통하는 비선형 장치이다. 그 장점은 2방향의 기록을 가능하게 한다는 점이다(2방향으로 자기장을 생성).
분리 장치는 도전성 물질, 장벽 층 및 도전성 물질을 적층부를 포함할 수 있다. 도전성 물질은 금속 물질이 될 수 있다. 장벽층은 절연체 물질 또는 반도체 물질이 될 수 있다. 다른 방안으로, 예컨대 n/p+/n 구조 또는 n+/n-/p+/n-/n+ 구조 또는 복합 형태가 분리 장치로 사용될 수 있다. 위에 설명된 구조는 대칭형 비선형 전류-전압 특성을 제공하며, 이러한 대칭형 비선형 전류-전압 특성을 제공하는 임의의 다른 구조가 사용될 수도 있다. 분리 장치를 통해서 2개의 대향하는 방향으로 전류가 흐르면, 이 장치는 대칭 특성을 갖는다.
본 발명에 따른 자기 저항 메모리 셀에서, 브리징 소자는 중심점, 즉 브리징 소자의 모든 구성 요소로부터의 거리가 같은 점을 가질 수 있다. 자기 저항 메모리 소자는 브리징 소자의 중심점에 위치될 수 있으며, 이는 생성된 자기장이 메모리 소자에 집중된다는 이점을 갖는다. 메모리 소자는 브리징 소자의 모든 구성 요소에 가능한 한 가깝게 위치될 수 있다. 자기 저항 메모리 소자를 브리징 소자의 중심점에 위치시킴으로써 또는 브리징 소자의 모든 구성 요소에 가능한 한 가깝게 위치시킴으로써, 완전히 제 1 및 제 2 전류선의 교차점 영역 외측에 위치될 수 있다.
본 발명은 자기 저항 메모리 셀의 매트릭스도 제공하며, 이 자기 저항 메모리 셀은 자기 저항 메모리 소자를 포함한다. 자기 저항 메모리 셀은 서로 연결되어서 논리적으로 조직된 행 및 열을 형성한다. 각각의 행에는 제 1 전류선이 제공되고, 각각의 열에는 제 2 전류선이 제공된다. 제 1 및 제 2 전류선은 교차점 영역에서 서로 교차하며, 여기서 브리징 소자는 교차점 영역 부근에서 제 1 및 제 2 전류선을 접속시킨다. 브리징 소자는 자기 저항 메모리 소자에 자기적으로 연결될 수 있다.
자기 저항 메모리 셀의 모든 메모리 셀에는 선택 트랜지스터가 제공될 수 있으며, 즉 메모리 셀은 1T1MTJ 타입이다. 이는 더 빠른 판독, 더 큰 신호 및 더 적은 노이즈를 가능하게 한다.
다른 방안으로, 모든 메모리 셀의 행에는 감지선이 제공될 수 있다. 이 경우, 메모리 셀은 선택 트랜지스터를 포함하지 않으며, 즉 이는 0T1MTJ 타입으로, 이들은 더 작은 고유 셀 크기를 가질 수 있다.
본 발명은 또한 자기 저항 메모리 셀의 매트릭스에 값을 기록하는 방법을 제공하며, 각각의 자기 저항 메모리 셀은 자기 저항 메모리 소자를 포함하고, 자기 저항 메모리 셀이 서로 연결되어서 논리적으로 조직된 행 및 열을 형성하며, 각각의 행에는 제 1 전류선이 제공되고, 각각의 열에는 제 2 전류선이 제공되며, 이 제 1 전류선과 제 2 전류선은 메모리 셀의 교차점 영역에서 서로 교차하고, 메모리 셀에는 이 제 1 전류선과 제 2 전류선을 도전성 접속시키는 브리징 소자가 제공된다. 이 방법은 선택된 제 1 전류선, 선택된 브리징 소자 및 선택된 제 2 전류선을 통해서 전류를 흘린다.
브리징 소자는 분리 장치를 통해서 제 1 전류선 및 제 2 전류선을 도전성 접속시킬 수 있으며, 이 방법은 분리 장치를 통해서 전류를 흘리는 단계를 더 포함한다.
또한, 본 발명은 자기 저항 메모리 셀을 제조하는 방법을 제공한다. 이 방법은 제 1 금속층에 제 1 전류선을 형성하는 단계와, 제 2 금속층에 제 2 전류선을 형성하는 단계와, 제 3 금속층에 브리징 소자의 제 2 구성 요소를 형성하는 단계와, 중간 금속 상호 접속을 통해서 브리징 소자의 적어도 하나의 제 2 구성 요소를 형성하는 단계를 포함한다.
이 제조 방법은 브리징 소자와 제 1 전류선 또는 제 2 전류선 사이에 또는 브리징 소자들 사이에 분리 장치를 형성하는 단계를 더 포함할 수 있다.
본 발명의 이러한 특성, 특징 및 장점은 본 발명의 원리를 예시적으로 도시하는 도면을 참조로 이어지는 상세한 설명으로부터 자명할 것이다. 이러한 설명은 예로서 제공되는 것으로 본 발명의 범주를 한정하는 것이 아니다. 인용된 번호는 도면을 나타낸다.
도 1은 적용된 자기장이 자유층의 자화를 스위칭시키기 위해서 별형상 곡선 상에 또는 외측에 위치되어야 하는, 자기 저항 메모리 셀의 자유 층의 스위칭 자기장을 도시하는 별형상 곡선을 도시하는 도면,
도 2는 종래의 기술에 따른 자기 저항 메모리 셀의 매트릭스의 선택 범위를 도시하는 도면,
도 3은 본 발명의 제 1 실시예에 따른 MRAM 메모리 셀의 사시도,
도 4는 도 3의 복수의 메모리 셀을 포함하는 MRAM 메모리의 정면도,
도 5는 도 3에 도시된 메모리 셀의 측면도,
도 6은 도 3의 MRAM 메모리 셀에 기록하는 동안의 개략적인 전류 흐름을 도시하는 도면,
도 7은 원점 대칭인, 비선형 분리 장치의 전류 전압 특성의 양의 부분을 도시하는 도면,
도 8은 종래의 자기 저항 메모리 셀의 개략 측면도,
도 9는 도 8의 종래의 자기 저항 메모리 셀의 개략 정면도,
도 10은 본 발명에 따른 100×100 셀 어레이의 개략 회로도,
도 11은 본 발명에 따른 선택되지 않은 셀에 인가된 자기장을 계산하는 개략도,
도 12는 본 발명에 따른 자기 저항 메모리 셀의 매트릭스의 선택 범위를 도시하는 도면,
도 13은 본 발명의 제 2 실시예에 따른 MRAM 메모리 셀의 사시도,
도 14는 본 발명의 제 3 실시예에 따른 MRAM 메모리 셀의 측면도,
도 15는 본 발명의 제 4 실시예에 따른 MRAM 메모리 셀의 사시도,
도 16은 도 15의 메모리 셀의 측면도,
도 17은 도 15의 복수의 메모리 셀을 포함하는 MRAM 메모리의 정면도.
도면에서 같은 참조는 같은 또는 유사한 소자를 나타낸다.
본 발명은 특정 실시예 및 특정 도면을 참조로 설명될 것이지만, 본 발명은 이에 한정되지 않고, 청구항에 의해서만 한정된다. 도시된 도면은 개략적인 것으로 본 발명을 한정하지 않는다. 도면에서, 일부 소자의 크기는 확대되었으며, 예시하기 위해서 실측으로 도시되지 않았다. "포함한다"가 본 설명과 청구항에서 사용되는 경우에 이는 다른 소자 또는 단계를 배제하지 않는다. 용어 "하나의"는 특수한 경우가 아니면 그러한 구성 요소를 복수개 포함한다.
또한, 상세한 설명 및 청구항에서 용어 '제 1, 제 2, 제 3' 등은 유사한 소자들을 구별하기 위해 사용되며, 반드시 어떤 순서를 나타내는 것은 아니다. 이렇게 사용되는 용어는 상황에 따라서 적절하게 서로 바뀔 수도 있으며, 여기 설명된 본 발명의 실시예는 여기 설명된 것과는 다른 순서로 동작할 수 있다.
또한, 상세한 설명 및 청구항에서 용어 '상부, 바닥부, 위에, 아래에' 등은 예시를 위해 사용된 것으로 반드시 관련된 위치를 나타내는 것이 아니다. 이렇게 사용되는 용어는 상황에 따라서 적절하게 서로 바뀔 수 있으며, 여기 설명된 본 발명의 실시예는 여기 설명된 것과는 다른 순서로 동작할 수 있다.
본 발명에 따라서, 자기 저항 메모리 셀(30:도 4 참조)의 매트릭스(40)는 행(41) 및 열(42)로 논리적으로 이루어지며, 각각의 메모리 셀(30)은 자기 저항 메모리 소자(31)를 포함한다. 이 설명에서, 용어 '수평' 및 '수직'은 좌표를 제공해서 설명을 용이하게 하기 위해 사용한다. 이는 장치의 실제 물리적인 방향을 나타낼 필요는 없지만, 나타낼 수는 있다. 또한 용어 '열' 및 '행'은 서로 연결된 어레이 소자의 세트를 나타내는 데 사용된다. 이 연결은 행 및 열의 데카르트형 어레이 형태가 될 수는 있지만, 본 발명은 이에 한정되는 것은 아니다. 당업자가 이해하는 바와 같이, 열 및 행은 서로 바뀔 수 있으며, 이는 본 명세서에서 이들 용어가 서로 바뀔 수 있다는 것을 의미한다. 또한, 비 테카르트형 어레이가 구성될 수도 있으며, 이는 본 발명의 범주에 포함된다. 용어 "행" 및 "열"은 넓게 해석되어야 한다. 이러한 넓은 해석을 용이하게 하게 위해서 청구항은 행 및 열이 논리적으로 조직되는 것으로 간주한다. 이로써 메모리 소자의 세트는 기하학적으로 선형으로 서로 접속하는 방식으로 서로 연결되는 것을 의미하지만, 물리적인 또는 기하학적 배치가 이렇게 될 필요는 없다. 예컨대, 행은 원이 될 수도 있고, 열은 이 원의 반경이 될 수도 있으며, 본 발명에서 원과 반경은 행 및 열로 "논리적으로 조직된" 것으로 개시되어 있다. 또한, 다양한 선의 특정 명칭, 예컨대 비트선 및 워드선 또는 행 선 및 열 선은 설명을 용이하게 하고, 특정 기능을 나타내기 위해서 사용된 고유 명칭으로, 이와 같은 특정 단어의 선택이 본 발명을 어떤식으로든 제한하려는 의도는 아니다. 이러한 모든 용어는 설명되는 특정 구성을 더 잘 이해하도록만 사용되는 것으로 본 발명을 제한하는 것은 아니다.
본 발명의 일 실시예에 따른 하나의 메모리 셀(30)이 도 3에 도시되어 있다. 본 발명에 따른 아키텍처는 비트선(32:제 1 금속층에 패터닝됨) 및 워드선(33:제 2 금속층에 패터닝됨)의 직교 격자를 사용할 수 있다. 도시되지 않은 다른 방안으로, 본 발명에 따른 아키텍처는, 예컨대 US-2002/0097601에 개시된 바와 같이 서로 90˚차가 나는 비트선과 워드선의 격자를 사용할 수 있다. 90˚차가 나는 비트선과 워드선을 사용하는 실시예는 최소 셀 크기를 지향할 때 바람직하다. 또 다른 실시예에 따라서, 워드선이 제 1 금속층에 위치되고, 비트선이 제 2 금속층에 위치될 수 있는, 즉 워드선이 비트선의 금속층 상의 금속층에 제공되거나 또는 그 반대로 될 수 있으며, 이 실시예는 도시되지 않았으며, 더 설명되지도 않을 것이다. 워드선(33) 및 비트선(32)은 교차 영역 또는 교차점 영역에서, 즉 서로 교차 또는 중첩하지만 직접 접촉하지 않는 영역(이들은 서로 다른 금속층에 형성됨)에서 교차한다.
교차 영역 부근에서 비트선(32)과 워드선(33)을 접속시키는 U자형 브리지(34)가 형성된다. 브리지(34)는 예컨대 제 1 비아(35)에 의해 형성된 제 1 구성 요소, 상부 바(bar:36)에 의해 형성된 제 2 구성 요소(제 3 금속층에 패터닝됨) 및 제 2 비아(37)에 의해 형성된 제 3 구성 요소로 이루어진 브리지(34)와 같은 복수의 구성 요소를 포함한다. 비아(37)와 비트선(32) 사이에는, 원하지 않는 경로를 통해서 누설 전류가 흐르는 것을 방지하기 위한 분리부의 역할을 하는 분리 장치(38)가 존재한다. 도시되지 않은 다른 실시예에 따라서, 분리 장치가 비아(35)와 워드선(33) 사이에 위치될 수 있다. 분리 장치는 워드선(33)과 비트선(32) 사이의 전류 경로에 제공되어야 한다. 역시 도시되지 않은 본 발명에 따른 또 다른 실시예에 따라서, 분리 장치가 브리지 구성 요소들, 예컨대 제 1 비아(35)와 상부 바(36) 사이에 또는 제 2 비아(37)와 상부 바(36) 사이에 제공될 수 있다.
상부 바(36)는 비트선(32) 및 워드선(33)과 예컨대 45˚를 이루고 있다. 이 각은 브리지 평면, 즉 브리지 구성 요소(35, 36, 37)가 이루는 평면의 수직이 스위칭 자기장이 최소가 되는 각이 되도록 이루어진다. 예컨대, MTJ와 같은 자기 저항 메모리 소자(31)는 제 2 금속층과 제 3 금속층 사이에서, 즉 비트선(32)의 레벨과 워드선(33)의 레벨 모두 보다 더 높은 레벨에서, U자형 브리지(34)의 중심에 위치된다. 다른 도시되지 않은 본 발명의 실시예에서, 제 1 금속 층과 제 2 금속층 사이에 즉, 자기 저항 메모리 소자는 비트 선과 워드선 중 어느 하나보다는 높고 다른 것보다는 낮은 레벨에서 위치될 수 있다. 그러나, 브리징 소자를 지나는 전류 에 의해 생성된 자기장이, 브리징 소자가 상부 바(36) 및 제 1 비아(35)로부터 멀어짐에 따라서 자기 메모리 소자에 의해 감지되기 때문에 이 실시예는 그다지 선호되지 않는다. 사실, 자기 메모리 소자의 자기장은 실질적으로 제 2 비아(37)의 전류에 의해서만 형성된다.
도 3에 도시된 바와 같은 위의 장치는 이미 주어진 다른 방안에 나타난 바와 같은 단지 예이다. 또한, 도 3에 도시된 전체 구성은 위 아래가 바뀔 수 있으며, 이는 상부 바(36)가 물리적으로 이 장치의 바닥에, 비트선 및 워드선이 형성된 금속 층 아래에 위치될 수 있다는 것을 의미한다.
MTJ 메모리 소자(31)는 일반적으로 고정층 또는 중심층, 자유 층 및 이들 사이에 유전체 장벽을 포함하는 계층 구조를 포함한다. MTJ 메모리 소자(31)는 또한 하부 전기 컨택트 또는 바닥 전극을 이루는 비자성 도체 및 예컨대 무자성 층 상에 상부 컨택트 또는 상부 전극을 포함한다. 상부 컨택트가 중심 자기 층 상에 위치되도록 자유 층 및 중심 층의 스택이 바뀔 수도 있다. 중심 자기 층 및 자유 자기 층은 NiFe 또는 CoFe로 이루어질 수 있으며, 유전체 장벽층은 예컨대, AlOx로 이루어질 수 있다. 자유 층 및 중심 층이 모두 비자기 층 또는 반강자성체 층과 조합해서 서로 다른 자기 층의 다중 층으로 이루어질 수 있다. 강자성체 또는 페리자성체 층과 이들 사이의 유전체의 적층부 상에 저전압을 인가함으로써, 전자가 유전체 장벽을 통해서 터널링될 수 있다.
자기 저항 소자(31)는 비트선(32)과 워드선(33)의 교차 영역 외측에, 즉 비트선(32)과 워드선(33)이 서로 교차하는 영역 외측에 위치된다. 예컨대 MTJ 스택와 같은 자기 저항 메모리 소자(31) 아래에는 도전성 또는 금속 선이 존재하지 않기 때문에, 자기 저항 메모리 소자(31) 아래에 제 3 비아(39)가 위치되어 판독 동작을 위해 자기 저항 메모리 소자(31)의 바닥 전극을 선택 트랜지스터(T)에 접속시킬 수 있다. 예컨대 MTJ 스택과 같은 자기 저항 소자(31)의 상부 전극은 상부 바(36)와 접촉한다.
제안된 아키텍처의 정면도가 도 4에 도시되어 있고, 측면도가 도 5에 도시되어 있다. 사실상, 분리 장치(38)를 흐르는 전류의 한도를 최대화하기 위해서, 이웃하는 셀(30)의 제 3 비아(39) 및 분리 장치(38)와 접촉하지 않는 한 각각의 셀(38)의 면적을 가능한 한 크게 할 필요가 있다.
2진수, 예컨대 "1" 또는 "0"을 메모리 셀(30)의 메모리 소자(31)에 기록하거나 저장하는 것은, 도 3에 도시된 바와 같이 펄스 전압 Vwrite이 대응하는 비트선(32)의 한쪽 끝에 인가되는 동안 대응하는 워드선(33)의 한쪽 끝을 접지시킴으로써 행해진다. 이는 도 6에도 도시되어 있다. 전류는 부분적으로 오른손 법칙에 따라서 자기장 H을 생성하는 루프를 형성한다. 비트선(32) 및 워드선(33)에 대한 브리지(34)의 방향 때문에, 자기장은 용이축에 대해서, 브리지의 상부바(36)와 비트선(32) 또는 워드선(33) 사이에 포함되는 각과 같은 각, 예컨대 45˚를 이루고 있다. 자기장 세기는 이 각에서 자유층의 스위칭 자기장을 초과하도록 선택된다. 브리지(34)의 형상으로 인해서, 기록 전류(Iw)에 의해 생성된 자기장은 강화되어서 선택된 메모리 소자(31)로 집중된다. 다른 방향으로 기록하는 것은 반대 방향으로 전류를 보냄으로써 이루어진다. 별도의 장치(38)에 의해서 전류가 선택되지 않은 셀을 통해서 다른 경로로 빠져나가는 일이 거의 없다.
별도 장치는 US-6331944에 설명된 바와 같이 금속-절연체-금속 또는 금속-반도체-금속과 같은 금속-장벽-금속의 중첩 구조로 이루어질 수 있다. 별도 장치는 비트선(32)의 상부 또는 워드선(33)의 상부에 증착되어 패터닝된다. 기본적으로, 별도 장치(38)는 비선형 전류 전압(I-V) 특성을 제공할 수 있으며, 이는 원점 대칭이다. 도 7은 US-6331944에 따른 I-V 곡선의 양의 부분을 도시한다. VB(약 1볼트)의 바이어스로 별도 장치(38)를 흐르는 전류는 1/2 VB의 바이어스 시의 전류보다 10배 더 크다. 따라서, 도 3 및 도 6의 기록 전류(Iw)는 주로 선택된 브리지(34)를 흐르며, 이는 전압의 대부분이 이 브리지(34)에 직접 접속된 별도 장치(38)에서 강하되기 때문이다. 같은 선택된 비트선(32) 또는 선택된 워드선(33) 상에 놓인 선택되지 않은 브리지(34)를 흐르는 누설 전류는 선택된 브리지(34)를 흐르는 전류의 10배 이상이며, 이는 선택되지 않은 별도 장치(38) 상에서, 전압 강하가 선택 장치의 반밖에 안되기 때문이다. 어레이에서 나머지 선택되지 않은 셀을 지나는 전류는 전류가 더 분할되기 때문에 훨씬 작다. 이는 다음과 같이 설명될 수 있다. 누설 전류는 우선 예컨대 선택된 비트선으로부터 비트선에 직접 접속하는 선택되지 않은 셀을 흐르며, 선택된 워드선에 직접 접속하는 선택되지 않은 셀을 지나기 전에 많은 경로로(어레이가 많을수록, 더 많은 경로가 있을 수 있다) 분할되고, 최종적으로 그 워드선으로 간다. 따라서, 선택된 비트선 또는 워드선에 직접 접속되어 있지 않은 모든 셀을 지나는 모든 누설 경로의 전체 저항은 0으로(단락됨) 간주된 다. 이로써 도 10의 개략도와 같이 되며, 여기서 Rconnect를 무시해도 된다면 각각의 Runselect에서의 전압 강하는 Rselect의 (약) 절반이다.
분리 장치(38)는 대칭형의 I-V 특성을 가져야 한다. 즉 양방향 통전 비선형 장치가 되어야 하며, 그 이유는 양방향으로 기록하기 위해서는(즉, 양방향으로 자기장을 생성하기 위해서는), 전류가 반대 방향 중 어느 한쪽으로 흐를 때 대칭 특성을 가져야 하기 때문이다. 위에 설명된 바와 같은 금속-장벽-금속 구조외에, n/p+/n 구조와 n+/n-/p+/n-/n+ 구조와 같은 대칭형 비선형 특성도 제공하는 다른 구조 및 이들의 상보형도 가능하며, 이들은 US-5991193에도 개시되어 있다.
메모리 소자(31)의 내용을 판독하는 것은 종래의 설계와 유사한 방식으로 행해진다. 감지 전류는 선택된 워드선(33), 제 1 비아(35), 브리지(34)의 상부 바(36), 예컨대 MTJ 스택과 같은 자기 저항 메모리 소자(31), 제 3 비아(39)를 통해 흘러서 선택 트랜지스터(T)에서 끝나며, 이는 현재 ON 상태이다.
본 발명에 따른 메모리 셀의 아키텍처는 매우 적은 전류로 충분한 기록 자기장을 획득할 수 있게 한다. 이는 전체 기록 자기장이 U자형 브리지(34)의 3개의 세그먼트(35, 36, 37)에 의해 생성된 자기장의 합이기 때문이고, 전체 자기장은 자기 저항 소자(31)의 용이축에 대해서 예컨대 45˚로 최소 스위칭 자기장의 방향을 이미 향하고 있기 때문이다. 2개의 전력 펄스 중 오직 하나의 펄스만이 기록하는 동안 흐르고, 같은 전류가 비트선(32)과 워드선(33) 모두를 흐르기 때문에 전력 소비는 더 감소된다. 또한, 통계적인 평균으로, 전류(Iw)가 비트선(32)과 워드선(33)의 절반만이 흘러야 하며, 이는 선(32, 33)의 일부 저항을 감소시킬 수 있다. 다음의 개략적인 계산은 본 발명이 훨씬 더 전력 소비를 감소시킨다는 것을 보여준다.
종래의 설계(도 8)의 계산:
자유 층(80)이 비트선(32) 및 워드선(33)으로부터 각각 250nm 및 550nm 이격되어 있다고 가정한다. 비오-사바르 법칙에 따라서, 비트선(32)의 전류(I1)에 의해 생성된 자유 층(80)의 자기장은
Figure 112005041913917-pct00005
이고,
워드선(33)의 전류(I2)에 의해 생성된 자유 층(80)의 자기장은
Figure 112005041913917-pct00006
이다.
45˚에서의 최종 자기장 Hconvent를 유지하기 위해서, I2는 2.2*I1(도 9)가 되어야 하며, 이는 비트선(32)과 자유층(82) 사이의 거리가 워드선(33)과 자유층(80) 사이의 거리와 다르기 때문이다. 마지막으로, 최종 자기장은 I1에 대해서 표현하면 45˚에서
Figure 112005041913917-pct00007
이다.
전력 소비는
Figure 112005041913917-pct00008
이고, 여기서 Rline은 워드선(33) 또는 비트선(32)의 저항으로, 선(32, 33) 모두의 저항은 이 계산에서 같은 것으로 가정한다.
본 발명의 일시예(도 6)의 설계의 계산:
U자형 브리지(34)가 800nm 길이의 제 1 비아(35), 300nm 길이의 상부 바(36) 및 1600nm 길이의 제 2 비아(37)를 포함하는 것으로 가정한다. 자유층(80)은 상부 바(36) 아래도 150nm 이격되어 위치된다. 이는 금속 층들 사이의 거리(제 1 금속 층과 제 2 금속 층)는 비교를 위해 종래의 경우(800nm)와 같다는 것을 의미한다. 비오-사바르 법칙에 의해서, 용이축과 45˚에서 브리지(34)에 의해 생성되는 전체 자기장 HU=2.55*106Iw이고, 여기서 Iw는 이 경우의 기록 전류이다. 계산 시에, 3개의 부분(제 1 비아(35), 상부 바(36), 제 2 비아(37)에 의해 생성된 자기장이 서로 합해진다.
종래의 기술과 동일한 자기장을 획득하기 위해서, HU은 Hconvent와 같게 설정된다. 따라서,
Figure 112005041913917-pct00009
이다. 이는 새로운 설계를 사용하면, 자유 층(80)에서 종래의 설계와 같은 자기장을 획득하기 위해서는 전류의 35%만이 비트선(32)과 워드선(33)에 흘러야 한다는 것을 의미한다. 또한, 종래의 설계에서 2개의 전류 I1, I2가 필요했던 것에 비해서 이 경우 하나의 전류 Iw만이 필요하다.
새로운 설계의 전력 소비를 계산하기 위해서, 100×100 셀의 어레이의 개략 회로도가 간략화되어서 도 10에 도시되어 있다. 이 도면에서, 기록 동작에 포함된 구성 요소, 즉 비트선(32), 워드선(33) 및 분리 장치(38)만이 포함된다. 저항 Rselect 및 Runselect은 선택된 메모리 셀과 선택되지 않은 메모리 셀(30)의 분리 장치(38)의 저항이다. Runselect이 분리 장치(38)의 비선형 특성에 따라서 Rselect의 전압보다 절반의 전압으로 바이어싱되기 때문에, Runselect은 예컨대 12.5*Rselect인 것으로 가정한다. 저항 Rselect은 거의 Rline으로 설정되고, 이는 실제로 적절하다. 누설 전류는 주로 선택된 비트선(32) 및 워드선(33)에 직접 접속된 모든 선택되지 않은 메모리 셀(30)을 지난다. 모든 다른 메모리 셀(30)은 단락되는 것으로 생각된다. 2개의 인접 셀 사이의 비트선(32) 및 워드선(33) 중 일부의 저항이 고려되며, 이는 종래의 경우의 계산과 비교하는 데 필수적이다.
통계적으로, 평균 기록 전류는 비트선(32)과 워드선(33)의 절반을 이동해야 한다. 따라서, 계산은 선택된 메모리 셀(30)이 어레이 중간에 위치되는 평균 경우를 고려한다.
이러한 계산을 통해서 도 10에 도시된 경우에, Runselect을 흐르는 전류, 즉 IW가 회로에 인가된 전체 전류보다 3.07배 더 작으며, 회로의 전체 저항은 0.38*Rline라는 것이 밝혀졌다. 결과적으로, 이 경우의 전력 소비는
Figure 112005041913917-pct00010
이다.
종래의 경우에 비해서 IW는 같은 자기장을 획득하기 위해서 0.35*I1로 설정된다. 이로써,
Figure 112005041913917-pct00011
이다. 종래의 설계에 비하면, 이 설계는 5.84/0.44=13.3배의 전력 소비를 절감할 수 있다.
본 발명의 실시예의 아키텍처의 선택도는 종래의 기술보다 훨씬 높다. 이는 기록 자기장이 U자형 브리지(34)에만 집중되고, 용이축에 대해서 스위칭 자기장이 가장 작은 45˚를 이루기 때문이다. 한편으로는, 선택된 비트선에 의해 생성되었지만, 같은 비트선(32) 위에 놓인 선택되지 않은 셀에 인가된 자기장은 매우 작으며, 이는 비트선(32)이 자기 저항 소자(31), 예컨대 MTJ 스택 아래에 깊게 매립되어서, 이 자기장이 용이축에 대해서 스위칭 자기장이 가장 높은 0˚를 이루고 있기 때문이다. 다음 계산을 통해서 더 많은 사실이 나타난다.
위의 자기장 계산에 따라서, (선택된 메모리 셀(30)의)U자형 브리지(34) 내의 자유층(80)에 생성된 자기장은 45˚에서 2.55*106IW으로, 이는 이 각에서 셀의 최대 스위칭 자기장이 이 값을 초과하지 않아야 한다는 것을 의미한다. 결과적으로 0˚에서 최대 스위칭 자기장은 2*2.55*106IW=5.1*106IW(별형상 곡선에 따라서, 45˚에서 스위칭 자기장은 0˚에서의 절반이다)을 초과하지 않는다.
선택된 비트선(32)을 지나는 전류(IW)는
Figure 112005041913917-pct00012
으로, 이는 같은 비트선(32:도 11 참조)에 놓인 모든 선택되지 않은 메모리 소자(31), 예컨대 MTJ 스택에 적용된다. 이 자기장은 매우 작으며, 그 이유는 비트선(32)이 자기 저항 메모리 소자(31), 예컨대 MTJ 스택의 자유 층(80)으로부터 이격되어 매립되기 때문이다(계산시에 도 6을 참조하면, 자유 층(80)과 비트선(32) 사이의 수직 거리를 1450nm이라고 가정한다). 이 자기장의 평면 구성 요소는
Figure 112005041913917-pct00013
이다.
이 자기장은 자유 층(80)의 용이축과 평행하다. 수직 성분은 무시할 수 있을 정도로 작으며, 자유 층(80)의 큰 시트 이방성으로 인해서 특별히 큰 역할을 하지 않는다. 또한, 선택되지 않은 자기 저항 메모리 소자(31), 예컨대 MTJ 스택은 45˚를 향하는 작은 자기장
Figure 112005041913917-pct00014
에도 노출된다(도 11, 정면도 참조). 이 자기장은 U 자형 브리지(34)를 흐르는 누설 전류에 의해 생성되며, 따라서 선택된 메모리 셀(30)에서 생성된 자기장보다 12.5배 더 작다. 선택되지 않은 메모리 소자(31), 예컨대 MTJ 스택에 인가되는 최종 자기장 Htotal-unselect는 2.87*105IW으로, 용이축에 대해서 29.5˚를 이루고 있다. 이 자기장은 모든 셀의 최소 스위칭 자기장을 설정한다. 이는 원하지 않는 덮어쓰기를 방지하기 위해서 모든 셀이 29.5˚에서 2.87*105IW보다 큰 스위칭 자기장을 가져야 한다는 것을 의미한다. 별형상 곡선(도 1)으로부터 0˚의 대응하는 최소 스위칭 필드가 5.47*105IW이여야 한다는 것을 알았다. 공지된 최대 자기장 조건과 결합해서, 전류 설계의 선택 범위는 다음과 같다(도 12 참조).
Figure 112005041913917-pct00015
도 2 및 도 12의 경우와 비교하면, 이 설계의 선택도가 상당히, 2.26배 개선되었다는 것을 알 수 있다. 또한, 잘못 덮어쓰기될 확률이 약 반으로 감소되었으며, 이는 통계적으로 같은 행에 있는 선택되지 않은 셀의 절반 및 같은 열에 있는 셀의 절반이 누설 기록 전류에 노출되기 때문이다.
부분적으로 루프를 형성하는 U자형 브리지(34)가 매우 낮은 자기 인덕턴스를 갖고 있으며, 이는 자기 저항 메모리의 높은 주파수 성능에 영향을 미치지 않을 것이다. 개략적인 계산을 통해서, 도전선의 직선부를 제외한 브리지(34)의 인덕턴스가 약 10-13-10-11H라는 것을 알 수 있다. 이 값은 1회 권회 기록 헤드보다 2배 더 작으며, 이는 1GHz에서 문제없이 동작할 수 있다.
본 발명에 따른 장치의 다른 실시예가 도 13에 도시되어 있으며, 이 실시예의 아키텍처는 기본적으로 도 3에 도시된 제 1 실시예와 같다. 차이는 모든 메모리(30) 셀에 선택 트랜지스터(T)가 없다는 점이다. 따라서, 도 3에 도시된 제 3 비아(39)는 존재하지 않는다. 대신, 감지 선(130)이 자기 저항 메모리 소자(31)의 바닥 전극 아래에 도전층으로 패터닝되어 있다. 감지 선(130)은 같은 워드선(33)에 놓인 모든 자기 저항 메모리 소자(31)의 바닥 전극을 서로 접속시킨다. 즉, 각각의 감지 선(130)은 워드선(33)과 같은 자기 저항 메모리 소자(31)의 행과 관련된다. 이들 감지 선(130)은 비트선과 함께 판독하는 데 사용된다. 판독하는 동안 분리 장치(38)는 자기 저항 메모리 소자(31), 예컨대 MTJ와 직렬로 접속되며, 위에 설명되는 바와 같이 판독하는 동안 누설 전류를 차단하는 역할을 한다. 동작은 US-6331944에 개시된 것과 유사하다. 예컨대 i번째 셀을 판독하는 것은 i번째 셀과 관련된 감지 선(130)을 지나는 감지 전류를 i번째 셀의 자기 저항 메모리 소자(31), 상부 바(36), 제 2 비아(37), 분리 장치(38)를 통해서 흘림으로써 이루어지며, 이는 마지막으로 선택된 i번째 메모리 셀과 관련된 비트선(32)을 통해서 나간다. 이 감지 전류는 i번째 메모리 셀의 저항을 감지하거나 그 셀의 메모리 소자(31)의 저항을 감지할 것이다. i번째 메모리 셀의 디지털 상태가 검출될 수 있다.
제 3 실시예는 제 2 실시예와 유사하다. 다른 점은 분리 장치(38)가 만들어지는 방법이다. 금속-장벽-금속의 적층막을 증착시키고 이를 패터닝하는 대신에, 이 실시예에서는 연속 장벽 층(140)을 비트선(32)의 연마된 표면에 증착시키고, 패터닝은 하지 않으며, 장벽층(140)의 상부에 제 2 비아(37)를 생성한다(도 14 참조). 이 경우, 비트선(32) 및 제 2 비아(37)는 금속-장벽-금속 구조의 2개의 금속 전극의 역할을 한다. 이러한 설계를 가지고, 분리 장치(38)를 패터닝하기 위한 추 가 마스크가 생략될 수 있다.
제 4 실시예가 도 15 내지 도 17에 도시되어 있으며, 각각 사시도, 측면도, 정면도를 도시하고 있다. 이 실시예에서, 브리징 소자(34)는 L자형 브리지로, 즉 워드선(33) 또는 비트선(32)의 평면과 평행한 평면에 놓인 제 1 구성 요소 상부 바(36) 및 상부 바(36)에 수직인 제 2 구성 요소 비아(37)를 포함한다. 상부 바(36)는 워드선(33)과 같은 금속 레벨 또는 같은 금속 층에 패터닝된다. 자기 저항 메모리 소자 예컨대, MTJ 소자(31)는 제 1 금속층과 제 2 금속 층 사이에 위치되며, 이는 비트선(32) 및 워드선(33)이 패터닝되는 금속 층이다. 이 실시예에서, MTJ 소자(31)에 생성된 자기장은 다른 실시예의 장치에서 생성된 자기장보다 더 작으며, 그 이유는 이 경우 자기장이 브리징 소자(34)의 2부분, 비아(37) 및 상부 바(36)에 의해서만 생성되기 때문이다. 게다가 제 4 실시예에 따른 장치를 제 2 실시예의 교시와 결합해서 적용될 수도 있다. 이는 감지 선이 판독시에 사용하기 위해서 MTJ 소자(31) 아래에 위치될 수 있다는 것을 의미한다. 바람직한 실시예, 특정 구성 및 구조와 재료가 본 발명에 따른 장치에 개시되었지만, 본 발명의 범주 및 사상을 벗어남없이 형태 및 세부 사항에 변화 및 수정이 있을 수 있다. 예컨대, 분리 장치(38)는 비아(37)의 위쪽 끝에서 브리징 소자(34)의 상부바(36) 바로 아래에 위치될 수 있다. 위의 설명에서 몇 가지 다른 가능성이 이미 설명되었다.

Claims (14)

  1. 자기 저항(magnetoresistive) 메모리 소자, 제 1 전류선 및 제 2 전류선을 포함하는 자기 저항 메모리 셀로서,
    상기 제 1 전류선과 상기 제 2 전류선은 교차점 영역에서 서로 교차하지만 직접적으로 접촉하지는 않고,
    브리징 소자가 상기 제 1 전류선과 상기 제 2 전류선을 상기 교차점 영역 부근에서 서로 접속시키며,
    상기 브리징 소자는 상기 자기 저항 메모리 소자에 자기적으로 결합될 수 있는
    자기 저항 메모리 셀.
  2. 제 1 항에 있어서,
    상기 브리징 소자는 상기 제 1 전류선과 상기 제 2 전류선에 평행한 평면에 놓인 제 1 구성 요소 및 상기 평면에 수직인 제 2 구성 요소를 적어도 포함하는
    자기 저항 메모리 셀.
  3. 제 1 항에 있어서,
    상기 브리징 소자는 도전성 구조체인
    자기 저항 메모리 셀.
  4. 제 1 항에 있어서,
    상기 브리징 소자와 상기 제 1 전류선 사이 또는 상기 브리징 소자와 상기 제 2 전류선 사이에 분리 장치가 존재하는
    자기 저항 메모리 셀.
  5. 제 2 항에 있어서,
    상기 브리징 소자의 상기 제 1 구성 요소와 상기 제 2 구성요소 사이에 분리 장치가 존재하는
    자기 저항 메모리 셀.
  6. 제 4 항에 있어서,
    상기 분리 장치는 비선형 전류-전압 특성을 가지는
    자기 저항 메모리 셀.
  7. 제 6 항에 있어서,
    상기 분리 장치는 대칭의 비선형 전류-전압 특성을 가지는
    자기 저항 메모리 셀.
  8. 제 1 항에 있어서,
    상기 브리징 소자는 중심점을 가지며,
    상기 자기 저항 메모리 소자는 상기 브리징 소자의 상기 중심점에 위치하는
    자기 저항 메모리 셀.
  9. 자기 저항 메모리 셀의 매트릭스로서,
    상기 자기 저항 메모리 셀 각각은 자기 저항 메모리 소자를 포함하고,
    상기 자기 저항 메모리 셀은 서로 연결되어서 논리적으로 조직된 행 및 열을 형성하며,
    상기 행 각각에는 제 1 전류선이 제공되고,
    상기 열 각각에는 제 2 전류선이 제공되며,
    상기 제 1 및 제 2 전류선은 교차점 영역에서 서로 교차하되,
    브리징 소자가 상기 제 1 및 상기 제 2 전류선을 상기 교차점 영역 부근에서 서로 접속시키고,
    상기 브리징 소자는 상기 자기 저항 메모리 소자에 자기적으로 결합될 수 있는
    자기 저항 메모리 셀의 매트릭스.
  10. 제 9 항에 있어서,
    모든 상기 자기 저항 메모리 셀의 상기 자기 저항 메모리 소자는 선택 트랜지스터에 접속되는
    자기 저항 메모리 셀의 매트릭스.
  11. 제 9 항에 있어서,
    상기 자기 저항 메모리 셀의 행 각각 내의 모든 자기 저항 메모리 소자는 감지 선에 의해 접속되는
    자기 저항 메모리 셀의 매트릭스.
  12. 자기 저항 메모리 셀의 매트릭스에 값을 기록하는 방법으로서,
    상기 자기 저항 메모리 셀 각각은 자기 저항 메모리 소자를 포함하고,
    상기 자기 저항 메모리 셀은 서로 연결되어서 논리적으로 조직된 행 및 열을 형성하며,
    상기 행 각각에는 제 1 전류선이 제공되고,
    상기 열 각각에는 제 2 전류선이 제공되며,
    상기 제 1 전류선과 상기 제 2 전류선은 상기 메모리 셀 내의 교차점 영역에서 서로 교차하고,
    상기 메모리 셀 각각에는 상기 제 1 전류선과 상기 제 2 전류선을 도전성 접속시키는 브리징 소자가 제공되되,
    상기 방법은,
    선택된 제 1 전류선, 선택된 브리징 소자 및 선택된 제 2 전류선을 통해서 전류를 보내는 단계를 포함하는
    자기 저항 메모리 셀의 매트릭스에 값을 기록하는 방법.
  13. 제 12 항에 있어서,
    상기 브리징 소자는 분리 장치를 통해서 상기 제 1 전류선 및 상기 제 2 전류선을 도전성 접속시키며,
    상기 방법은,
    상기 분리 장치를 통해서 전류를 보내는 단계를 더 포함하는
    자기 저항 메모리 셀의 매트릭스에 값을 기록하는 방법.
  14. 자기 저항 메모리 셀을 제조하는 방법으로서,
    제 1 금속층에 제 1 전류선을 형성하는 단계와,
    제 2 금속층에 제 2 전류선을 형성하는 단계와,
    제 3 금속층에 브리징 소자의 이면 부분(back part)을 형성하는 단계와,
    금속간 상호 접속부(intermetal interconnects)를 이용해서 상기 브리징 소자의 직립 다리(upstanding legs)를 형성하는 단계를 포함하는
    자기 저항 메모리 셀 제조 방법.
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