KR20030053021A - 데이터 저장 장치 - Google Patents

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KR20030053021A
KR20030053021A KR1020020081193A KR20020081193A KR20030053021A KR 20030053021 A KR20030053021 A KR 20030053021A KR 1020020081193 A KR1020020081193 A KR 1020020081193A KR 20020081193 A KR20020081193 A KR 20020081193A KR 20030053021 A KR20030053021 A KR 20030053021A
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Abstract

자기 메모리 장치(10)는 제 1 및 제 2 강자성체 층(12 및 14)을 포함한다. 각 강자성체 층(12 및 14)은 두 방향 중 어느 방향으로도 지향할 수 있는 자화를 갖는다. 제 1 강자성체 층(12)은 제 2 강자성체 층(14)보다 큰 보자력을 갖는다. 자기 메모리 장치(10)는 제 2 강자성체 층(14)으로 폐쇄된 자속 경로를 형성하는 구조체(20)를 더 포함한다.

Description

데이터 저장 장치{MAGNETIC MEMORY DEVICE HAVING SOFT REFERENCE LAYER}
자기 랜덤 액세스 메모리("MRAM")는 단기 및 장기 저장용으로 사용되는 비휘발성 메모리이다. MRAM은 DRAM, SRAM 및 플래쉬 메모리와 같은 단기 메모리보다 전력을 적게 소모한다. MRAM은 하드 드라이브와 같은 종래의 장기 저장 장치보다 훨씬(몇 배나) 빠르게 판독 및 기록 동작을 수행할 수 있다. 또한, MRAM은 하드 드라이브보다 소형이고 전력을 적게 소모한다. MRAM은 또한 초고속 프로세서 및 네트워크 장비와 같은 내장형 응용으로 사용되고 있다.
전형적인 MRAM 장치는 메모리 셀 어레이, 메모리 셀의 행을 따라 연장하는 워드 라인 및 메모리 셀의 열을 따라 연장하는 비트 라인을 포함한다. 각 메모리 셀은 워드 라인 및 비트 라인의 교차점에 위치한다.
메모리 셀은 SDT(spin dependent tunneling) 접합부와 같은 TMR(tunneling magneto-resistive) 장치에 기반을 둔다. 전형적인 SDT 접합부는 피닝된 층(pinned layer), 감지 층 및 피닝된 층과 감지 층 사이에 위치한 절연 터널 장벽을 포함한다. 피닝된 층은 관심 범위(a range of interest)에 있는 인가된 자기장의 존재하에서 회전하지 않도록 고정된 자화 배향(magnetization orientation)을 갖고 있다. 감지 층은 피닝된 층의 자화와 동일한 방향 또는 피닝된 층의 자화와 반대 방향 중 어느 방향으로도 지향할 수 있는 자화를 갖는다. 피닝된 층 및 감지 층의 자화가 동일한 방향일 경우, SDT 접합부의 배향은 "평행(parallel)"이다. 피닝된 층과 감지 층의 자화가 반대 방향일 경우, SDT 접합부의 배향은 "반-평행(antl-parallel)"이다. 평행 및 반-평행인 이들 두 안정적인 배향은 '0' 및 '1'의 논리 값에 대응할 수 있다.
피닝된 층의 자화 배향은 하부의 반강자성체(AF)(underlying antiferromagnetic) 피닝 층(pinning layer)에 의해 고정될 수 있다. AF 피닝 층은 피닝된 층의 자화를 한 방향으로 고정하는 넓은 교환장(large exchange field)을 제공한다. 하부의 AF 층은 보통 제 1 및 제 2 씨드 층(seed layers)이다. 제 1 씨드 층은 제 2 씨드 층이 (111) 결정 구조 배향을 가지며 성장하도록 한다. 제 2 씨드 층은 AF 피닝 층에 대해 (111) 결정 구조 배향을 설정한다.
본 발명의 일 측면에 따르면, 자기 메모리 장치는 제 1 및 제 2 강자성체 층을 포함한다. 각 강자성체 층은 두 방향 중 어느 방향으로도 지향할 수 있는 자화를 갖는다. 제 1 강자성체 층은 제 2 강자성체 층보다 높은 보자력(coercivity)을 갖는다. 자기 메모리 장치는 제 2 강자성체 층으로 패쇄된 자속 경로를 형성하는 구조체를 포함한다.
본 발명의 다른 측면 및 장점은 본 발명의 원리를 예시하는 첨부 도면과 함계 후속하는 상세한 설명으로부터 분명해질 것이다.
도 1은 본 발명의 제 1 실시예에 따라 자기 메모리 장치를 예시하는 도면,
도 2는 자기 메모리 장치의 데이터 및 기준 층에 대한 히스테리시스 루프를 예시하는 도면,
도 3은 자기 메모리 장치를 판독하는 제 1 방법의 예시도,
도 4는 자기 메모리 장치를 판독하는 제 2 방법의 예시도,
도 5a 내지 도 5e 및 도 6a 내지 도 6e는 제 2 방법을 더 예시하는 도면,
도 7a는 제 2 방법을 구현하는 회로의 예시도,
도 7b 및 도 7c는 도 7a에 도시된 회로에 대한 타이밍도,
도 8a는 제 2 방법을 구현하는 또 다른 회로의 예시도,
도 8b 및 8c는 도 8a에 도시된 회로에 대한 타이밍도,
도 9는 본 발명의 일 실시예에 따른 MRAM 장치의 예시도,
도 10 내지 도 14는 MRAM 장치를 제조하는 방법의 예시도,
도 15는 본 발명의 제 2 실시예에 따른 자기 메모리 장치의 예시도,
도 16 내지 도 17은 본 발명의 제 3 실시예에 따른 자기 메모리 장치의 예시도.
도면의 주요 부분에 대한 부호의 설명
8 : 자기 메모리 장치12 : 데이터 층
14 : 기준 층18 : 제 1 전자 도전체
22 : 제 2 전자 도전체24 : 강자성체 클래딩
512 : 증폭기514 : 비교기
516 : 지연 소자622 : 판독/기록 회로
626 : 감지 증폭기628 : 접지 연결부
도 1을 참조하면, 자기 메모리 장치(8)가 도시되어 있다. 자기 터널 접합부(10)는 데이터 층(12), 기준 층(14) 및 데이터 층(12)과 기준 층(14) 사이의 절연 터널 장벽(16)을 포함한다. 데이터 층(12)과 기준 층(14) 모두는 강자성체 재료로 만들어진다. 데이터 층(12)은 대개 데이터 층의 용이 축(easy axis)(EA1)을 따라 두 방향 중 어느 방향으로도 지향할 수 있는 자화(벡터(M1)로 표시됨)를 갖는다. 기준 층(14)은 기준 층의 용이 축(EA2)을 따라 두 방향 중 어느 방향으로도 지향할 수 있는 자화(벡터(M2)로 표시됨)를 갖는다. 용이 축(EA1, EA2)은 동일한 방향으로 연장하는 것으로 도시되어 있다.
데이터 층(12) 및 기준 층(14)의 자화 벡터(M1 및 M2)가 동일한 방향을 지향할 경우, 자기 터널 접합부(10)의 배향은 "평행"(도 5b 및 6c를 참조)이다. 데이터 층(12) 및 기준 층(14)의 자화 벡터(M1 및 M2)가 반대 방향을 지향할 경우, 자기 터널 접합부(10)의 배향은 "반-평행"(도 5c 및 6b를 참조)이다. 평행 및 반-평행인 이들 두 안정적인 배향은 '0' 및 '1'의 논리 값에 대응할 수 있다.
절연 터널 장벽(16)은 데이터 층(12) 및 기준 층(14) 사이에서 양자 역학 터널링(quantum mechanical tunneling)이 일어나도록한다. 이 터널링 현상은 전자 스핀 의존적이며, 자기 터널 접합부(10)의 저항이 데이터 층(12) 및 기준 층(14)의 자화 벡터(M1 및 M2)의 상대적인 배향의 함수가 되도록 한다. 예를 들어, 자기 터널 접합부(10)의 자화 배향이 평행일 경우 자기 터널 접합부(10)의 저항은 제 1 값(R)이고, 자기 터널 접합부(10)의 자화 배향이 반-평행일 경우 자기 터널 접합부(10)의 저항은 제 2 값(R+△R)이다. 절연 터널 장벽(16)은 알루미늄 산화물(Al2O3), 실리콘 이산화물(SiO2), 탄탈륨 산화물(Ta2O5), 실리콘 질화물(SiN4), 알루미늄 질화물(AlNx) 또는 마그네슘 산화물(MgO)로 만들어질 수 있다. 절연 터널 장벽(16)용으로 다른 유전체 및 소정의 반도체 재료가 사용될 수도 있다. 절연 터널 장벽(16)의 두께는 약 0.5 나노미터에서 약 3 나노미터까지의 범위를 가질 수 있다.
이제 도 2를 부가적으로 참조하면, 데이터 층(12) 및 기준 층(14)에 대한 히스테리시스 루프(hysteresis loops)(L1 및 L2)가 도시되어 있다. 데이터 층(12)의 보자력(HC1)은 기준 층(14)의 보자력(HC2)보다 훨씬 크다. 데이터 층(12)의 보자력(HC1)은 기준 층(14)의 보자력(HC2)보다 적어도 2-5배일 수 있다. 예를 들어, 데이터 층(12)의 보자력(HC1)은 약 25 Oe일 수 있고, 기준 층(14)의 보자력(HC2)은약 5 Oe일 수 있다. 기준 층(14)의 보자력(HC2)은 가능한 한 낮게 하는 것이 바람직하다(예를 들어, 기준 층(14)을 가능한 한 얇게 함으로써). 그러므로, 기준 층(14)은 그 자화 벡터(M2)를 플립(flip)하기가 훨씬 쉽기 때문에 데이터 층(12)보다 "더 부드러운(softer)" 것으로 여겨진다.
데이터 층(12) 및 기준 층(14)의 보자력은 두 개 층(12 및 14)에 대한 상이한 비트 형태(bit shapes), 기하 구조, 구성, 두께 등을 사용하여 다르게 만들어질 수 있다. 강자성체 층 재료로는 니켈 철(NiFe), 니켈 철 코발트(NiFeCo), 코발트 철(CoFe), NiFe와 Co의 자기적으로 소프트한 합금(magnetically soft alloys), 도핑된 비결정 강자성체 합금 및 PERMALLOYTM합금 등이 가능하다. 예를 들어, 데이터 층(12)은 NiFeCo 또는 CoFe와 같은 재료로 구성되고, 기준 층(14)은 NiFe와 같은 재료로 구성된다.
도 1을 다시 한번 참조하면, 제 1 전기 도전체(18)는 데이터 층(12)과 접촉한다. 제 1 도전체(18)는 구리, 알루미늄 또는 금속 합금과 같은 재료로 구성될 수 있다.
기준 층 자화 벡터(M2)의 방향은 NiFe와 같은 강자성체 재료로 부분적으로 클래딩된(clad) 제 2 전기 도전체(22)를 포함하는 구조체(20)에 의해 설정된다. 구리, 알루미늄 또는 금속 합금과 같은 전기적으로 도전성이고, 자기적으로 비-도전성인 재료로 만들어진 제 2 도전체(22)는 제 1 도전체(18)의 방향과 직교인 방향으로 연장할 수 있다.
강자성체 클래딩(24)은 제 2 도전체(22)의 3면을 완벽하게 커버한다. 클래딩 두께는 과장되게 도시하였다. 즉, 이 두께는 약 1 nm 내지 50nm일 수 있다(대개 5nm 값을 가짐). 제 2 도전체(22)의 클래딩되지 않은 면은 기준 층(14)과 직접 접촉한다.
클래딩(24)의 일부는 기준 층(14)과 직접 접촉하여 기준 층(14)을 클래딩(24)과 자기 전도(magnetic communication)하도록 배치한다. 결과적으로, 기준 층(14) 및 클래딩(24)은 폐쇄된 자속 경로(점선으로 표시됨)를 형성한다.
이제 도 5a 및 도 5b를 참조하면, 전류(IR)가 제 2 도전체(22)에 인가되는 경우, 자기장이 제 2 도전체(22) 주위에 생성된다. 전류가 제 2 도전체(22) 안으로 흐를 경우("X"로 표시됨), 자기장은 기준 층 자화 벡터(M2)가 우측으로 향하도록 한다(도 5b). 전류가 반대 방향으로 흐를 경우(" ●"로 표시됨), 자기장은 기준 층 자화 벡터(M2)가 좌측으로 향하도록 한다(도 5c).
전류(IR)가 제거된 후, 기준 층 자화 벡터(M2)는 자신의 배향을 유지한다. 그 배향이 유지되는 이유는 기준 층(14) 및 클래딩(24)에 의해 폐쇄된 자속 경로가형성되기 때문이다.
1 메가옴(Mohm)의 명목 저항(R)과 30%의 터널링 마그네토-저항을 갖는 자기 터널 접합부(10)를 가정해보자. 데이터 층 자화 벡터(M1)는 좌측을 가리키고, 자기장은 기준 층 자화 벡터(M2)가 우측을 가리키도록 할 경우(도 6b), 자기 터널 접합부(10)의 자화 배향은 반-평행이 될 것이고, 자기 터널 접합부(10)의 저항은 R+△R 즉 1.3 메가옴이될 것이다. 데이터 층 자화 벡터(M1)가 좌측을 가리키고, 자기장이 기준 층 자화 벡터(M2)가 좌측을 가리키도록 할 경우(도 6c), 자기 터널 접합부(10)의 자기 배향은 평행이 될 것이고, 자기 터널 접합부(10)의 저항은 1 메가옴이될 것이다.
데이터는 데이터 층 자화 벡터(M1)의 방향을 설정함으로써 자기 터널 접합부(10)에 기록될 수 있다. 기록 동작 동안, 기록 전류가 제 1 도전체(18) 및 제 도전체(22)에 인가된다. 제 1 도전체(18)에 인가된 전류는 제 1 도전체(18) 주위에 자기장을 발생시키고, 제 2 도전체(22)에 인가된 전류는 제 2 도전체(22) 주위에 자기장을 발생시킨다. 이 두 개의 자기장이 결합할 경우, 이 결합 자기장은 데이터 층(12)의 보자력(HC1)을 초과하고, 그러므로, 데이터 층(12)의 자화 벡터(M1)가 원하는 배향으로 설정되도록 한다(이 배향은 제 1 도전체(18) 및 제 2 도전체(22)에 인가된 전류 방향에 따라 결정됨). 데이터 층 자화 벡터(M1)는 논리 '1'에 대응하는 배향 또는 논리 '0'에 대응하는 배향 중 어느 배향으로도 설정될 수 있을 것이다. 기준 층(14)의 보자력(HC2)이 데이터 층(12)의 보자력보다 더 작기 때문에, 결합 자기장은 기준 층(14)의 자화 벡터(M2)가 데이터 층(12)의 자화 벡터(M1)와 동일한 배향을 취하도록 한다.
데이터는 자기 터널 접합부(10)의 저항 상태(R 또는 R+△R)를 감지함으로써 자기 터널 접합부(10)로부터 판독된다. 도 3은 자기 터널 접합부(10)를 판독하는 제 1 방법을 예시한다. 판독 전류가 제 2 도전체(22)에 인가되어 기준 층 자화를알려진 방향으로 설정한다(블록 312). 결과 자기장은 데이터 층(12)의 자화에 영향을 주지 않는다. 기준 층(14)의 보자력(HC2)이 작기 때문에, 판독 전류의 크기는 작아질 수 있다.
판독 전류가 제거되도(블록 314), 기준 층(14)은 자신의 자화 배향을 유지한다. 제 1 도전체(18) 및 제 2 도전체(22) 양단에 전압이 인가되어 자기 터널 접합부(10) 양단에 전압이 인가된다(블록 316). 이 전압은 감지 전류가 자기 터널 접합부(10)를 통해 흐르도록 한다.
자기 터널 접합부(10)의 저항은 자기 터널 접합부(10)를 통해 흐르는 전류를 감지함으로써 측정된다(블록 318). 감지된 전류는 자기 터널 접합부(10)의 저항에 역비례한다. 그러므로 Is=V/R 또는 Is=V/(R+△R)이고, 여기서, V는 인가된 전압이고, Is는 감지된 전류이며, R은 장치(10)의 명목 저항이고, △R은 평행 자화 배향에서 반-평행 자화 배향으로 이동함으로써 야기된 저항의 변화량이다.
기준 층 자화 벡터(M2)의 방향 및 자기 터널 접합부(10)의 자화 배향은 알려져 있으므로, 데이터 층 자화 방향을 결정할 수 있다(블록 320). 데이터 층 자화 방향은 자기 터널 접합부(10)에 논리 '1'이 저장될지 또는 논리 '0'이 저장될지를 지시한다.
도 4는 자기 터널 접합부를 판독하는 제 2 방법을 도시한다. 제 1 전류 펄스가 제 2 도전체(22)에 인가된다(블록 412). 제 1 전류 펄스는 기준 층 자화를 제 1 방향으로 설정한다. 자기 터널 접합부(10) 양단에 전압이 인가되고(블록414), 자기 터널 접합부를 통해 흐르는 전류를 감지함으로써 자기 터널 접합부(10)의 저항 상태가 측정된다(블록 416). 제 2 전류가 제 2 도전체(22)에 인가된다(블록 418). 제 2 전류 펄스의 극성은 제 1 전류 펄스의 극성과 반대이고, 그러므로, 제 2 전류 펄스는 기준 층 자화를 제 2(반대) 방향으로 설정한다. 전압이 자기 터널 접합부(10)의 양단에 인가되고(블록 420), 자기 터널 접합부(10)의 저항 상태는 또 다시 측정된다(블록 422). 이들 두 측정치는(블록 416 및 422)은 일련의 저항 상태 즉 <Rp, Rap> 또는 <Rap, Rp,를 산출하는데, 여기서 Rap는 자기 터널 접합부(10)의 자화 배향이 반-평행일 경우의 저항 상태이고, Rp는 자기 터널 접합부(10)의 자화 배향이 평행일 경우의 저항 상태이다.
저항 상태의 변이(즉, Rp에서 Rap로, 또는 Rap에서 Rp로) 방향이 결정된다(블록 424). 변이 방향은 데이터 층(12)의 자화 배향, 따라서 자기 메모리 장치(10)에 저장된 논리 값을 나타낸다.
도 5a 내지 도 5e는 논리 '0'을 저장하는 데이터 층(12)과 관련된 제 2 방법을 더 도시한다. 제 1 펄스(252) 및 제 2 펄스(254)가 제 2 도전체(22)에 인가된다(도 5a). 제 1 펄스(252)는 제 2 펄스(254)로부터 시간적으로 이격된다. 제 1 펄스(252)는 기준 층 자화 벡터(M2)를 데이터 층(12)의 자화 벡터와 동일한 방향으로 향하도록 하는(도 5b) 양극성(논리 '0'에 대응함)을 가지므로, 자기 터널 접합부(10)의 자화 배향은 평행이고 그 저항 상태는 Rp이다. 제 2 펄스(254)는 기준 층 자화 벡터(M2)를 반대 방향으로 향하도록 하는(도 5c) 음극성(논리 '1'에 대응함)을 가지므로, 자기 터널 접합부(10)의 자화 배향은 반-평행이고 그것의 저항 상태는 Rap이다. 그러므로 장치(10)의 저항은 Rp에서 Rap로 변이한다(도 5d) Rp에서 Rap로의 변이는 메모리 장치(10)에 논리 '0'이 저장됨을 나타낸다. 대응하는 감지 전류 펄스는 도 5e에 도시되어 있다.
도 6a 내지 도 6e는 논리 '1'을 저장하는 데이터 층(12)과 관련된 제 2 방법을 도시한다. 동일한 양극 전류 펄스(252) 및 음극 전류 펄스(254)는 제 2 도전체(22)에 인가된다(도 6a). 자기 터널 접합부는 반-평행 자화 배향(도 6b)에서 평행 자화 배향(도 6c)으로 변이하여, 자기 메모리 장치(10)의 저항은 Rap에서 Rp로 변이한다(도 6d). 그러므로 Rap에서 Rp로의 변이는 논리 '1'이 자기 터널 접합부(10)에 저장됨을 나타낸다. 대응하는 감지 전류 펄스는 도 6e에 도시되어 있다.
제 2 판독 방법은 자기 지시적(self-referencing)이다. 따라서, 이 동적인 방법은 상이한 장치 양단의 저항 변화에 둔감하다.
제 2 방법은 논리 '0'에 대응하는 양극성 및 논리 '1'에 대응하는 음극성에 제한되지 않는다. 예를 들어, 양극성은 논리 '1'에도 쉽게 대응할 수 있고, 제 1 및 제 2 펄스는 음극성 및 양극성을 각각 가질 수 있다.
저항 변이를 검출하는 간단한 감지 증폭기(510)가 도 7a에 도시되어 있고, 타이밍도는 도 7b 및 도 7c에 도시되어 있다(도 7b는 도 5a 내지 도 5e에 대응하고, 도 7c는 도 6a 내지 도 6e에 대응한다). 자기 터널 접합부(10)를 통해 흐르는감지 전류(Is)는 증폭기(512)에 인가된다. 감지 전류 펄스는 시간 T1 및 T2에서 발생한다. 증폭기(512)의 출력은 감지 전류 크기에 비례하는 전압(Vs)을 제공한다. 증폭기 출력은 비교기(514)의 제 1 입력단(IN+) 및 TD=T1-T2 초의 지연을 갖는 지연 소자(516)에 인가된다. 지연 소자(516)의 출력은 비교기(514)의 제 2 입력단(IN-)에 인가된다. 비교기(514)는 제 1 비교기 입력단(IN+)에서의 감지 전압(Vs)과 제 2 비교기 입력단(IN-)에서의 지연된 감지 전압을 비교한다. 인에이블 펄스(EN)가 시간 T3에서 발생하여 비교기 입력단(IN+ 및 IN-)에서의 전압 비교를 인에이블시킨다. 비교기(514)의 출력(VOUT)은 자기 터널 접합부(10)에 저장된 논리 상태를 나타낸다.
저항 변이를 검출하는 또 다른 간단한 감지 증폭기(550)가 도 8a에 도시되어 있고, 타이밍도는 도 8b 및 도 8c에 도시되어 있다(도 8b는 도 5a 내지 도 5e에 대응하고, 도 8c는 도 6a 내지 도 6e에 대응한다). 자기 터널 접합부(10)를 통해 흐르는 감지 전류(Is)가 증폭기(552)에 인가된다. 감지 전류 펄스는 시간 T1 및 T2에서 발생한다. 증폭기(552)는 감지 전류 크기에 비례하는 전압(Vs)을 생성한다. 증폭기(552)의 출력은 제 1 샘플/홀드부(556) 및 제 2 샘플/홀드부(558)에 인가된다. 제 1 샘플/홀드부(556)는 시간 T1에서 증폭기 출력(제 1 전류 펄스)을 샘플링하고, 제 2 샘플/홀드부(558)는 시간 T2에서 감지 증폭기 출력(제 2 전류 펄스)을 샘플링한다. 인에이블 펄스(EN)가 시간 T3에서 비교기(554)에 인가되어 샘플/홀드부(556 및 558)의 내용을 비교하도록 한다. 비교기(554)의 출력(VOUT)은 자기 터널 접합부(10)에 저장된 논리 상태를 나타낸다.
이제 도 9를 참조하면, 자기 터널 접합부(10)의 어레이(612)를 포함하는 MRAM 장치(610)를 도시한다. 자기 터널 접합부(10)는 행 및 열로 배열되고, 행은 x-방향을 따라 연장하며 열은 y-방향을 따라 연장한다. 비교적 작은 수의 자기 터널 접합부(10)만 도시되어 MRAM 장치(610)의 예시를 간략화한다. 실제로, 어레이의 크기는 임의로 정할 수 있다.
워드 라인(614) 역할을 하는 트레이스(traces)는 어레이(612)의 일면 상에서 x-방향을 따라 연장한다. 워드 라인(614)은 자기 터널 접합부(10)의 데이터 층과 접촉한다. 비트 라인(616) 역할을 하는 트레이스는 어레이(612)의 인접면 상에서 y-방향을 따라 연장한다. 비트 라인(616)은 강자성체 재료로 부분적으로 클래딩된다. 어레이(612)의 각 행마다 하나의 워드 라인(614)이 존재하고 어레이(612)의 각 열마다 하나의 비트 라인(616)이 존재할 수 있다. 각 자기 메모리 터널 접합부(10)는 워드 라인(614)과 비트 라인(616)의 교차점에 위치한다.
각 비트 라인(616)의 3면은 완전히 클래딩된다. 각 비트 라인의 클래딩되지 않은 한 면은 기준 층의 열과 접촉한다. 결과적으로, 각 클래드 비트 라인(616)은 기준 층의 한 열에 대해 자속 경로를 폐쇄한다.
MRAM 장치(610)는 또한 제 1 행 디코더(618a) 및 제 2 행 디코더(618b), 제 1 열 디코더(620a) 및 제 2 열 디코더(620b), 판독/기록 회로(622)를 포함한다. 디코더(618a, 618b, 620a 및 620b)는 판독 및 기록 동작 동안 워드 라인(614) 및 비트 라인(616)을 선택한다. 선택된 자기 터널 접합부(10)는 선택된 워드라인(614) 및 비트 라인(616)의 교차점에 놓이게 된다.
판독/기록 회로(622)는 기록 동작 동안 기록 전류를 선택된 워드 라인(614) 및 비트 라인(616)에 인가하는 전류 소스(624)를 포함한다. 판독/기록 회로(622)는 감지 증폭기(626), 접지 연결부(628) 및 판독 동작 동안 전압을 인가하는 전압 소스(630)를 포함한다.
자기 터널 접합부(10)는 다수의 병렬 경로를 통해 함께 결합된다. 하나의 교차점의 저항은 다른 행 및 열에 있는 자기 터널 접합부(10)의 저항과 평행한 그 교차점에서의 자기 터널 접합부(10)의 저항과 동일하다. 그러므로 자기 터널 접합부(10)의 어레이(612)는 교차점 저항 네트워크(a cross point resistor network로서 특징지어질 수 있다.
자기 터널 접합부(10)가 교차점 저항 네트워크로서 연결되어 있기 때문에, 기생 또는 누설 전류는 선택된 자기 터널 접합부(10) 상에서 판독 동작과 인터페이스할 수 있다. 다이오드 또는 트랜지스터와 같은 차단 장치가 자기 터널 접합부(10)에 연결될 수 있다. 이들 차단 장치는 기생 전류를 차단한다.
판독/기록 회로(622)는 위에서 설명한 판독 방법 어느쪽도 사용할 수도 있다. 그러나, 차단 장치가 사용되지 않을 경우, 판독 방법은 다음과 같이 수정될 수 있다.
기생 전류는 본 출원인의 미국 특허 제 6,259,644 호에 개시된 "등전위" 방법을 이용하여 처리될 수 있다. 등전위 방법을 사용하여 구성될 경우, 판독/기록 회로(622)는 선택된 비트 라인(616)과 동일한 전위를 비선택된 비트 라인(616)에제공하고, 또는 선택된 비트 라인(616)과 동일한 전위를 비선택된 워드 라인(614)에 제공한다.
이제 도 10을 참조하면, MRAM 장치(610)를 제조하는 방법을 도시한다. 구리-대머신(Cu-damascene) 공정이 클래드 비트 라인(616)을 제조하는 데 사용될 수 있다. 이 공정은 금속 증착부를 상호 연결하기에 앞서 트렌치(trench)가 에칭되는 평탄화된 유전체 층(710)으로 시작한다(도 10). 강자성체 재료(24)의 얇은 층을 이방성 공정(isotropic process)으로 증착하여 측벽을 트렌치의 바닥과 대략 동일한 두께로 코팅한다(도 10). 강자성체 재료는 자기 코어 역할을 할 수 있을 만큼 충분히 투과성이 있고, 그것은 어떠한 차단도 없이 또는 많은 공동(voids) 없이 단면(cross-sections)의 모든 주변에서 연속적이다. 그 다음 트렌치를 전기 도금법 또는 다른 적절한 수단을 이용하여 구리(22)로 충진한다. 이어서 이 구조를 평탄화한다. 평탄화된 구조는 도 12에 도시되어 있다.
자기 재료의 스택을 증착한다. 이 스택은 데이터 층(14)을 위한 재료, 절연 터널 장벽(16)을 위한 재료 및 기준 층(12)을 위한 재료를 포함한다. 기준 층(14)을 위한 재료는 강자성체 클래딩으로 폐쇄된 자속 경로를 형성한다.
이 스택을 비트로 패터닝한다(도 13 및 도 14). 비트들 간의 공간은 유전체 재료로 충진하고, 워드 라인을 형성한다. 각 워드 라인은 데이터 층(12)의 행 위에 형성한다.
본 발명에 따른 자기 메모리 장치의 또 다른 실시예가 도 15 내지 도 17에 도시되어 있다. 도 15는 구조체(820)를 제외하면 제 1 실시예와 동일한 자기 메모리 장치(808)의 제 2 실시예를 도시한다. 제 2 도전체의 3면을 커버하는 것 외에, 강자성체 클래딩(824)은 제 2 도전체(22)의 상부 표면의 일부를 커버한다. 상부 표면 상에서, 클래딩(824)의 반대 부분이 자기 갭(826)을 규정한다. 자기 갭(826)은 유전체 재료로 채울 수 있다. 이들 부분은 제 2 도전체(22)와 직접 접촉한다.
이 구조체(820)에는 자기 터널 접합부(10)보다 더 큰 단면이 제공되어 제조 공차(manufacturing tolerances)를 보상할 수 있다. 제조 동안, 기준 층(14)은 자기 갭(826)을 규정하는 강자성체 클래딩 부분 전체에 걸쳐 중심이 되어야한다. 그러나, 실제에 있어서, 오정렬이 발생할 수 있다. 오정렬이 발생할지라도, 기준 층(14)은 여전히 강자성체 클래딩(824) 전체에 걸쳐 배치되어 자속 경로를 폐쇄해야 한다.
도 16 및 도 17은 기준 층(14)과 구조체(20) 사이의 유전체 층(926)과 기준 층(14) 사이에서 연장하는 부가적인 비-자기 세그먼트(914)를 제외하면, 제 1 실시예와 동일한 자기 메모리 장치(908)의 제 3 실시예를 도시한다. 유전체 층(826)은 기준 층(14)을 구조체(20)의 강자성체 클래딩(24)에 자기적으로 결합하기에 충분할 만큼 얇다. 그러나, 유전체 층(826)은 기준 층(14)을 강자성체 클래딩(24) 및 제 2 도전체로부터 전기적으로 절연하기에 충분할 만큼 두껍기도 하다. 세그먼트(914)는 전기적으로 도전성이다. 결과는 3-도전체 설계이다.
본 발명은 자기 터널 접합부와 관련하여 설명하였지만, 여기에 제한되는 것은 아니다. 본 발명은 유사한 동작 특성을 갖는 상이한 유형의 마그네토-저항 장치에 적용될 수 있다. 예를 들어, 본 발명은 자이언트 마그네토-저항(GMR) 장치에적용될 수 있다. GMR 장치는 데이터 및 기준 층이 절연 터널 장벽 대신 도전성의 비-자기 금속 층에 의해 분리되는 것을 제외하면, TMR 장치와 동일한 기본 구성을 갖는다. 예시적인 스페이서 층 금속은 금, 은 및 구리를 포함한다. 데이터 및 기준 자화 벡터의 상대적 배향은 GMR 장치의 평면 저항에 영향을 준다.
본 발명은 GMR 및 TMR 장치로 제한되지 않는다. 예를 들어, 본 발명은 상단 및 하단 스핀 밸브에 적용될 수 있다.
본 발명의 몇몇 특정 실시예가 설명되고 도시되었지만, 본 발명은 특정 형태 또는 위에서 설명하고 예시한 부분의 구성에 제한받지 않는다. 대신, 본 발명은 다음의 청구항에 따라 해석된다.
본 발명에 따르면, 자기 메모리 장치는 제 1 및 제 2 강자성체 층을 포함하고, 각 강자성체 층은 두 방향 중 어느 방향으로도 지향할 수 있는 자화를 갖으며, 제 1 강자성체 층은 제 2 강자성체 층보다 높은 보자력을 갖는다. 또한 자기 메모리 장치는 제 2 강자성체 층으로 패쇄된 자속 경로를 형성하는 구조체를 포함한다. 이러한 특징을 제공함으로써 보다 향상된 자기 메모리 장치를 제공할 수 있다.

Claims (10)

  1. 자기 메모리 셀(10)의 어레이(612)- 각 메모리 셀(10)은 데이터 강자성체 층(12) 및 기준 강자성체 층(14)을 포함함 -와,
    제 1 방향으로 연장하는 복수의 제 1 트레이스(a plurality of first trace)(614)- 각 제 1 트레이스(614)는 데이터 층(12)의 한 그룹과 접촉함 -와,
    제 2 방향으로 연장하는 복수의 구조체(616)- 각 구조체(616)는 기준 층(14)의 한 그룹으로 폐쇄된 자속 경로를 형성함 -을 포함하는
    데이터 저장 장치(10).
  2. 제 1 항에 있어서,
    상기 강자성체 층(12 및 14)은 기록 동작 동안 제 1 및 제 2 방향 간에 전환될 수 있는 자화(magnetizations)를 갖되, 판독 동작 동안에는 기준 층(14)만이 제 1 및 제 2 방향 간에 전환될 수 있는
    데이터 저장 장치.
  3. 제 1 항에 있어서,
    상기 제 1 방향은 상기 제 2 방향에 대략 직교인
    데이터 저장 장치.
  4. 제 1 항에 있어서,
    선택된 메모리 셀(10)의 상기 기준 층(14)의 상기 자화 배향(magnetization orientation)을 제 1 방향으로 설정하고, 상기 선택된 메모리 셀(10)의 저항 상태(a resistance state)를 결정하며, 상기 선택된 메모리 셀(10)의 상기 기준 층(14)의 상기 자화 배향을 제 2 방향으로 설정하고, 상기 선택된 메모리 셀(10)의 저항 상태를 결정하며, 상기 선택된 메모리 셀(10)의 저항 상태의 변화를 검사하는 회로(622)를 더 포함하는
    데이터 저장 장치.
  5. 제 4 항에 있어서,
    상기 회로(622)는 상기 저항 상태의 변이 방향을 판단함으로써 상기 변화를 검사하는
    데이터 저장 장치.
  6. 제 4 항에 있어서,
    상기 회로(622)는 상기 선택된 메모리 셀(10)을 가로지르는 구조체(616)에 소정의 전위를 인가하고 상기 선택된 메모리 셀(10)을 가로지르지 않는 구조체(616) 및 트레이스(614)의 하위 집합(subset)에 등전위를 인가함으로써 선택된 메모리 셀(10)의 상기 저항 상태를 판단하는
    데이터 저장 장치.
  7. 제 1 항에 있어서,
    각 구조체(616)는 강자성체 재료(24)로 클래딩된 도전체(22)- 기준 층(14)의 한 그룹과 상기 강자성체 재료(24)의 일부가 자기 전도(megnetic communication)함 -를 하는 포함하는
    데이터 저장 장치.
  8. 제 7 항에 있어서,
    각 도전체(22)의 한 표면의 전부가 클래딩되고, 각 도전체(22)의 상기 클래딩되지 않은 표면은 기준 층(14)의 한 그룹과 직접 접촉하는
    데이터 저장 장치.
  9. 제 7 항에 있어서,
    상기 강자성체 재료(24)의 일부는 각 도전체(22)에 걸쳐 자기 갭(826)을 규정하되, 상기 일부는 기준 층(14)의 한 그룹과 직접 접촉하는
    데이터 저장 장치.
  10. 제 7 항에 있어서,
    유전체 층(926)은 적어도 하나의 구조체(20, 616)를 그 대응하는 기준 층(14)의 그룹으로부터 전기적으로 절연하고, 전기적으로 도전성이고 자기적으로 비-도전성인 세그먼트(914)는 기준 층(14) 사이에서 연장하는
    데이터 저장 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101308599B1 (ko) * 2008-12-02 2013-09-17 시게이트 테크놀로지 엘엘씨 비-피닝된 레퍼런스층 및 비-방향성 기록 전류를 갖는 스핀-토크 비트 셀
KR101405860B1 (ko) * 2010-09-30 2014-06-12 시게이트 테크놀로지 엘엘씨 수직 트랜지스터 ｓｔｒａｍ 어레이

Families Citing this family (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003091987A (ja) * 2001-09-18 2003-03-28 Sony Corp 磁気メモリ装置及びその記録制御方法
US6885576B2 (en) * 2002-08-13 2005-04-26 Micron Technology, Inc. Closed flux magnetic memory
JP3788964B2 (ja) * 2002-09-10 2006-06-21 株式会社東芝 磁気ランダムアクセスメモリ
JP3684225B2 (ja) * 2002-09-30 2005-08-17 株式会社東芝 磁気抵抗効果素子および磁気メモリ
US6980469B2 (en) * 2003-08-19 2005-12-27 New York University High speed low power magnetic devices based on current induced spin-momentum transfer
US8755222B2 (en) 2003-08-19 2014-06-17 New York University Bipolar spin-transfer switching
US7911832B2 (en) * 2003-08-19 2011-03-22 New York University High speed low power magnetic devices based on current induced spin-momentum transfer
US6900491B2 (en) * 2003-10-06 2005-05-31 Hewlett-Packard Development Company, L.P. Magnetic memory
US7027320B2 (en) * 2003-10-21 2006-04-11 Hewlett-Packard Development Company, L.P. Soft-reference magnetic memory digitized device and method of operation
US7203129B2 (en) * 2004-02-16 2007-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Segmented MRAM memory array
EP1705665B1 (en) * 2005-03-24 2008-04-02 Hitachi Ltd. Conduction control device
KR100684893B1 (ko) * 2005-03-28 2007-02-20 삼성전자주식회사 자기 메모리 장치 및 그 제조방법
US7443639B2 (en) * 2005-04-04 2008-10-28 International Business Machines Corporation Magnetic tunnel junctions including crystalline and amorphous tunnel barrier materials
US7366011B2 (en) * 2005-07-12 2008-04-29 The Regents Of The University Of California Power consumption minimization in magnetic random access memory by using the effect of hole-mediated ferromagnetism
US7391641B2 (en) * 2005-11-23 2008-06-24 Samsung Electronics Co., Ltd. Multi-layered magnetic memory structures
US7457153B1 (en) 2005-11-23 2008-11-25 Samsung Electronics Co., Ltd. Integrated circuit memory devices having magnetic memory cells therein that utilize dual-ferromagnetic data layers
US7773349B2 (en) * 2006-02-10 2010-08-10 Hitachi Global Storage Technologies Netherlands B.V. Tunnel MR head with long stripe height sensor stabilized through the shield
US7630177B2 (en) * 2006-02-14 2009-12-08 Hitachi Global Storage Technologies Netherlands B.V. Tunnel MR head with closed-edge laminated free layer
TWI449040B (zh) 2006-10-06 2014-08-11 Crocus Technology Sa 用於提供內容可定址的磁阻式隨機存取記憶體單元之系統及方法
US20080174936A1 (en) * 2007-01-19 2008-07-24 Western Lights Semiconductor Corp. Apparatus and Method to Store Electrical Energy
US9812184B2 (en) 2007-10-31 2017-11-07 New York University Current induced spin-momentum transfer stack with dual insulating layers
ATE538474T1 (de) 2008-04-07 2012-01-15 Crocus Technology Sa System und verfahren zum schreiben von daten auf magnetoresistive direktzugriffsspeicherzellen
US7760542B2 (en) 2008-04-21 2010-07-20 Seagate Technology Llc Spin-torque memory with unidirectional write scheme
EP2124228B1 (en) 2008-05-20 2014-03-05 Crocus Technology Magnetic random access memory with an elliptical junction
US8031519B2 (en) 2008-06-18 2011-10-04 Crocus Technology S.A. Shared line magnetic random access memory cells
US8233319B2 (en) 2008-07-18 2012-07-31 Seagate Technology Llc Unipolar spin-transfer switching memory unit
US7933137B2 (en) 2008-10-08 2011-04-26 Seagate Teachnology Llc Magnetic random access memory (MRAM) utilizing magnetic flip-flop structures
US7933146B2 (en) 2008-10-08 2011-04-26 Seagate Technology Llc Electronic devices utilizing spin torque transfer to flip magnetic orientation
US9082888B2 (en) 2012-10-17 2015-07-14 New York University Inverted orthogonal spin transfer layer stack
US9082950B2 (en) 2012-10-17 2015-07-14 New York University Increased magnetoresistance in an inverted orthogonal spin transfer layer stack
KR20140137024A (ko) * 2013-05-16 2014-12-02 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 데이터 처리 방법
US8982613B2 (en) 2013-06-17 2015-03-17 New York University Scalable orthogonal spin transfer magnetic random access memory devices with reduced write error rates
JP2015213125A (ja) * 2014-05-02 2015-11-26 日本放送協会 スピン注入磁化反転素子
US9263667B1 (en) 2014-07-25 2016-02-16 Spin Transfer Technologies, Inc. Method for manufacturing MTJ memory device
US9337412B2 (en) 2014-09-22 2016-05-10 Spin Transfer Technologies, Inc. Magnetic tunnel junction structure for MRAM device
US9728712B2 (en) 2015-04-21 2017-08-08 Spin Transfer Technologies, Inc. Spin transfer torque structure for MRAM devices having a spin current injection capping layer
US10468590B2 (en) 2015-04-21 2019-11-05 Spin Memory, Inc. High annealing temperature perpendicular magnetic anisotropy structure for magnetic random access memory
US9853206B2 (en) 2015-06-16 2017-12-26 Spin Transfer Technologies, Inc. Precessional spin current structure for MRAM
US9773974B2 (en) 2015-07-30 2017-09-26 Spin Transfer Technologies, Inc. Polishing stop layer(s) for processing arrays of semiconductor elements
US9813049B2 (en) 2015-08-12 2017-11-07 Qualcomm Incorporated Comparator including a magnetic tunnel junction (MTJ) device and a transistor
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
US10157656B2 (en) * 2015-08-25 2018-12-18 Western Digital Technologies, Inc. Implementing enhanced magnetic memory cell
US9741926B1 (en) 2016-01-28 2017-08-22 Spin Transfer Technologies, Inc. Memory cell having magnetic tunnel junction and thermal stability enhancement layer
US11119910B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Heuristics for selecting subsegments for entry in and entry out operations in an error cache system with coarse and fine grain segments
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US11151042B2 (en) 2016-09-27 2021-10-19 Integrated Silicon Solution, (Cayman) Inc. Error cache segmentation for power reduction
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10628316B2 (en) 2016-09-27 2020-04-21 Spin Memory, Inc. Memory device with a plurality of memory banks where each memory bank is associated with a corresponding memory instruction pipeline and a dynamic redundancy register
US10991410B2 (en) 2016-09-27 2021-04-27 Spin Memory, Inc. Bi-polar write scheme
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US11119936B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Error cache system with coarse and fine segments for power optimization
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10672976B2 (en) 2017-02-28 2020-06-02 Spin Memory, Inc. Precessional spin current structure with high in-plane magnetization for MRAM
US10665777B2 (en) 2017-02-28 2020-05-26 Spin Memory, Inc. Precessional spin current structure with non-magnetic insertion layer for MRAM
US10032978B1 (en) 2017-06-27 2018-07-24 Spin Transfer Technologies, Inc. MRAM with reduced stray magnetic fields
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10679685B2 (en) 2017-12-27 2020-06-09 Spin Memory, Inc. Shared bit line array architecture for magnetoresistive memory
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10516094B2 (en) 2017-12-28 2019-12-24 Spin Memory, Inc. Process for creating dense pillars using multiple exposures for MRAM fabrication
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10236048B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. AC current write-assist in orthogonal STT-MRAM
US10199083B1 (en) 2017-12-29 2019-02-05 Spin Transfer Technologies, Inc. Three-terminal MRAM with ac write-assist for low read disturb
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10270027B1 (en) 2017-12-29 2019-04-23 Spin Memory, Inc. Self-generating AC current assist in orthogonal STT-MRAM
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10236047B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. Shared oscillator (STNO) for MRAM array write-assist in orthogonal STT-MRAM
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10360961B1 (en) 2017-12-29 2019-07-23 Spin Memory, Inc. AC current pre-charge write-assist in orthogonal STT-MRAM
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10339993B1 (en) 2017-12-30 2019-07-02 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic assist layers for free layer switching
US10255962B1 (en) 2017-12-30 2019-04-09 Spin Memory, Inc. Microwave write-assist in orthogonal STT-MRAM
US10319900B1 (en) 2017-12-30 2019-06-11 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with precessional spin current layer having a modulated moment density
US10141499B1 (en) 2017-12-30 2018-11-27 Spin Transfer Technologies, Inc. Perpendicular magnetic tunnel junction device with offset precessional spin current layer
US10236439B1 (en) 2017-12-30 2019-03-19 Spin Memory, Inc. Switching and stability control for perpendicular magnetic tunnel junction device
US10229724B1 (en) 2017-12-30 2019-03-12 Spin Memory, Inc. Microwave write-assist in series-interconnected orthogonal STT-MRAM devices
US10468588B2 (en) 2018-01-05 2019-11-05 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic enhancement layers for the precessional spin current magnetic layer
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10388861B1 (en) 2018-03-08 2019-08-20 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10529915B2 (en) 2018-03-23 2020-01-07 Spin Memory, Inc. Bit line structures for three-dimensional arrays with magnetic tunnel junction devices including an annular free magnetic layer and a planar reference magnetic layer
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
JP2020043134A (ja) * 2018-09-06 2020-03-19 キオクシア株式会社 磁気記憶装置
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US10580827B1 (en) 2018-11-16 2020-03-03 Spin Memory, Inc. Adjustable stabilizer/polarizer method for MRAM with enhanced stability and efficient switching
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3891511B2 (ja) * 1997-06-12 2007-03-14 キヤノン株式会社 磁性薄膜メモリ及びその記録再生方法
EP0875901B1 (en) * 1997-04-28 2006-08-09 Canon Kabushiki Kaisha Magnetic thin-film memory element utilizing GMR effect, and magnetic thin-film memory
US6259644B1 (en) * 1997-11-20 2001-07-10 Hewlett-Packard Co Equipotential sense methods for resistive cross point memory cell arrays
US6130835A (en) * 1997-12-02 2000-10-10 International Business Machines Corporation Voltage biasing for magnetic RAM with magnetic tunnel memory cells
DE19836567C2 (de) * 1998-08-12 2000-12-07 Siemens Ag Speicherzellenanordnung mit Speicherelementen mit magnetoresistivem Effekt und Verfahren zu deren Herstellung
US6519179B2 (en) * 1999-12-10 2003-02-11 Sharp Kabushiki Kaisha Magnetic tunnel junction device, magnetic memory adopting the same, magnetic memory cell and access method of the same
DE10106860A1 (de) * 2000-02-17 2001-08-30 Sharp Kk MTJ-Element und Magnetspeicher unter Verwendung eines solchen
WO2002033713A1 (en) * 2000-10-17 2002-04-25 International Business Machines Corporation Magnetic element, memory device and write head
US6404674B1 (en) * 2001-04-02 2002-06-11 Hewlett Packard Company Intellectual Property Administrator Cladded read-write conductor for a pinned-on-the-fly soft reference layer
US6538920B2 (en) * 2001-04-02 2003-03-25 Manish Sharma Cladded read conductor for a pinned-on-the-fly soft reference layer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101308599B1 (ko) * 2008-12-02 2013-09-17 시게이트 테크놀로지 엘엘씨 비-피닝된 레퍼런스층 및 비-방향성 기록 전류를 갖는 스핀-토크 비트 셀
KR101405860B1 (ko) * 2010-09-30 2014-06-12 시게이트 테크놀로지 엘엘씨 수직 트랜지스터 ｓｔｒａｍ 어레이

Also Published As

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