KR101018015B1 - 메모리 셀 및 메모리 셀 상에서의 판독 공정 수행 방법 - Google Patents
메모리 셀 및 메모리 셀 상에서의 판독 공정 수행 방법 Download PDFInfo
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Abstract
메모리 셀(8)은 강자성 재료(36)로 이루어진 도전체 클래드(conductor clad)(34)와, 클래딩된 도전체(clad conductor)(14)의 반대측 면에 있는 제 1 및 제 2 스페이서층(spacer layer)(16, 24)과, 제 1 스페이서층(16) 상의 제 1 데이터층(data layer)(12)과, 제 2 스페이서층(24) 상의 제 2 데이터층(22)을 포함한다.
Description
도 1은 본 발명의 일실시예에 따른 자기 메모리 장치를 도시하는 도면,
도 1a 및 도 1b는 자기 메모리 장치의 서로 다른 자화 배향을 도시하는 도면,
도 2는 자기 메모리 장치의 데이터층 및 기준층의 히스테리시스 루프(hysteresis loops)를 도시하는 도면,
도 3은 자기 메모리 장치에서의 기록 동작을 도시하는 도면,
도 4a 내지 도 4f는 본 발명의 실시예에 따른 자기 메모리 장치의 판독 동작을 도시하는 도면,
도 5는 본 발명의 일실시예에 따른 MRAM 장치를 도시하는 도면,
도 6a, 도 6b 및 도 6c는 본 발명의 실시예에 따른 MRAM 장치를 판독하는 방법을 도시하는 도면,
도 7은 MRAM 장치를 제조하는 예시적인 방법을 도시하는 도면,
도 8 내지 도 11은 본 발명의 제 1 실시예에 따라서, 상이한 제조 단계 도중에 있는 클래드 도전체를 도시하는 도면,
도 12는 본 발명의 제 2 실시예에 따른 클래드 도전체를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
8 : 메모리 셀 10, 20 : 자기 터널 접합
12, 22 : 데이터층 14 : 기준층
16, 24 : 절연 터널 장벽 30, 32 : 도전체
자기 랜덤 액세스 메모리(magnetic random access memory : MRAM)는 단기 및 장기 데이터 저장용으로 고려되는 비휘발성 메모리이다. MRAM은 DRAM, SRAM 및 플래시 메모리 등의 단기 메모리에 비해서 더 낮은 전력 소모를 갖는다. MRAM은 하드 드라이브 등의 종래 장기 저장 소자에 비해서 훨씬(몇 배나) 빠르게 판독 및 기록 동작을 수행할 수 있다. 게다가, MRAM은 하드 드라이브에 비해서 더 소형이고 더 작은 전력을 소모한다. 또한, MRAM은 초고속 프로세서 및 네트워크 장치 등의 내장형 애플리케이션 용으로도 고려된다.
전형적인 MRAM 장치는 메모리 셀의 어레이, 메모리 셀의 행을 따라서 연장되는 워드 라인 및 메모리 셀의 열을 따라서 연장되는 비트 라인을 포함한다. 각 메모리 셀은 워드 라인과 비트 라인의 교차점에 위치된다.
메모리 셀은 SDT(spin dependent tunneling) 접합 등의 TMR(tunneling magneto-resistive) 장치에 기반할 수 있다. 전형적인 SDT 접합은 피닝된 층(pinned layer), 감지층(sense layer) 및 피닝된 층과 감지층 사이에 개재된(sandwiched) 절연 터널 장벽(insulating tunnel barrier)을 포함할 수 있다. 피닝된 층은 관심 범위(range of interest) 내로 인가된 자기장의 존재에 의해서 회전되지 않도록 고정된 자화 배향(magnetization orientation)을 갖는다. 감지층은, 피닝된 층의 자화와 동일한 방향 또는 피닝된 층의 자화와 반대 방향의 2개의 방향 중에서 어느 쪽으로도 향할 수 있다. 피닝된 층과 감지층의 자화가 동일한 방향이라면, SDT 접합의 배향은 "평행(parallel)"하다고 한다. 피닝된 층과 감지층의 자화가 반대 방향이면, SDT 접합의 배향은 "반평행(anti-parallel)"하다고 한다. 이러한 2개의 안정한 배향인 평행 및 반평행은, 논리 값 '0' 및 '1'에 대응될 수 있다.
피닝된 층의 자화 배향은, 아래에 놓인 반강자성(antiferromagnetic : AF) 피닝층에 의해 고정될 수 있다. AF 피닝층은, 피닝된 층의 자화를 한 방향으로 고정하는 큰 교환 필드(exchange field)를 제공할 수 있다. 아래에 놓인 AF층은 일반적으로 제 1 및 제 2 시드층(seed layer)이다. 제 1 시드층은 제 2 시드층이 (111) 결정 구조 배향을 가지고 성장될 수 있게 한다. 제 2 시드층은 AF 피닝층용의 (111) 결정 구조를 성립시킨다.
본 발명의 일 측면에 따르면, 메모리 셀은 강자성 재료로 이루어진 도전체 클래드(conductor clad)와, 클래딩된 도전체(clad conductor)의 반대쪽 면에 있는 제 1 및 제 2 스페이서층(spacer layer)과, 제 1 스페이서층 상의 제 1 데이터층 및 제 2 스페이서층 상의 제 2 데이터 층을 포함한다. 본 발명의 다른 측면 및 이점은, 첨부된 도면을 참조하여 본 발명의 원리를 예시의 방법으로 설명하는 아래의 세부적인 설명으로부터 명백해질 것이다.
도 1을 참조하면, 제 1 및 제 2 자기 터널 접합(magnetic tunnel junctions)(10, 20)을 포함하는 자기 메모리 장치(8)가 도시되어 있다. 제 1 자기 터널 접합(10)은 제 1 데이터층(12), 기준층(14)의 상부 영역(14a)과 데이터층(12) 및 상부 영역(14a) 사이의 제 1 절연 터널 장벽(16)을 포함한다. 제 1 데이터층(12)은 강자성 재료로 이루어지며, 전형적으로 자신의 자화 용이축(easy axis)을 따라서 2개의 방향(한 방향은 실선으로 도시되고, 다른 하나는 점선으로 도시됨) 중의 어느 쪽도 향할 수 있는 자화(벡터(M1)로 표시함)를 갖는다. 또한, 기준층(14)의 상부 영역(14a)은 강자성 재료로 이루어지고, 전형적으로 자신의 자화 용이축을 따라서 2개의 방향 중의 어느 방향도 향할 수 있는 자화(벡터(M3)로 표시함)를 갖는다. 제 1 데이터층(12) 및 기준층(14)의 상부 영역(14a)의 자화 용이축은 동일 방향으로 연장된다.
제 1 데이터층(12) 및 기준층(14)의 상부 영역(14a)의 자화 벡터(M1 및 M3)가 동일 방향을 가리키고 있다면, 제 1 자기 터널 접합(10)의 배향은 "평행"하다고 한다(도 1a 참조). 제 1 데이터층(12) 및 기준층(14)의 상부 영역(14a)의 자화 벡터(M1 및 M3)가 반대 방향을 가리키고 있다면, 제 1 자기 터널 접합(10)의 배향은 "반평행"하다고 한다(도 1b 참조). 이러한 2개의 안정한 배향인 평행 및 반평행은 논리 값 '0' 및 '1'에 대응될 수 있다.
제 1 절연 터널 장벽(16)은 제 1 데이터층(12)과 기준층(14)의 상부 영역(14a) 사이에 양자 역학 터널링(quantum mechanical tunneling)이 발생되게 한다. 이 터널링 현상은 전자 스핀 의존성으로서, 제 1 자기 터널 접합(10)의 저항이 제 1 데이터층(12) 및 기준층(14)의 상부 영역(14a)의 자화 벡터(M1 및 M3)의 상대 배향의 함수가 되게 한다. 예를 들면, 제 1 자기 터널 접합(10)의 자화 배향이 평행하면 제 1 자기 터널 접합(10)의 저항은 제 1 값(R)이 되고, 자기 배향이 반평행하다면 제 2 값(R1+ΔR1)이 된다. 제 1 절연 터널 장벽(16)은 알루미늄 산화물(Al2O3), 실리콘 이산화물(SiO2), 탄탈륨 산화물(Ta2O5
), 실리콘 질화물(Si3N4), 알루미늄 질화물(AlN) 또는 마그네슘 산화물(MgO)로 이루어질 수 있다. 제 1 절연 터널 장벽(16)으로서 다른 유전체 및 소정의 반도체 재료를 사용할 수 있다. 절연 터널 장벽(16)의 두께는 약 0.5㎚에서부터 약 3㎚의 범위일 수 있다.
1Mohm의 공칭 저항(nominal resistance)(R1)과 30%의 터널링 자기 저항을 갖는 제 1 자기 터널 접합(10)을 고려하자. 도 1b에 도시된 바와 같이, 제 1 데이터 층 자화 벡터(M1)가 좌측을 가리키고, 상부 영역 자화 벡터(M3)가 우측을 가리킨다면, 자기 터널 접합(10)의 자화 배향은 반평행일 것이고, 자기 터널 접합(10)의 저항은 R1+ΔR1 또는 1.3Mohms일 것이다. 도 1a에 도시된 바와 같이, 데이터층 자화 벡터(M1)와 기준층 자화 벡터(M3)가 모두 우측을 가리킨다면, 자기 터널 접합(10)의 자화 배향은 평행일 것이고, 자기 터널 접합(10)의 저항은 R1=1.0Mohms일 것이다.
제 2 자기 터널 접합(20)은 제 2 데이터층(22), 기준층(14)의 하부 영역(14b) 및 제 2 데이터층(22)과 하부 영역(14b) 사이의 제 2 절연 터널 장벽(24)을 포함한다. 제 2 터널 접합(20)은 제 1 자기 터널 접합(10)과 동일한 구조를 가질 수 있다. 그렇다면, 제 2 데이터층(22)은 강자성 재료로 이루어지고, 전형적으로 자신의 자화 용이축을 따라서, 2개의 방향 중의 어느 방향으로도 향할 수 있는 자화(벡터(M2)로 표시함)를 갖는다. 또한, 기준층(14)의 하부 영역(14b)은 강자성 재료로 이루어지고, 전형적으로 자신의 자화 용이축을 따라서 2개의 방향 중에서 어느 방향으로도 향할 수 있는 자화(동일 벡터(M3)로 표시함)를 갖는다. 제 2 절연 터널 장벽(24)은 제 2 데이터층(22)과 기준층(14) 사이에 양자 기계적 터널링이 발생되게 한다. 제 2 자기 터널 접합(20)의 저항은 제 2 데이터층(12) 및 기준층(14)의 하부 영역(14b)의 자화 벡터(M2 및 M3)의 상대 배향의 함수이다.
제 1 전기 도전체(electrical conductor)(30)는 제 1 데이터층(12)과 접속되어 있고, 제 2 전기 도전체(32)는 제 2 데이터층(22)과 접속되어 있다. 기준층(14)은 제 3 도전체(34)를 포함한다. 도전체(30, 32, 34)는 구리 또는 알루 미늄 등의 재료로 이루어질 수 있다. 제 1 및 제 2 도전체(30, 32)는 동일 방향으로 연장된다. 제 3 도전체(34)는 제 1 및 제 2 도전체(30, 32)와 대략 직교한다.
기준층(14)은 제 3 도전체(34) 상에 강자성 클래드(ferromagnetic cladding)(36)를 더 포함한다. 기준층(14)의 상부 영역(14a)은 제 3 도전체(34) 및 제 1 절연 터널 장벽(16) 사이에 클래드(36)의 해당 부분을 포함한다. 기준층(14)의 하부 영역(14b)은 제 3 도전체(34) 및 제 2 절연 터널 장벽(24) 사이의 클래드(36)의 해당 부분을 포함한다. 제 3 도전체(34)에 대한 클래드의 두께에 대한 묘사는 과장되었다. 클래드(36)의 두께는 약 1㎚에서 50㎚(대표적인 값은 4㎚임)일 수 있다. 제 3 도전체(34)에 전류를 공급하면 제 3 도전체(34) 주위에 자기장을 발생시킬 수 있다. 도 1에 도시된 바와 같이, 제 3 도전체(34) 내부로 전류가 흐르면, 자기장은 기준층 자화 벡터(M3)가 제 3 도전체(34) 주위에서 시계 방향을 가리키게 할 수 있다. 전류가 반대 방향으로 흐르면, 자기장은 기준층 자화 벡터(M3)가 제 3 도전체(34) 주위에서 시계 반대 방향을 가리키도록 할 수 있다. 자화는, 상부 영역(14a)에서는 한쪽 방향을 가리키고, 하부 영역(14b)에서는 반대쪽 방향을 가리킨다. 클래드(36)는 자기장을 위한 도전성 경로(conductive path)를 제공한다.
다음에, 추가적으로 도 2를 참조하면, 제 1 및 제 2 데이터층(12, 22)에 대한 히스테리시스 루프(L1, L2)가 도시되어 있다. 또한, 도 2는 기준층(14)의 상부 영역(14a) 및 하부 영역(14b)에 대한 히스테리시스 루프(L3)를 도시한다. 제 1 및 제 2 데이터층(12, 22)은 동일한 보자력(coercivity)을 가질 수 있다. 즉, HC1=HC2이다. 데이터층(12, 22)의 보자력(HC1, HC2)은 기준층 영역(14a, 14b)의 보자력(H
C3)에 비해서 훨씬 높다. 데이터층 보자력(HC1, HC2)은 기준층 영역(14a, 14b)의 보자력(HC3)에 비해서 적어도 2∼5배 더 클 수 있다. 예를 들면, 데이터층 보자력(HC1, HC2)은 약 25Oe일 수 있고, 기준층 보자력(HC3)은 약 5Oe일 수 있다. 그러므로, 기준층 자화 벡터(M3)가 플립(flip)하기에 더 쉬워서, 기준층 영역(14a, 14b)은 데이터층(12, 22)에 비해서 "보다 더 연성(softer)"인 것으로 고려된다. 기준층 영역(14a, 14b)의 보자력(HC3)을 가능한 한 낮게 하는 것이 바람직하다.
보자력은 서로 다른 비트 형상, 지오메트리(geometry), 조성, 두께 등을 사용하여 서로 다르게 할 수 있다. 잠재적 강자성층 재료로는 니켈 철(NiFe), 니켈 철 코발트(NiFeCo), 코발트 철(CoFe), 그 외에 자기적으로 연성인 NiFe 및 Co의 합금, 도핑된 비정질 강자성 합금 및 PERMALLOYTM이 포함된다. 예를 들면, 데이터층(12, 22)은 NiFeCo 또는 CoFe 등의 재료로 이루어질 수 있고, 클래드(36)는 NiFe 등의 강자성 재료로 이루어질 수 있다.
자기 터널 접합(10, 20)은 동일한 저항을 가질 수 있으나, 그것에 한정되지 않는다. 자기 터널 접합(10, 20)의 저항은 절연 터널 장벽(16, 24)에 있어서 서로 다른 두께 또한/또는 서로 다른 재료를 사용하는 것에 의해 상이하게 될 수 있다. 서로 다른 저항을 갖는 자기 터널 접합에 대하여 이하에 설명할 것이다.
자기 터널 접합(10, 20)은 2개의 독립적인 비트로서 구동될 수 있다. 이러한 듀얼 비트 구성(dual-bit configuration)에서, 메모리 장치(8)는 4개의 가능한 논리 값으로서 논리 '00', 논리 '01', 논리 '10' 및 논리 '11'을 갖는다. 이와 다르게, 자기 터널 접합은 비트-
로서 구동될 수 있다. 이러한 비트-
구성에서, 메모리 장치(8)는 2개의 가능한 논리 값으로서 논리 '0' 및 논리 '1'을 갖는다(제 1 자기 터널 접합(10)이 논리 '1'을 저장하면, 제 2 자기 터널 접합(20)은 논리 '0'을 저장하고, 제 1 자기 터널 접합(10)이 논리 '0'을 저장하면, 제 2 자기 터널 접합(20)은 논리 '1'을 저장함). 듀얼 비트 구성은 비트-
구성에 비해서 더 높은 저장 밀도를 제공한다. 그러나 비트-
구성은 더 나은 공통 모드 노이즈 제거 및 더 나은 신호 대 노이즈 비(signal-to-noise ratio)를 가지고 더 빠르게 자체 참조 판독 공정(self-referencing read operation)을 수행한다.
다음으로, 도 3을 참조한다. 듀얼-비트 구성에 있어서 기록 동작은, 제 1, 제 2 및 제 3 도전체(30, 32, 34)에 제 1, 제 2 및 제 3 기록 전류(IW1, IW2, IW3
)를 공급하는 것에 의해서 수행될 수 있다. 제 1, 제 2 및 제 3 기록 전류(IW1, IW2, IW3)는, 제 1, 제 2 및 제 3 도전체(30, 32, 34) 주위에 제각기 제 1, 제 2 및 제 3 자기장(H1, H2, H3)을 생성한다. 제 1 및 제 3 자기장을 조합하면(H1
+H3), 제 1 데이터층(12)의 보자력(HC1)을 초과하고, 그에 따라 제 1 데이터층(12)의 자화 벡터(M1)를 원하는 배향으로 설정되게 한다. 제 1 데이터층 자화 벡터(M1)의 배향 은 제 1 자기 터널 접합(10)에 저장된 논리 값을 결정한다. 제 2 및 제 3 자기장을 조합하면(H2+H3), 제 2 데이터층(22)의 보자력(HC2)을 초과하고, 그에 따라 제 2 데이터층(22)의 자화 벡터(M2)를 원하는 배향으로 설정되게 한다. 제 2 데이터층 자화 벡터(M2)의 배향은 제 2 자기 터널 접합(20)에 저장된 논리 값을 결정한다.
제 1 데이터층 자화 벡터(M1)의 배향은, 제 2 데이터층 자화 벡터(M2)의 배향과는 독립적으로 설정될 수 있다. 그러므로, 제 1 및 제 3 기록 전류(IW1, IW3)의 조합은 제 2 및 제 3 기록 전류(IW2, IW3)의 조합과는 독립적으로 인가될 수 있다.
또한, 비트-
구성에 있어서 기록 동작은 제 1, 제 2 및 제 3 기록 전류(IW1, IW2, IW3)를 제 1, 제 2 및 제 3 도전체(30, 32, 34)에 공급하는 것에 의해 수행된다. 제 1 및 제 2 데이터층(12, 22)의 자화 벡터(M1, M2)를 동일 방향(죄측 또는 우측 중 어느 한 쪽)을 가리키게 할 수 있다. 판독 동작 도중에, 기준층(14)의 상부 영역(14a) 내의 자화는 항상 기준층(14)의 하부 영역(14b)의 자화 배향과는 반대 방향을 가리킨다. 결과적으로, 제 2 자기 터널 접합(20)은 제 1 자기 터널 접합(10)에 저장된 논리 값의 보수(complement)를 저장한다.
양쪽의 구성에 있어서, 제 1 및 제 2 자기 터널 접합(10, 20)은 순차적으로 기록될 수 있다. 예를 들면, 제 1 및 제 2 기록 전류 중 어느 한 쪽(IW1 또는 IW2)은 제 1 또는 제 2 도전체(30 또는 32)에 공급될 수 있고, 제 3 기록 전류(IW3)는 약간의 지연 후(예를 들면, 20㎱)에 제 3 도전체(34)에 공급된다. 결과적으로, 자 화 곤란축(hard axis) 필드가 먼저 인가되어, 자화 용이축을 따라서 정렬된 자화 벡터(M1, M2)를 생성하는 높은 토크(torque)를 이용한다(자화 용이축과 자화 곤란축은 EA 및 HA로 라벨을 붙인 화살표로 나타냄).
3개의 기록 전류의 크기가 동일하다면, 제 1 및 제 2 도전체(30, 32) 주위의 자기장은, 제 3 도전체(34) 주위의 자기장에 비해서, 데이터층(12, 22)에 더 큰 영향력을 가질 것이다(왜냐하면, 자기장의 일부가 강자성 클래드(36)를 포화시키기 때문임). 강자성 클래드(36)의 포화를 보상(compensate)하고, 자화 벡터(M1, M2)에 있어서 더 큰 토크를 생성하기 위해서, 제 3 기록 전류(IW3)의 크기를 제 1 및 제 2 기록 전류(IW1, IW2)의 크기보다 더 크게 되도록 할 수 있다.
일반적으로 판독 동작은 제 3 도전체(34)에 판독 전류를 공급하는 것으로 수행할 수 있다. 판독 전류는 제 3 도전체(34) 주위에 자기장을 생성되게 한다. 자기장은, 기준층(14)의 상부 영역(14a)에서의 자화가 기준층(14)의 하부 영역(14b)에서의 자화와 반대 방향을 가리키게 할 수 있다. 기준층(14)의 보자력(HC3)이 낮기 때문에, 판독 전류의 크기는 낮다. 그러므로, 결과적인 자기장은 데이터층(12 또는 22)의 자화에 영향을 주지 않는다.
다음에 도 4a를 참조한다. 듀얼 비트 구성에 있어서 판독 동작은 자기 터널 접합(10 또는 20)을 판독하고, 그 후에 다른 자기 터널 접합을 판독하는 것에 의해 수행될 수 있다. 제 1 자기 터널 접합(10)을 판독하기 위해서, 전압(V)을 제 1 도전체(30)의 한쪽 단(end)과 제 3 도전체(34) 상의 노드(node)(N) 사이에 인가한다. 결과적으로, 감지 전류(IS10)가 제 1 자기 터널 접합(10)을 통해서 흐른다. 동시에, 제 3 도전체(34)에 판독 전류(IR)가 공급된다. 판독 전류(IR)는 기준층(14)의 자화 벡터(M3)를 설정한다. 감지 전류 및 판독 전류(IS10+IR)는 노드(N) 내부로 흐른다. 판독 전류(IR)의 크기가 알려져 있기 때문에, 감지 전류(IS10)의 크기 및 그에 따른 제 1 자기 터널 접합(10)의 저항 및 논리 상태를 판정할 수 있다. 감지 전류(IS10)는 제 1 자기 터널 접합(10)의 저항에 역비례한다. 그러므로, IS10=V/R1이거나 IS10=V/(R1+ΔR1)이다. 도 4b에 도시된 바와 같이(여기에서, IS20은 제 2 자기 터널 접합(20)을 통해서 흐르는 감지 전류를 나타냄), 제 2 자기 터널 접합(20)의 논리 상태도 이와 유사한 방식으로 판정할 수 있다.
듀얼 비트 구성에 있어서, 자기 터널 접합(10, 20)의 양자를 동시에 판독할 수 있다. 도 4c는 자기 터널 접합(10, 20)의 양자를 동시에 판독하는 한가지의 방법을 도시한다. 제 1 도전체(30)는 제 1 감지 증폭기(410)의 제 1 입력단에 접속되고, 제 2 도전체(32)는 제 2 감지 증폭기(420)의 제 1 입력단에 접속된다. 전압(V)가 감지 증폭기(410, 420)의 제 2 입력단에 인가될 때, 감지 증폭기(410, 420)는 자신의 제 1 입력단에 바이어스 전압(bias voltages)을 생성한다. 이러한 바이어스 전압은 감지 전류(IS10, IS20)가 제 1 및 제 2 자기 터널 접합(10, 20)을 통해서 흐르게 한다. 제 1 감지 증폭기(410)는 자신의 제 2 입력단에서 전류(IS10)를 감지하고, 감지 전류(IS10)에 비례하는 출력 전압을 생성한다. 제 1 감지 증폭기 출력 전압은 제 1 자기 터널 접합(10)의 저항 상태를 나타낸다. 제 2 감지 증폭기(420)는 자신의 제 2 입력단에서 전류(IS20)를 감지하고, 감지 전류(IS20)에 비례하는 출력 전압을 생성한다. 제 2 감지 증폭기 출력 전압은 제 2 자기 터널 접합(20)의 저항 상태를 나타낸다.
도 4d는 자기 터널 접합(10, 20)의 양자를 동시에 판독하는 다른 방법을 도시한다. 제 1 자기 터널 접합(10)은 2개의 저항 상태(R1, R1+ΔR1)를 갖고, 제 2 자기 터널 접합(20)은 2개의 저항 상태(R2, R2+ΔR2)를 갖는다. 판독 동작 도중에, 제 1 전위(V)를 제 1 및 제 2 도전체(30, 32)에 인가하고, 제 3 도전체(34)는 제 1 전위보다 낮은 전위로 유지한다. 결과적으로, 제 1 감지 전류(IS10)가 제 1 자기 터널 접합(10)을 통해서 노드(N)로 흐르고, 제 2 감지 전류(IS20)는 제 2 자기 터널 접합(10)을 통해서 노드(N)로 흐른다. 노드(N)로 흐르는 전류의 합계(IS10+IS20+IR)를 측정하는 것으로 장치(8)의 저항 상태를 추정할 수 있다. 추정된 저항 상태는 R1+R2, R1+R2+ΔR1, R1+R2+ΔR2, 또는 R1+R2+ΔR1+ΔR2일 것이다. ΔR1이 검출될 수 있을 정도로 ΔR2와 상이하다면, 4개의 상이한 저항 상태 및 그에 따른 4개의 서로 다른 논리 레벨을 판독할 수 있다.
도 4e 및 도 4f를 참조하면, 비트-
구성에 있어서 판독 공정은 제 3 도전체(34)에 판독 전류(IR)를 공급하고, 동시에 자기 터널 접합(10, 20)의 양자에 대 해 양단에 전압(V)을 인가하고, 동시에 자기 터널 접합(10, 20)의 양자를 통해서 흐르는 전류(IS10+IS20)를 감지하고, 감지된 전류(IS10+IS20)를 비교하는 것에 의해서 수행될 수 있다. 판독 전류(IR)는 제 3 도전체(34) 주위에 자기장(H3)을 유발하고, 기준층 자화 벡터(M3)가 알려진 배향으로 설정되게 한다. 도 4e에 도시된 바와 같이, 제 1 자기 터널 접합(10)의 자화 배향은 반평행이고, 제 2 자기 터널 접합(20)의 자화 배향은 평행이다. 그러므로, 제 1 자기 터널 접합(10)의 저항은 제 2 자기 터널 접합(20)의 저항보다 더 크고, 제 1 자기 터널 접합(10)에서 감지된 전류(IS10)는 제 2 자기 터널 접합(20)에서의 감지된 전류(IS20)보다 더 크다. 감지 전류(IS10 및 IS20)의 비교는 장치(8)가 논리 '1'을 저장한다는 것을 나타낸다.
도 4f에 도시된 바와 같이, 제 1 자기 터널 접합(10)의 자화 배향은 평행하고, 제 2 자기 터널 접합(20)의 자화 배향은 반평행하다. 그러므로, 제 1 자기 터널 접합(10)의 저항은 제 2 자기 터널 접합(20)의 저항보다 작고, 제 1 자기 터널 접합(10)에서의 감지된 전류(IS10)는 제 2 자기 터널 접합(20)에서의 감지된 전류(IS20)보다 더 작다. 감지 전류(IS10 및 IS20)의 비교는 장치(8)가 논리 '0'을 저장한다는 것을 나타낸다.
다음으로, MRAM 장치(110)를 도시하는 도 5를 참조한다. MRAM 장치(110)는 메모리 셀(114)의 어레이(112)를 포함한다. 각 메모리 셀(114)은 제 1 및 제 2 자기 터널 접합(10, 12)을 포함한다. 메모리 셀(114)은 행 및 열로 배열되며, 행은 x방향을 따라서 연장되고 열은 y방향을 따라서 연장된다. MRAM 장치(110)의 설명을 단순화하기 위해서, 비교적 작은 수의 메모리 셀(114)만을 도시하였다. 실제적으로, 임의의 크기의 어레이를 사용할 수 있다.
워드 라인은 x방향을 따라서 연장된다. 각 워드 라인(116)은 강자성 재료(36)로 클래딩된 제 3 도전체(34)를 포함한다. 각 워드 라인(116)은 제 1 자기 터널 접합(10)의 제 1 절연 터널 장벽(16)의 행, 및 제 2 자기 터널 접합(20)의 제 2 절연 터널 장벽(24)의 행과 접속된다. 제 1 및 제 2 비트 라인(118, 120)은 y방향을 따라서 연장된다. 제 1 비트 라인(118)은 각각 제 1 자기 터널 접합(10)의 제 1 데이터층(12)의 열과 접속된 제 1 도전체(30)를 포함한다. 각 제 1 자기 터널 접합(10)은 워드 라인(116) 및 제 1 비트 라인(118)의 교차점에 위치된다. 제 2 비트 라인(120)은 각각 제 2 자기 터널 접합(20)의 제 2 데이터층(22)의 열과 접속된 제 2 도전체(32)를 포함한다. 제 2 자기 터널 접합(20)은 각각 워드 라인(116)과 제 2 비트 라인(120)의 교차점에 위치된다.
MRAM 장치(110)는 제 1 및 제 2 행 디코더(122a 및 122b), 제 1 및 제 2 열 디코더(124a, 124b) 및 판독/기록 회로(126)를 더 포함한다. 디코더(122a, 122b, 124a, 124b)는, 판독 및 기록 동작 도중에 워드 라인 및 비트 라인(116, 118, 120)을 선택한다. 선택된 제 1 자기 터널 접합(10)은 선택된 워드 라인(116) 및 선택된 제 1 비트 라인(118)의 교차점에 위치된다. 선택된 제 2 자기 터널 접합(20)은 선택된 워드 라인(116)과 선택된 제 2 비트 라인(12)의 교차점에 위치된다.
판독/기록 회로(126)는 기록 동작 도중에, 선택된 워드 라인 및 비트 라인(116, 118, 120)에 기록 전류를 공급하는 전류원(current source)(128)을 포함한다. 또한, 전류원(128)은 판독 동작 도중에 판독 전류를 공급한다. 판독/기록 회로(126)는 감지 증폭기(130), 접지 접속부(ground connections)(132) 및 판독 동작 도중에 전압을 인가하는 전압원(voltage source)(134)을 포함한다.
판독/기록 회로(126)는 듀얼-비트 동작 또는 비트-
동작 중 어느 쪽도 수행하도록 구성될 수 있다. 비트-
구성에서의 기록 동작 도중에, 판독/기록 회로(126)는 선택된 메모리 셀(114)의 자기 터널 접합(10, 20) 중의 어느 하나에 논리 값을 기록하고, 다른 하나의 자기 터널 접합(10, 20)에 논리값의 보수를 기록한다. 듀얼 비트 구성에서의 기록 동작 도중에, 판독/기록 회로(126)는 선택된 메모리 셀(114)의 제 1 및 제 2 자기 터널 접합(10, 20)에 별도의 논리 값을 기록한다.
다음으로 도 6a를 참조하면, 듀얼 비트 구성 및 비트-
구성의 양자에 대한 기록 동작을 도시한다. 워드 라인(116)은 그것을 전류원(128) 및 접지 접속부(132) 사이에서 접속시키는 것에 의해 선택된다. 제 1 및 제 2 비트 라인(118, 120)은, 그들을 제 1 및 제 2 감지 증폭기(410, 420)의 제 1 입력단에 접속시키는 것에 의해서 선택된다. 어레이 전압(array voltage)(Va)은 제 1 및 제 2 감지 증폭기(410, 420)의 제 2 입력단에 인가되어, 제 2 입력단에 전압(Va')이 발생되게 한다. 어레이 전압(Va)과 대략 동일한 이 전압(Va')은 감지 전류(IS10, IS20
) 가 흐르게 한다. 제 1 감지 전류(IS10)는 제 1 감지 증폭기(410)로부터 제 1 자기 터널 접합(10)을 통해서 접지 접속부(132)로 흐른다. 제 2 감지 전류(IS20)는 감지 증폭기(420)로부터 제 2 자기 터널 접합(20)을 통해서 접지 접속부(132)로 흐른다. 각 감지 증폭기(410, 420)는 자신의 제 1 입력단에서 감지 전류에 비례하는 출력 전압을 생성한다.
이와 다르게, 선택된 제 1 및 제 2 비트 라인(116, 118)은 단일 감지 증폭기로 다중화(multiplexed)될 수 있다. 단일 감지 증폭기는 2개의 별도의 판독을 수행할 수 있을 것이다.
듀얼-비트 구성에 있어서, 제 1 감지 증폭기(410)의 출력을 기준 전압과 비교하는 데 제 1 비교기(comparator)를 사용할 수 있다. 제 1 감지 증폭기(410)의 출력이 기준 전압보다 크면 제 1 논리 값으로 추정되며, 제 1 감지 증폭기(410)의 출력이 기준 전압보다 작으면, 제 2 논리값으로 추정된다. 제 2 자기 터널 접합(20)의 논리 값도 유사한 방식으로 판정할 수 있다.
비트-
구성에 있어서, 비교기로 감지 증폭기(410, 420)의 출력을 비교할 수 있다. 비교기의 출력은 제 1 자기 터널 접합(10)의 저항 상태가 제 2 자기 터널 접합(20)의 저항 상태보다 더 큰지 여부를 나타낸다. 제 1 감지 증폭기(410)의 출력이 제 2 감지 증폭기(420)의 출력보다 크면, 제 1 논리 값으로 추정된다. 제 1 감지 증폭기(410)의 출력이 제 2 감지 증폭기(420)의 출력보다 작다면, 제 2 논리 값이 추정된다. 비교기와 제 1 및 제 2 감지 증폭기(410, 420) 대신에 차동 감 지 증폭기(differential sense amplifier)를 사용할 수도 있다.
어레이(112)에서, 자기 터널 접합(10, 20)은 여러 평행 경로를 통해서 함께 결합될 수 있다. 하나의 교차점에서 관찰되는 저항은 다른 행 및 열에 있는 자기 터널 접합(10, 20) 및 자기 터널 접합들의 저항과 병렬인 그 교차점에서의 자기 터널 접합(10)의 저항과 동일하다. 그러므로 자기 터널 접합(10)의 어레이(112)는 2중 레벨 교차점 저항기 네트워크(two-level cross point resistor network)의 특징을 가질 수 있다.
자기 터널 접합(10, 20)은 교차점 저항기 네트워크로서 접속되어 있기 때문에, 기생 전류(parasitic currents) 및 스니크 경로 전류(sneak path currents)는 선택된 자기 터널 접합(10, 20)에 있어서의 판독 동작을 간섭할 수 있다. 다이오드 또는 트랜지스터 등과 같은 차단 장치(blocking devices)를 자기 터널 접합(10, 20)에 접속시킬 수 있다. 이러한 차단 장치는 기생 전류를 차단할 수 있다.
이와 다르게, 기생 전류는 양수인의 미국 특허 제 6,259,644 호에 개시된 "등전위(equipotential)" 방법의 변형을 사용하여 취급할 수 있을 것이다. 미국 특허 제 6,259,644 호에 개시된 등전위 방법은 선택된 라인에 전위를 인가하고, 선택되지 않은 비트 라인 및 선택되지 않은 워드 라인의 서브셋(subset)에 동일한 전위를 제공하는 것을 포함한다. 기생 전류는 감지 전류를 간섭하지 않도록 분로(shunted)시킨다.
본 발명의 일실시예에 따르면, 등전위 방법은 이하와 같이 어레이에 적용될 수 있다. 선택된 워드 라인(116)을 어레이 전압(Va)으로 설정하고, 선택된 비트 라인(118, 120)을 접지(132)로 접속시키는 것에 의해, 감지 전류(IS10, IS20)가 제 1 및 제 2 자기 터널 접합(10, 20)을 통해서 흐른다. 또한, 어레이 전압(Va)은 선택되지 않은 모든 워드 라인 및 비트 라인(116, 118, 120)에 인가된다. 결과적으로, 기생 전류는 감지 전류를 간섭하지 않는다.
등전위 방법의 다른 실시예를 도 6b에 도시하였다. 이 실시예에서, 어레이(112)의 각 메모리 셀(114)은 4개의 검출 가능한 저항 상태(R1+R2, R1+R2+ΔR1, R1+R2+ΔR2, R1+R
2+ΔR1+ΔR2)를 갖는다. 어레이 전압(Va)은 감지 증폭기(610)의 제 1 입력단에 인가되고, 선택된 워드 라인(116)은 감지 증폭기(610)의 제 2 입력단에 접속된다. 감지 증폭기(610)의 제 2 입력단은 전압(Va')를 선택된 워드 라인(116)에 결합시키고, 여기에서 Va'=Va이다. 선택된 비트 라인(118, 120)을 접지(132)에 접속시킨다. 감지 전류(IS10, IS20)는 제 1 및 제 2 자기 터널 접합(10, 20)을 통해서 흐른다. 감지 증폭기(610)는, 워드 라인(116)에서의 전체 전류(IS10+IS20)에 비례하는 출력 전압을 생성하는 것에 의해, 선택된 메모리 셀(114)의 저항 상태를 판정한다.
기생 전류를 최소화하기 위해서, 전압(V1)은 선택되지 않은 모든 상부 비트 라인(118)에 인가되고, 전압(V2)은 선택되지 않은 모든 하부 비트 라인(120)에 인가된다. 선택되지 않은 모든 워드 라인(116)은 부동형(float)이 될 수 있다. 기 생 전류(IP10, IP20)는 전압(V1, V2)이 인가되는 접합(10, 20)을 통해서 흐른다. 전압(V1, V2)은 어레이 전압(Va)으로 설정될 수 있고, 이것에 의해서 V1=V2=Va가 된다.
도 6c는 어레이(112)의 각 메모리 셀(114)이 4개의 검출 가능한 저항 상태를 갖는 다른 실시예를 도시한다. 감지 증폭기(610)의 제 1 및 제 2 입력단은 접지(GND) 및 선택된 워드 라인(116)에 제각기 접속된다. 어레이 전압(Va)은 선택된 비트 라인(118, 120)에 인가된다. 전압(V1)은 선택되지 않은 모든 상부 비트 라인(118)에 인가되고, 전압(V2)은 선택되지 않은 모든 하부 비트 라인(120)에 인가된다. 여기에서 V1=V2=GND이다. 이와 다르게, V1=ε이고 V2=-ε이며, 여기에서 ε는 접지(GND)보다 단지 수 밀리볼트(예를 들면, 수십 밀리볼트) 만큼 클 뿐인 작은 전위이다. 그러므로, GND〈ε≪Va이다. 이러한 방식으로 상부 영역 및 하부 영역을 바이어스시키는 것에 의해서, 기생 전류(IP10, IP20)는 감지 전류를 간섭하지 않는다.
도 7은 MRAM 장치(110)를 형성하는 예시적인 방법을 도시한다. 행 디코더(122a, 122b), 열 디코더(124a, 124b) 및 판독/기록 회로(126)를 포함하는 회로를 기판 내에 형성한다(블록(210)). 제 1 비트 라인(118)의 열을 기판 상에 증착한다(블록(212)). 제 1 비트 라인(118) 사이의 스페이스를 유전체로 충진한다.
자기 재료의 제 1 스택(stack)을 증착한다(블록(214)). 이 스택은 제 1 비트 라인(118) 상의 강자성 재료와 강자성 재료 상의 절연 터널 장벽 재료를 포함한다. 제 1 스택을 비트로 패터닝하고(블록(216)), 비트 사이의 스페이스를 유전 재료로 충진한다.
워드 라인(116)을 패터닝된 제 1 스택 위에 형성하고(블록(218)), 워드 라인(116) 사이의 스페이스는 유전 재료로 충진한다. 또한, 기판 내의 회로로의 상호 접속부(interconnects)(예를 들면, 비아(vias) 등)를 형성한다. 워드 라인(116)의 제조는 이하에서 더 상세하게 설명할 것이다.
자기 재료의 제 2 스택을 증착한다(블록(220)). 스택은 워드 라인(116) 상의 강자성 재료 및 강자성 재료 상의 절연 터널 장벽 재료를 포함한다. 제 2 스택을 비트로 패터닝하고(블록(222)), 비트 사이의 스페이스를 유전 재료로 충진한다.
제 2 비트 라인(120)을 패터닝된 제 2 스택 상에 형상하고(블록(224)), 제 2 비트 라인(120) 사이의 스페이스를 유전 재료로 충진한다. 또한 기판 내의 회로로의 상호 접속부(예를 들면, 비아 등)를 형성한다.
다음으로 도 8 내지 도 11을 참조하면, 워드 라인(116)을 제조하기 위한 Cu-대머신 공정(damascene process)이 도시되어 있다. 트렌지(310)를 제 1 스택 상에 형성된 유전체 내에서 에칭한다(도 8). 트렌지(310)의 측벽이 트렌지(310)의 바닥면과 대략 동일한 두께로 코팅되도록, 강자성 재료(36)의 박막을 등방성 공정(isotropic process)으로 증착한다(도 9). 강자성 재료는 자기 코어(magnetic core)로서 작용하기에 충분한 정도의 투과성(permeable)을 가지고 있으며, 단면 전 체에 걸쳐 소정의 틈(breaks) 또는 과도한 공극(voids) 없이 연속적이다. 다음에, 트렌치(310)를 전기 도금(electroplating) 또는 다른 적절한 수단에 의해서 구리로 충진한다. 다음에, 이 구조체를 평탄화(planarized)한다. 평탄화된 구조체를 도 10에 도시한다. 강자성 재료(36)의 층을 평탄화된 구조체 상에 증착한다(도 11). 자기 특성은, 층의 두께를 트렌치의 측벽 및 바닥면을 덮는 강자성 재료의 두께와 다르게 하는 것에 의해 원하는 바대로 조작할 수 있다.
워드 라인(116)이 전체 클래딩된(fully clad) 것(즉, 자신의 상부, 하부 및 측면에서의 클래딩)으로 도시되었으나, 이것으로 한정되지 않는다. 그 대신에 워드 라인을 부분적으로 클래딩할 수도 있다.
다음으로 도 12를 참조하면, 부분적으로 클래딩된 워드 라인(216)의 예시를 도시한다. 구리 코어(copper core)(34)의 상부 및 하부만이 강자성 재료(36)로 클래딩되어 있다. 상부 및 하부의 클래드는 데이터층으로서 기능한다.
본 발명은 자기 터널 접합과 관련하여 설명하였으나, 이것으로 한정되지 않는다. 본 발명은 유사한 구동 특성을 갖는 다른 타입의 자기-저항 장치에 적용될 수 있다. 예를 들면, 본 발명은 GMR(giant magneto-resistive) 장치에 적용될 수 있다. GMR 장치는, 데이터층과 기준층이 절연 터널 장벽 대신에 도전성 비자성 금속층(conductive non-magnetic metallic layer)에 의해 분리되어 있다는 점을 제외하고는, TMR 장치와 동일한 기본 구성을 갖고 있다. 예시적인 스페이서층 금속에은 금, 은 및 구리가 포함된다. 데이터 및 기준 자화 벡터의 상대 배향은 GMR 장치의 면 내 저항(in-plane resistance)에 영향을 준다.
본 발명은 GMR 및 TMR 장치로 한정되지 않는다. 예를 들면, 본 발명은 상부 및 하부 스핀 밸브(spin valves)에 적용될 수 있다.
본 발명의 수 개의 특정한 실시예에 대해 설명하고 나타내었으나, 본 발명은 그와 같이 설명되고 나타낸 특정한 형태 또는 부품의 배열에 한정되지 않는다. 대신에, 본 발명은 이하의 청구항에 따라서 해석된다.
본 발명에 의하면, 다이오드 또는 트랜지스터 등과 같은 차단 장치를 자기 터널 접합(10, 20)에 접속시켜, 메모리 셀 상의 판독 동작을 방해하는 기생 전류를 차단하는 방법을 제공한다.
Claims (10)
- 강자성 재료(36)로 클래딩된(clad) 도전체(34)와,상기 클래딩된 도전체의 서로 대향하는 면들 각각 상에 있는 제 1 및 제 2 스페이서층(spacer layers)(16, 24)과,상기 제 1 스페이서층(16) 상의 제 1 데이터층(data layer)(12)과,상기 제 2 스페이서층(24) 상의 제 2 데이터층(22)을 포함하되,상기 클래딩된 도전체는 인가되는 전류의 방향에 따라 상기 클래딩된 도전체와 상기 제 1 및 제 2 스페이서층 사이의 상기 강자성 재료에서의 자화 방향을 변경하는 메모리 셀(8).
- 제 1 항에 있어서,상기 도전체(34)의 상부, 하부 및 측부들 표면이 일 방향으로 전체 클래딩(fully clad)되는 메모리 셀(8).
- 제 1 항에 있어서,상기 도전체(34)의 상부 및 하부 표면만이 클래딩되는 메모리 셀(8).
- 삭제
- 제 1 항에 있어서,상기 제 1 및 제 2 데이터층(12, 22)의 보자력(coercivity)이 상기 클래딩된 도전체(14)의 보자력보다 더 높은 메모리 셀(8).
- 제 1 항에 있어서,상기 제 1 및 제 2 데이터층(12, 22)은 상기 도전체(34) 상의 클래드(cladding)(36)와는 상이한 강자성 재료로 이루어지는 메모리 셀(8).
- 제 1 항에 있어서,상기 스페이서층(16, 24)이 절연 터널 장벽인 것에 의해서, 상기 제 1 데이터층(12), 상기 제 1 스페이서층(16) 및 상기 제 1 스페이서층과 상기 클래딩된 도전체(34) 사이의 강자성 재료(14a)가 제 1 자기 터널 접합을 형성하고, 또한 그로 인해 상기 제 2 데이터층(22), 상기 제 2 스페이서층(24) 및 상기 제 2 스페이서층과 상기 클래딩된 도전체(34) 사이의 강자성 재료(14b)가 제 2 자기 터널 접합을 형성하는 메모리 셀(8).
- 제 7 항에 있어서,상기 메모리 셀은 적어도 4개의 서로 상이한 논리 상태를 갖는 메모리 셀(8).
- 제 7 항에 있어서,상기 제 1 데이터층(12) 상의 제 1 도전체(30)와,상기 제 2 데이터층(22) 상의 제 2 도전체(32)와,상기 제 1 및 제 2 도전체(30, 32)와 직교하는 클래딩된 도전체(14)를 더 포함하는 메모리 셀(8).
- 청구항 7에 기재된 메모리 셀 상에서의 판독 공정을 수행하는 방법으로서,상기 클래딩된 도전체(34)에 판독 전류(IR)를 공급하는 단계와,제 1 및 제 2 자기 터널 접합(magnetic tunnel junction)을 통해서 제 1 및 제 2 전류(IS10, IS20)를 흐르게 하는 단계를 포함하되,상기 판독 전류(IR)와 상기 제 1 및 제 2 전류(IS10, IS20)의 합(IR+IS10, IR+IS20)으로부터 상기 제 1 및 제 2 자기 터널 접합의 논리 상태를 판독하는 메모리 셀 상에서의 판독 공정 수행 방법.
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