JP2004104127A - マルチビット磁気メモリデバイス - Google Patents

マルチビット磁気メモリデバイス Download PDF

Info

Publication number
JP2004104127A
JP2004104127A JP2003311058A JP2003311058A JP2004104127A JP 2004104127 A JP2004104127 A JP 2004104127A JP 2003311058 A JP2003311058 A JP 2003311058A JP 2003311058 A JP2003311058 A JP 2003311058A JP 2004104127 A JP2004104127 A JP 2004104127A
Authority
JP
Japan
Prior art keywords
conductor
magnetic tunnel
layer
tunnel junction
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003311058A
Other languages
English (en)
Other versions
JP2004104127A5 (ja
Inventor
Manish Sharma
マニシュ・シャーマ
Thomas C Anthony
トーマス・シー・アンソニー
Lung T Tran
ルン・ティー・トラン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hewlett Packard Development Co LP
Original Assignee
Hewlett Packard Development Co LP
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Development Co LP filed Critical Hewlett Packard Development Co LP
Publication of JP2004104127A publication Critical patent/JP2004104127A/ja
Publication of JP2004104127A5 publication Critical patent/JP2004104127A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】磁気抵抗効果素子を用いた磁気メモリデバイスにおいて、磁界を効率よく利用して書込を安定して行い、かつ、書き込まれた情報を安定して保持する。　
【解決手段】メモリセル8は、強磁性材料36で被覆された導体34と、該被覆された導体34の両側にある第１及び第２のスペーサ層16,24と、該第１のスペーサ層16上にある第１のデータ層12と、該第２のスペーサ層24上にある第２のデータ層22とを含む。
【選択図】図１

Description

　本発明は、磁気メモリデバイスに関する。
　磁気ランダムアクセスメモリ（MRAM）は、短期及び長期データ記憶用に考えられている不揮発性メモリである。MRAMは、DRAM、SRAM、及びフラッシュメモリといった短期メモリよりも消費電力が少ない。MRAMは、ハードドライブといった従来の長期記憶デバイスよりも遙かに（数桁だけ）速く読み出し動作及び書き込み動作を実行することができる。更に、MRAMはハードドライブよりも小型で消費電力が小さい。MRAMはまた、超高速プロセッサ及びネットワーク・アプライアンスといった埋込用途も考慮したものである。
　通常のMRAMデバイスは、メモリセルのアレイと、該メモリセルの行に沿って延びるワードラインと、メモリセルの列に沿って延びるビットラインとを含む。各メモリセルは、該ワードライン及びビットラインの交点に配置される。
　メモリセルは、スピン依存トンネル（SDT：spin dependent tunneling）接合といったトンネル磁気抵抗（TMR：tunneling magneto-resistive）デバイスに基づくものとすることが可能である。通常のSDT接合は、固定(pinned)層と、センス層と、該固定層と該センス層との間に挟まれた絶縁性トンネル障壁とを含む。固定層は、対象となる範囲内に加えられた磁界が存在する場合に回転しないように固定された磁化配向を有する。センス層は、２つの方向のうちの何れか一方（すなわち固定層の磁化と同じ方向又は固定層の磁化と反対の方向）に向くことができる磁化を有する。固定層及びセンス層の磁化が同一方向に向いている場合には、SDT接合の配向は「平行」であると言われる。また、固定層及びセンス層の磁化が反対方向に向いている場合には、SDT接合の配向は「逆平行」であると言われる。これら２つの安定した配向（平行及び逆平行）は、論理値「0」及び「1」に対応することができる。
　固定層の磁化配向は、下方に位置する反強磁性（AF）ピニング(pinning)層により固定することが可能である。AFピニング層は、大きな交換磁界を与え、これにより固定層の磁化が一方向に保持される。AF層の下方には通常は第１及び第２のシード層が存在する。該第１のシード層は、該第２のシード層が（111）結晶構造配向で成長することを可能にする。該第２のシード層はAFピニング層のための（111）結晶構造配向を確立する。
　本発明の一態様によれば、メモリセルは、強磁性材料で被覆された導体と、該被覆された導体の両側にある第１及び第２のスペーサ層と、該第１のスペーサ層上にある第１のデータ層と、該第２のスペーサ層上にある第２のデータ層とを含む。本発明の他の態様及び利点は、本発明の原理を例示する図面と併せて以下に記載する詳細な説明から明らかとなろう。
　図１を参照する。同図には、第１及び第２の磁気トンネル接合10,20を含む磁気メモリデバイス8が示されている。第１の磁気トンネル接合10は、第１のデータ層12、基準層14の上側部分14a、及び前記データ層12と前記上側部分14aとの間の第１の絶縁性トンネル障壁16を含む。第１のデータ層12は、強磁性材料から形成され、典型的にはその磁化容易軸に沿って、２つの方向のうちの何れか一方（一方向を実線で、他の方向を破線で示す）に配向させることができる、磁化（ベクトルM1で表す）を有する。基準層14の上側部分14aもまた強磁性材料から形成され、典型的にはその磁化容易軸に沿って、２つの方向のうちの何れか一方に配向させることができる磁化（ベクトルM3で表す）を有する。第１のデータ層12及び基準層14の上側部分14aの磁化容易軸は同一方向に延びる。
　第１のデータ層12及び基準層14の上側部分14aの磁化ベクトル（M1,M3）が同じ方向を指している場合には、第１の磁気トンネル接合10の配向は「平行」であると言われる（図１ａ参照）。第１のデータ層12及び基準層14の上側部分14aの磁化ベクトル（M1,M3）が反対方向を指している場合には、第１の磁気トンネル接合10の配向は「逆平行」であると言われる（図１ｂ参照）。これら２つの安定した配向（平行及び逆平行）は、論理値「０」及び「１」に対応することができる。
　第１の絶縁性トンネル障壁16は、第１のデータ層12と基準層14の上側部分14aとの間に量子力学的トンネル効果が発生することを可能にする。このトンネル現象は、電子スピンに依存するものであり、このため、第１の磁気トンネル接合10の抵抗は、第１のデータ層12及び基準層14の上側部分14aの磁化ベクトル（M1,M3）の相対的な磁化配向の関数になる。例えば、磁気トンネル接合10の磁化配向が平行である場合には第１の磁気トンネル接合10の抵抗は第１の値（R）となり、該磁化配向が逆平行である場合には第２の値（R1＋ΔR1）となる。第１の絶縁性トンネル障壁16は、酸化アルミニウム（Al2O3）、二酸化シリコン（SiO2）、酸化タンタル（Ta2O5）、窒化シリコン（Si3N4）、窒化アルミニウム（AlN）、又は酸化マグネシウム（MgO）から形成することが可能である。第１の絶縁性トンネル障壁16のために他の誘電体及び特定の半導体材料を用いることも可能である。絶縁性トンネル障壁16の厚さは、約0.5nm〜約3nmの範囲とすることが可能である。
　1MΩの公称抵抗（R1）と30％のトンネル磁気抵抗とを有する第１の磁気トンネル接合10について考察する。（図１ｂに示すように）第１のデータ層の磁化ベクトル（M1）が左方を指し、上側部分の磁化ベクトル（M3）が右方を指している場合には、磁気トンネル接合10の磁化配向は逆平行となり、磁気トンネル接合10の抵抗はR1＋ΔR1すなわち1.3MΩとなる。（図１ａに示すように）データ層の磁化ベクトル（M1）及び基準層の磁化ベクトル（M3）が何れも右方を指している場合には、磁気トンネル接合10の磁化配向は平行になり、磁気トンネル接合10の抵抗はR1＝1.0MΩとなる。
　第２の磁気トンネル接合20は、第２のデータ層22と、基準層14の下側部分14bと、前記第２のデータ層22と前記下側部分14bとの間にある第２の絶縁性トンネル障壁24とを含む。第２のトンネル接合20は、第１の磁気トンネル接合10と同じ構成を有することが可能である。同じ構成を有する場合には、第２のデータ層22は強磁性材料から形成され、（典型的には磁化容易軸に沿って）２つの方向の何れかに配向させることができる磁化（ベクトルM2で表す）を有する。基準層14の下側部分14bもまた強磁性材料から形成され、（典型的には磁化容易軸に沿って）２つの方向の何れかに配向させることができる磁化（同じベクトルM3で表す）を有する。第２の絶縁性トンネル障壁24は、第２のデータ層22と基準層14との間で量子力学的トンネル現象が生じることを可能にする。第２の磁気トンネル接合20の抵抗は、第２のデータ層12及び基準層14の下側部分の磁化ベクトル（M2,M3）の相対的な配向の関数となる。
　第１の導体30は第１のデータ層12と接触し、第２の導体32は第２のデータ層22と接触している。基準層14は第３の導体34を含む。導体30,32,34は、銅又はアルミニウムといった材料から形成することが可能である。第１の導体30及び第２の導体32は同じ方向に延びる。第３の導体34は、第１の導体30及び第２の導体32と概ね直交する。
　基準層14は更に、第３の導体34上に強磁性被覆36を含む。基準層14の上側部分14aは、第３の導体34と第１の絶縁性トンネル障壁16との間にある被覆36の一部を含む。基準層の下側部分14bは、第３の導体34と第２の絶縁性トンネル障壁24との間にある被覆36の一部を含む。なお、第３の導体34に対する被覆の厚さの描写は誇張されたものである。被覆36の厚さは、約1nm〜50nmとすることが可能である（典型的な値は4nmである）。第３の導体34に電流を供給することにより、第３の導体34の周囲に磁界が生成されるようになる。電流が第３の導体34に流れ込む場合には、その磁界によって、基準層の磁化ベクトル（M3）が、（図１に示すように）第３の導体34の周囲で時計方向を指すようになる。電流が反対方向に流れる場合には、その磁界によって、基準層の磁化ベクトル（M3）が、第３の導体34の周囲で反時計方向を指すようになる。かかる磁化は、上側部分14aにおいて一方向を指し、下側部分14bにおいて反対方向を指す。被覆36は、磁界のための伝導経路を提供する。
　更に、ここで図２を参照する。同図は、第１のデータ層12及び第２のデータ層22に関するヒステリシスループL1,L2を示している。図２はまた、基準層14の上側部分14a及び下側部分14bに関するヒステリシスループL3も示している。第１のデータ層12及び第２のデータ層22は同じ飽和保磁力を有することが可能である。すなわち、HC1＝HC2である。データ層12,22の飽和保磁力（HC1,HC2）は、基準層の部分14a,14bの飽和保磁力（HC3）よりも遙かに高い。データ層の飽和保磁力（HC1,HC2）は、基準層の部分14a,14bの飽和保磁力（HC3）よりも少なくとも２〜５倍高くすることが可能である。例えば、データ層の飽和保磁力（HC1,HC2）は約25 Oeにすることが可能であり、基準層の飽和保磁力（HC3）は約5 Oeにすることが可能である。したがって、基準層の部分14a,14bは、データ層12,22よりも「軟らかい(softer)」と考えられる。これは、基準層の磁化ベクトル（M3）が非常に反転し易いからである。基準層の部分14a,14bの飽和保磁力（HC3）は可能な限り低くすることが好ましい。
　異なるビット形状、形状寸法、組成、厚さ等を用いることにより、飽和保磁力を変更することが可能である。考え得る強磁性層材料として、ニッケル鉄（NiFe）、ニッケル鉄コバルト（NiFeCo）、コバルト鉄（CoFe）、NiFe及びCoからなる他の軟磁性合金、ドープされたアモルファス強磁性合金、及びパーマロイ(R)が挙げられる。例えば、データ層12,22は、NiFeCo又はCoFeといった材料から形成することが可能であり、被覆36は、NiFeといった強磁性材料から形成することが可能である。
　磁気トンネル接合10,20は、同じ抵抗を有することが可能であるが、これに限定されるものではない。磁気トンネル接合10,20の抵抗は、絶縁性トンネル障壁16,24に異なる厚さ及び／または材料を用いることにより、異なる値にすることが可能である。異なる抵抗を有する磁気トンネル接合について以下で説明する。
　磁気トンネル接合10,20は、２つの別個のビットとして動作することが可能である。このデュアルビット構成では、メモリデバイス8は、４つの論理値、すなわち、論理「00」、論理「01」、論理「10」、及び論理「11」を取り得る。代替的には、磁気トンネル接合は、ビット−ビットバー(bit-bitbar)として動作することが可能である。このビット−ビットバー構成では、メモリデバイス8は、２つの論理値、すなわち、論理「0」及び論理「1」を取り得る（第１の磁気トンネル接合10が論理「1」を格納する場合には第２の磁気トンネル接合20は論理「0」を格納し、第１の磁気トンネル接合10が論理「0」を格納する場合には第２の磁気トンネル接合20は論理「1」を格納する）。デュアルビット構成は、ビット−ビットバー構成よりも高い記憶密度を提供する。しかし、ビット−ビットバー構成は、より速く実行され、及びコモンモードノイズ除去及びＳＮ比に優れた、自己参照型の(self-referencing)読み出し動作を提供するものである。
　ここで図３を参照する。デュアルビット構成の場合の書き込み動作は、第１、第２、及び第３の導体30,32,34に第１、第２、及び第３の書き込み電流（IW1,IW2,IW3）を供給することにより、実行することが可能である。該第１、第２、及び第３の書き込み電流（IW1,IW2,IW3）は、第１、第２、及び第３の導体30,32,34の周囲に第１、第２、及び第３の磁界（H1,H2,H3）をそれぞれ生成する。第１及び第３の磁界は、その合成時に（H1＋H3）、第１のデータ層12の飽和保磁力（HC1）よりも大きくなり、それゆえ、第１のデータ層12の磁化ベクトル（M1）が所望の配向に設定されるようになる。第１のデータ層の磁化ベクトル（M1）の配向は、第１の磁気トンネル接合10に格納される論理値を決定するものとなる。第２及び第３の磁界は、その合成時に（H2＋H3）、第２のデータ層22の飽和保磁力（HC2）よりも大きくなり、それゆえ、第２のデータ層22の磁化ベクトル（M2）が所望の配向に設定されるようになる。第２のデータ層の磁化ベクトル（M2）の配向は、第２の磁気トンネル接合20に格納される論理値を決定するものとなる。
　第１のデータ層の磁化ベクトル（M1）の配向は、第２のデータ層の磁化ベクトル（M2）の配向とは無関係に設定することが可能である。このため、第２及び第３の書き込み電流（IW2,IW3）を合成した電流とは無関係に、第１及び第３の書き込み電流（IW1,IW3）を合成した電流を加えることが可能である。
　ビット−ビットバー構成の場合の書き込み動作もまた、第１、第２、及び第３の導体30,32,34に第１、第２、及び第３の書き込み電流（IW1,IW2,IW3）を供給することにより実行される。第１及び第２のデータ層12,22の磁化ベクトル（M1,M2）は、同じ方向（左又は右の何れか）を指すようになる。読み出し動作中に、基準層14の上側部分14aの磁化は常に、基準層14の下側部分14bの磁化の反対方向を指す。その結果として、第２の磁気トンネル接合20は、第１の磁気トンネル接合10に格納される論理値の補数を格納する。
　何れの構成の場合も、第１及び第２の磁気トンネル接合10,20は順次に書き込みを行うことが可能である。例えば、第１及び第２の書き込み電流の何れか（IW1又はIW2）が第１又は第２の導体30又は32に供給され、少々（例えば20nsだけ）遅延して第３の電流（IW3）が第３の導体34に供給される。その結果として、まず磁化困難軸に磁界が加えられ、該磁界が磁化容易軸に沿って整列された磁化ベクトル（M1,M2）上に生成する一層高いトルクが利用される（磁化容易軸及び磁化困難軸を符号EA及びHAを付した矢印で示す）。
　３つ書き込み電流の全ての大きさが等しい場合には、第１及び第２の導体30,32の周囲の磁界は、第３の導体34の周囲の磁界よりも、データ層12,22に大きな影響を及ぼすものとなる（これは、磁界の一部が強磁性被覆36を飽和させるからである）。強磁性被覆36の飽和を補償し、かつ磁化ベクトル（M1,M2）において一層高いトルクを生成するために、第３の書き込み電流（IW3）の大きさを第１及び第２の書き込み電流（IW1,IW2）の大きさよりも大きくすることが可能である。
　一般に、読み出し動作は、第３の導体34に読み出し電流を供給することにより実行することが可能である。該読み出し電流は、第３の導体34の周囲に磁界を生じさせる。該磁界により、基準層14の上側部分14aの磁化が基準層14の下側部分14bの磁化と反対方向を指すようになる。基準層14の飽和保磁力（HC3）が低いため、読み出し電流の大きさは小さい。このため、結果的に生じる磁界はデータ層12又は22の磁化には影響を及ぼさない。
　ここで図４ａを参照する。デュアルビット構成の場合の読み出し動作は、一方の磁気トンネル接合10又は20を読み出し、次いで他方の磁気トンネル接合を読み出すことにより、実行することが可能である。第１の磁気トンネル接合10を読み出すために、第１の導体30の一端と第３の導体34上のノード(N)との間に電圧(V)が印加される。その結果として、第１の磁気トンネル接合10内に検知電流（IS10）が流れる。同時に、第３の導体34に読み出し電流（IR）が供給される。該読み出し電流（IR）は、基準層14の磁化ベクトル(M3)を設定する。該検知電流及び読み出し電流（IS10＋IR）はノード(N)に流れ込む。読み出し電流（IR）の大きさが既知であるため、検知電流（IS10）の大きさ、ひいては第１の磁気トンネル接合10の抵抗及び論理状態を判定することができる。検知電流（IS10）は、第１の磁気トンネル接合10の抵抗と反比例する。このため、IS10＝V／R1又はIS10＝V／（R1＋ΔR1）である。図４ｂに示すように、第２の磁気トンネル接合20の論理状態もまた同様にして判定することが可能である（図４ｂにおいて、IS20は第２の磁気トンネル接合20内を流れる検知電流を表している）。
　デュアルビット構成における磁気トンネル接合10,20は両方とも同時に読み出すことが可能である。図４ｃは、両方の磁気トンネル接合10,20を同時に読み出す１つの方法を示している。第１の導体30が第１のセンス増幅器410の第１の入力に接続され、第２の導体32が第２のセンス増幅器420の第１の入力に接続される。センス増幅器410,420の第２の入力に電圧(V)が印加されると、センス増幅器410,420は、その第１の入力にバイアス電圧を生成する。これらのバイアス電圧により、第１及び第２の磁気トンネル接合10,20に検知電流（IS10,IS20）が流れるようになる。第１のセンス増幅器410は、その第２の入力において電流（IS10）を検知し、その検知電流（IS10）に比例する出力電圧を生成する。該第１のセンス増幅器の出力電圧は、第１の磁気トンネル接合10の抵抗状態を示すものとなる。第２のセンス増幅器420は、その第２の入力において電流（IS20）を検知し、その検知電流（IS20）に比例する出力電圧を生成する。該第２のセンス増幅器の出力電圧は、第２の磁気トンネル接合20の抵抗状態を示すものとなる。
　図４ｄは、磁気トンネル接合10,20を両方とも同時に読み出す別の方法を示している。第１の磁気トンネル接合10は２つの抵抗状態（R1,R1＋ΔR1）を有し、第２の磁気トンネル接合20は２つの抵抗状態（R2、R2＋ΔR2）を有する。読み出し動作中に、第１及び第２の導体30,32に第１の電位(V)が印加され、第３の導体34は第１の電位よりも低い電位に保持される。その結果として、第１の検知電流（IS10）が第１の磁気トンネル接合10を通ってノード(N)へと流れ込み、第２の検知電流（IS20）が第２の磁気トンネル接合20を通ってノード(N)へと流れ込む。ノード(N)に流れ込む電流の和（IS10＋IS20＋IR）を測定することにより、デバイス8の抵抗状態が推測することが可能となる。推測される抵抗状態は、R1＋R2、R1＋R2＋ΔR1、R1＋R2＋ΔR2、又はR1＋R2＋ΔR1＋ΔR2になることになる。ΔR1がΔR2と検出可能な程度に異なる限り、４つの異なる抵抗状態、ひいては４つの異なる論理レベルを読み出すことが可能である。
　図４ｅ及び図４ｆを参照する。第３の導体34に読み出し電流（IR）を供給し、磁気トンネル接合10,20の両方に電圧(V)を同時に印加し、磁気トンネル接合10,20の両方を通って流れる電流（IS10＋IS20）を同時に検知し、該検知された電流（IS10＋IS20）を比較することにより、ビット−ビットバー構成のための読み出し動作を実行することが可能である。読み出し電流（IR）は、第３の導体34の周囲に磁界（H3）を生じさせ、基準層の磁化ベクトル（M3）を既知の配向にする。図４ｅに示すように、第１の磁気トンネル接合10の磁化配向は逆平行であり、第２の磁気トンネル接合20の磁化配向は平行である。それゆえ、第１の磁気トンネル接合10の抵抗は、第２の磁気トンネル接合20の抵抗よりも大きく、第１の磁気トンネル接合10に関する検知電流（IS10）は、第２の磁気トンネル接合20に関する検知電流（IS20）よりも大きくなる。検知電流（IS10,IS20）の比較は、デバイス8が論理「1」を格納していることを示すものとなる。
　図４ｆに示すように、第１の磁気トンネル接合10の磁化配向は平行であり、第２の磁気トンネル接合20の磁化配向は逆平行である。それゆえ、第１の磁気トンネル接合10の抵抗は、第２の磁気トンネル接合20の抵抗よりも小さく、第１の磁気トンネル接合10に関する検知電流（IS10）は、第２の磁気トンネル接合20に関する検知電流（IS20）よりも小さくなる。検知電流（IS10,IS20）の比較は、デバイス8が論理「0」を格納していることを示すものとなる。
　ここで図５を参照する。同図に示すMRAMデバイス110はメモリセル114のアレイ112を含む。各メモリセル114は、第１及び第２の磁気トンネル接合10,12を含む。メモリセル114は行及び列に配列され、その行はx方向に沿って延び、その列はy方向に沿って延びる。該MRAMデバイス110の例示を単純化するために比較的少数のメモリセル114しか示していないが、実際には任意のサイズのアレイを用いることが可能である。
　ワードライン116はx方向に沿って延びる。各ワードライン116は、強磁性材料36で被覆された第３の導体34を含む。各ワードライン116は、（第１の磁気トンネル接合10の）第１の絶縁性トンネル障壁16の行、及び（第２の磁気トンネル接合20の）第２の絶縁性トンネル障壁24の行と接触している。第１及び第２のビットライン118,120はy方向に沿って延びる。第１のビットライン118の各々は、（第１の磁気トンネル接合10の）第１のデータ層12の列と接触している第１の導体30を含む。第１の磁気トンネル接合10の各々は、ワードライン116と第１のビットライン118との交点に配置される。第２のビットライン120の各々は、（第２の磁気トンネル接合20の）第２のデータ層22の列と接触している第２の導体32を含む。第２の磁気トンネル接合20の各々は、ワードライン116と第２のビットライン120との交点に配置される。
　MRAMデバイス110は更に、第１及び第２の行デコーダ122a,122b、第１及び第２の列デコーダ124a,124b、及び読み出し／書き込み回路126を含む。デコーダ122a,122b,124a,124bは、読み出し及び書き込み動作中にワードライン及びビットライン116,118,120を選択する。選択された第１の磁気トンネル接合10は、選択されたワードライン116と選択された第１のビットライン118との交点に位置する。選択された第２の磁気トンネル接合20は、選択されたワードライン116と選択された第２のビットライン120との交点に位置する。
　読み出し／書き込み回路126は、書き込み動作中に選択されたワードライン及びビットライン116,118,120に書き込み電流を供給するための電流源128を含む。該電流源128は、読み出し動作中に読み出し電流も供給する。読み出し／書き込み回路126は、センス増幅器130、グランド接続132、及び読み出し動作中に電圧を印加するための電圧源134を含む。
　読み出し／書き込み回路126は、デュアルビット又はビット−ビットバーの何れかの動作を実行するよう構成することが可能である。ビット−ビットバー構成の場合の書き込み動作中に、読み出し／書き込み回路126は、選択されたメモリセル114の磁気トンネル接合10,20の一方に論理値を書き込み、該論理値の補数を磁気トンネル接合10,20の他方に書き込む。また、デュアルビット構成の場合の書き込み動作中には、読み出し／書き込み回路126は、選択されたメモリセル114の第１及び第２の磁気トンネル接合10,20に別個の論理値を書き込む。
　ここで図６ａを参照する。同図には、デュアルビット及びビット−ビットバーの両方の構成の場合の読み出し動作が示されている。電流源128とグランド接続132との間にワードライン116を接続することにより該ワードライン116が選択される。第１のビットライン118及び第２のビットライン120は、それらを第１のセンス増幅器410及び第２のセンス増幅器420の第１の入力に接続することにより選択される。第１及び第２のセンス増幅器410,420の第２の入力にはアレイ電圧(Va)が印加され、これにより第２の入力に電圧(Va')が現れるようになる。この電圧(Va')は、アレイ電圧(Va)とほぼ等しく、検知電流（IS10,IS20）を流れさせるものとなる。第１の検知電流（IS10）は、第１の増幅器410から第１の磁気トンネル接合10を通ってグランド接続132に流れる。第２の検知電流（IS20）は、第２の増幅器420から第２の磁気トンネル接合20を通ってグランド接続132に流れる。各センス増幅器410,420は、その第１の入力の検知電流に比例する出力電圧を生成する。
　代替的には、選択された第１及び第２のビットライン116,118を１つのセンス増幅器に多重化することが可能である。該１つのセンス増幅器が２つの別個の読み出しを行うことになる。
　デュアルビット構成の場合、第１のコンパレータを用いて、第１のセンス増幅器410の出力を基準電圧と比較することが可能である。第１のセンス増幅器410の出力が基準電圧よりも大きい場合には第１の論理値が推定され、第１のセンス増幅器410の出力が基準電圧よりも小さい場合には第２の論理値が推定される。第２の磁気トンネル接合20の論理値も同様にして判定することができる。
　ビット−ビットバー構成の場合、センス増幅器410,420の出力をコンパレータによって比較することが可能である。該コンパレータの出力は、第１の磁気トンネル接合10の抵抗状態が第２の磁気トンネル接合20の抵抗状態よりも大きいか否かを示す。第１の磁気トンネル接合410の出力が第２の磁気トンネル接合420の出力よりも大きい場合には第１の論理値が推定される。第１の磁気トンネル接合410の出力が第２の磁気トンネル接合420の出力よりも小さい場合には第２の論理値が推定される。コンパレータならびに第１及び第２のセンス増幅器410,420の代わりに、差動センス増幅器を用いることも可能である。
　アレイ112において、磁気トンネル接合10,20は多数の並列経路を介して接続される。1つの交点で見られる抵抗は、該交点における磁気トンネル接合10の抵抗と磁気トンネル接合の他の行及び列における磁気トンネル接合10,20の抵抗とを並列接続したものに等しい。このため、磁気トンネル接合10のアレイ112は、２レベルクロスポイント抵抗網(two-level cross point resistor network)として特徴付けることが可能である。
　磁気トンネル接合10,20がクロスポイント抵抗網として接続されるため、寄生電流又は漏洩経路電流が、選択された磁気トンネル接合10,20における読み出し動作を妨害する可能性が高い。ダイオード又はトランジスタといった遮断素子を磁気トンネル接合10,20に接続することが可能である。これらの遮断素子は寄生電流を遮断することができる。
　代替的には、寄生電流は、本出願人の米国特許第6,259,644号に開示される「等電位」法の変形形態を用いることにより対処することが可能である。該米国特許第6,259,644号に開示される「等電位」法は、選択されたラインに対して一定の電位を印加し、選択されないビットライン及び選択されないワードラインの一部に前記と同じ電位を与えることを含む。寄生電流は、検知電流を妨害しないように分流される。
　本発明の一実施形態によれば、等電位法は以下のようにアレイに適用することが可能である。選択されたワードライン116がアレイ電圧(Va)に設定され、選択されたビットライン118,120がグランド132に接続され、これにより第１及び第２の磁気トンネル接合10,20内に検知電流（IS10,IS20）が流れる。該アレイ電圧(Va)はまた、全ての選択されていないワードライン及びビットライン116,118,120に印加される。その結果として、寄生電流が検知電流を妨害しないようになる。
　等電位法の別の実施形態を図６ｂに示す。この実施形態では、アレイ112の各メモリセル114は、４つの検出可能な抵抗状態（R1＋R2,R1＋R2＋ΔR1,R1＋R2＋ΔR2、及びR1＋R2＋ΔR1＋ΔR2）を有する。アレイ電圧(Va)がセンス増幅器610の第１の入力に印加され、選択されたワードライン116がセンス増幅器610の第２の入力に接続される。センス増幅器610の第２の入力は、電圧(Va')を選択されたワードライン116に結合する（Va'=Va）。選択されたビットライン118,120はグランド132に接続される。検知電流（IS10,IS20）が、第１及び第２の磁気トンネル接合10,20内に流れる。センス増幅器610は、ワードライン116上の全電流（IS10＋IS20）に比例する出力電圧を生成することにより、選択されたメモリセル114の抵抗状態を判定する。
　寄生電流を最小限に抑えるために、上側の全ての選択されていないビットライン118に電圧V1が印加され、及び下側の全ての選択されていないビットライン120に電圧V2が印加される。全ての選択されていないワードライン116はフロート状態にされる。寄生電流（IP10,IP20）は、電圧V1,V2が印加された接合10,20内に流れる。電圧V1,V2はアレイ電圧（Va）に設定することが可能であり、これによりV1＝V2＝Vaとなる。
　図６ｃは、アレイ112の各メモリセル114が４つの検出可能な抵抗状態を有する別の実施形態を示している。センス増幅器610の第１及び第２の入力がグランド(GND)及び選択されたワードライン116にそれぞれ接続される。アレイ電圧(Va)が選択されたビットライン118,120に印加される。電圧V1が上側の全ての選択されていないビットライン118に印加され、電圧V2が下側の全ての選択されていないビットライン120に印加される。V1＝V2＝GNDである。代替的には、V1＝ε及びV2＝−εとなる（εはグランド(GND)よりも数ミリボルト（例えば数十ミリボルト）だけ高い小さな電位）。このため、GND＜ε≪Vaとなる。このようにしてアレイの上側及び下側部分にバイアスをかけることにより、寄生電流（IP10,IP20）が検知電流を妨害することがなくなる。
　図７はMRAMデバイス110を形成するための例示的な方法を示している。行デコーダ122a,122b、列デコーダ124a,124b、及び読み出し／書き込み回路126を含む回路が基板内に形成される（ブロック210）。第１のビットライン118の列が該基板上に堆積される（ブロック212）。第１のビットライン118間の空間が誘電体で満たされる。
　磁性材料の第１のスタックが堆積される（ブロック214）。該スタックは、第１のビットライン118上の強磁性材料と、該強磁性材料上の絶縁性トンネル障壁材料とを含む。第１のスタックが複数ビットへとパターニングされ（ブロック216）、該ビット間の空間が誘電材料で満たされる。
　ワードライン116がパターニングされた第１のスタック上に形成され（ブロック218）、該ワードライン116間の空間が誘電材料で満たされる。基板内の回路に対する相互接続（例えばバイア）もまた形成される。ワードライン116の形成については以下で詳述することとする。
　磁性材料の第２のスタックが堆積される（ブロック220）。該スタックは、ワードライン116上の強磁性材料と、該強磁性材料上の絶縁性トンネル障壁とを含む。第２のスタックが複数のビットへとパターニングされ（ブロック222）、該ビット間の空間が誘電材料で満たされる。
　第２のビットライン120が、パターニングされた第２のスタック上に形成され（ブロック224）、第２のビットライン120間の空間が誘電材料で満たされる。基板内の回路に対する相互接続（例えばバイア）もまた形成される。
　ここで図８ないし図１１を参照する。同図は、ワードライン116を形成するためのCu Damasceneプロセスを示している。第１のスタック上に形成された誘電体内にトレンチ310がエッチングされる（図８）。強磁性材料36の薄い層が等方性プロセスで堆積されて、トレンチ310の側壁がトレンチ310の底面と概ね同じ厚さにコーティングされる（図９）。強磁性材料は、磁気コアとして機能するだけの十分な透磁性を有し、割れ目又はあまりにも多くの空隙を伴うことなく断面全体にわたって連続している。次いで該トレンチ310が電気めっきその他の適当な手段によって銅34で満たされる。次いで該構造が平坦化される。該平坦化された構造を図１０に示す。該平坦化された構造上に強磁性材料36の層が堆積される（図１１）。磁気特性は、該層の厚さを、トレンチの側壁及び底面を覆う強磁性材料の厚さと異なるようにすることにより、所望に応じて操作することが可能である。
　ワードライン116は完全に被覆された（すなわち、その上面、下面、及び側面が被覆された）ものとして示したが、これには限定されない。ワードラインは部分的に被覆することが可能である。
　ここで図１２を参照する。同図は、部分的に被覆されたワードライン216の一例を示している。銅のコア34の上側及び下側のみが強磁性材料で被覆されている。該上側及び下側の被覆がデータ層として機能する。
　磁気トンネル接合に関して本発明を説明してきたが、本発明はこれには限定されない。本発明は、類似した動作特性を有する他のタイプの磁気抵抗デバイスにも適用することが可能である。例えば、本発明は、巨大磁気抵抗（GMR）デバイスにも適用することが可能である。GMRデバイスは、TMRデバイスと同じ基本構造を有するが、データ層及び基準層が絶縁性トンネル障壁ではなく導電性の非磁性金属層により分離される点で異なる。典型的なスペーサ層金属として、金、銀、及び銅が挙げられる。データ及び基準磁化ベクトルの相対的な配向は、GMRデバイスの面内抵抗に影響を及ぼす。
　本発明は、GMR及びTMRデバイスには限定されない。例えば、本発明は、トップ及びボトムスピンバルブにも適用することが可能である。
　本発明の幾つかの特定の実施形態について解説し図示したが、本発明はかかる解説し図示した特定の形態又は部品の配置には限定されない。本発明は、特許請求の範囲に従って解釈されるものである。
本発明の一実施形態による磁気メモリデバイスを示す説明図である。 磁気メモリデバイスの磁化配向を示す説明図である。 図１ａとは異なる磁気メモリデバイスの磁化配向を示す説明図である。 磁気メモリデバイスのデータ層及び基準層に関するヒステリシスループを示すグラフである。 磁気メモリデバイスの書き込み動作を示す説明図である。 本発明の実施形態による磁気メモリデバイスの読み出し動作を示す説明図である。 本発明の実施形態による磁気メモリデバイスの読み出し動作を示す説明図である。 本発明の実施形態による磁気メモリデバイスの読み出し動作を示す説明図である。 本発明の実施形態による磁気メモリデバイスの読み出し動作を示す説明図である。 本発明の実施形態による磁気メモリデバイスの読み出し動作を示す説明図である。 本発明の実施形態による磁気メモリデバイスの読み出し動作を示す説明図である。 本発明の一実施形態によるMRAMデバイスを示す説明図である。 本発明の実施形態によるMRAMデバイスの読み出し動作を行うための方法を示す説明図である。 本発明の実施形態によるMRAMデバイスを読み出し動作を行うための方法を示す説明図である。 本発明の実施形態によるMRAMデバイスを読み出し動作を行うための方法を示す説明図である。 MRAMデバイスを製造するための例示的な方法を示すフローチャートである。 本発明の第１の実施形態による被覆された導体を第１製造段階で示す説明図である。 本発明の第１の実施形態による被覆された導体を第２製造段階で示す説明図である。 本発明の第１の実施形態による被覆された導体を第３製造段階で示す説明図である。 本発明の第１の実施形態による被覆された導体を第４製造段階で示す説明図である。 本発明の第２の実施形態による被覆された導体を示す説明図である。
符号の説明
8　　 磁気メモリデバイス
10　 　第１の磁気トンネル接合
12　 　第１のデータ層
14　 　基準層
14a　 上側部分
14b　 下側部分
16　　 第１の絶縁性トンネル障壁
20　 　第２の磁気トンネル接合
22　 　第２のデータ層
24　 　第２の絶縁性トンネル障壁
30　 　第１の導体
32　 　第２の導体
34　 　第３の導体

Claims (10)

  1. 　メモリセル(8)であって、
    　強磁性材料(36)で被覆された導体(34)と、
    　該被覆された導体の両側に配設された第１及び第２のスペーサ層(16,24)と、
    　前記第１のスペーサ層(16)上に配設された第１のデータ層(12)と、
    　前記第２のスペーサ層(24)上に配設された第２のデータ層(22)と
    を含む、メモリセル(8)。
  2. 　前記導体(34)が完全に被覆される、請求項１に記載のメモリセル。
  3. 　前記導体(34)の上面及び下面のみが被覆される、請求項１に記載のメモリセル。
  4. 　前記被覆された導体(14)が軟磁性である、請求項１に記載のメモリセル。
  5. 　前記第１及び第２のデータ層(12,22)の飽和保磁力が、前記被覆された導体(14)の飽和保磁力よりも大幅に高い、請求項１に記載のメモリセル。
  6. 　前記第１及び第２のデータ層(12,22)が、前記導体(34)上の前記被覆(36)とは異なる強磁性材料から形成される、請求項１に記載のメモリセル。
  7. 　前記スペーサ層(16,24)が絶縁性トンネル障壁であり、前記第１のデータ層及び前記第１のスペーサ層(12,16)及び前記被覆された導体(14a)が第１の磁気トンネル接合を形成し、前記第２のデータ層及び前記第２のスペーサ層(22,24)及び前記被覆された導体(14b)が第２の磁気トンネル接合を形成する、請求項１に記載のメモリセル。
  8. 　前記メモリセルが少なくとも４つの検出可能な異なる論理状態を有する、請求項７に記載のメモリセル。
  9. 　前記第１のデータ層(12)上に配設された第１の導体(30)と、前記第２のデータ層(22)上に配設された第２の導体(32)とを更に含み、前記被覆された導体(14)が前記第１及び第２の導体(30,32)と直交する、請求項７に記載のメモリセル。
  10. 　請求項７に記載のメモリセルに対して読み出し動作を実行する方法であって、前記被覆された導体(14)に読み出し電流(IR)を供給し、前記第１及び第２の磁気トンネル接合に第１及び第２の電流(IS10,IS20)を流す、という各ステップを含む方法。
JP2003311058A 2002-09-03 2003-09-03 マルチビット磁気メモリデバイス Pending JP2004104127A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/235,011 US6577529B1 (en) 2002-09-03 2002-09-03 Multi-bit magnetic memory device

Publications (2)

Publication Number Publication Date
JP2004104127A true JP2004104127A (ja) 2004-04-02
JP2004104127A5 JP2004104127A5 (ja) 2005-06-09

Family

ID=22883687

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003311058A Pending JP2004104127A (ja) 2002-09-03 2003-09-03 マルチビット磁気メモリデバイス

Country Status (6)

Country Link
US (2) US6577529B1 (ja)
EP (1) EP1398795A3 (ja)
JP (1) JP2004104127A (ja)
KR (1) KR101018015B1 (ja)
CN (1) CN100490005C (ja)
TW (1) TW200405333A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311322A (ja) * 2004-04-16 2005-11-04 Sharp Corp 共用接続を備える３次元クロスポイント型可変抵抗メモリアレイ
JP2008097811A (ja) * 2003-04-29 2008-04-24 Samsung Electronics Co Ltd 二重接合磁気メモリデバイスの読み出し方法および二重接合磁気メモリデバイスへの書き込み方法
JP2009111391A (ja) * 2007-10-31 2009-05-21 Qimonda Ag 導電性クラッディング部を有する、ドープされた半導体ラインを含む集積回路

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19823826A1 (de) * 1998-05-28 1999-12-02 Burkhard Hillebrands MRAM-Speicher sowie Verfahren zum Lesen/Schreiben digitaler Information in einen derartigen Speicher
US6778421B2 (en) * 2002-03-14 2004-08-17 Hewlett-Packard Development Company, Lp. Memory device array having a pair of magnetic bits sharing a common conductor line
US6627932B1 (en) * 2002-04-11 2003-09-30 Micron Technology, Inc. Magnetoresistive memory device
AU2003243244A1 (en) * 2002-05-16 2003-12-02 Micron Technology, Inc. STACKED 1T-nMEMORY CELL STRUCTURE
US6940748B2 (en) * 2002-05-16 2005-09-06 Micron Technology, Inc. Stacked 1T-nMTJ MRAM structure
US7209378B2 (en) * 2002-08-08 2007-04-24 Micron Technology, Inc. Columnar 1T-N memory cell structure
US6882553B2 (en) * 2002-08-08 2005-04-19 Micron Technology Inc. Stacked columnar resistive memory structure and its method of formation and operation
US6836429B2 (en) * 2002-12-07 2004-12-28 Hewlett-Packard Development Company, L.P. MRAM having two write conductors
JP2004296859A (ja) * 2003-03-27 2004-10-21 Renesas Technology Corp 磁気記録素子及び磁気記録素子の製造方法
US6958933B2 (en) * 2003-07-07 2005-10-25 Hewlett-Packard Development Company, L.P. Memory cell strings
US6865108B2 (en) * 2003-07-07 2005-03-08 Hewlett-Packard Development Company, L.P. Memory cell strings in a resistive cross point memory cell array
US7034374B2 (en) * 2003-08-22 2006-04-25 Micron Technology, Inc. MRAM layer having domain wall traps
US6947313B2 (en) * 2003-08-27 2005-09-20 Hewlett-Packard Development Company, L.P. Method and apparatus of coupling conductors in magnetic memory
US6961263B2 (en) * 2003-09-08 2005-11-01 Hewlett-Packard Development Company, L.P. Memory device with a thermally assisted write
US7079436B2 (en) * 2003-09-30 2006-07-18 Hewlett-Packard Development Company, L.P. Resistive cross point memory
US7136300B2 (en) * 2003-10-06 2006-11-14 Hewlett-Packard Development Company, Lp. Magnetic memory device including groups of series-connected memory elements
US7166881B2 (en) * 2003-10-13 2007-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-sensing level MRAM structures
US7072209B2 (en) * 2003-12-29 2006-07-04 Micron Technology, Inc. Magnetic memory having synthetic antiferromagnetic pinned layer
US7023724B2 (en) * 2004-01-10 2006-04-04 Honeywell International Inc. Pseudo tunnel junction
US7268986B2 (en) * 2004-03-31 2007-09-11 Hitachi Global Storage Technologies Netherlands B.V. Double tunnel junction using self-pinned center ferromagnet
US7502248B2 (en) * 2004-05-21 2009-03-10 Samsung Electronics Co., Ltd. Multi-bit magnetic random access memory device
US20060039183A1 (en) * 2004-05-21 2006-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-sensing level MRAM structures
US7105903B2 (en) * 2004-11-18 2006-09-12 Freescale Semiconductor, Inc. Methods and structures for electrical communication with an overlying electrode for a semiconductor element
JP4777807B2 (ja) * 2006-03-29 2011-09-21 エルピーダメモリ株式会社 積層メモリ
KR100885184B1 (ko) * 2007-01-30 2009-02-23 삼성전자주식회사 전기장 및 자기장에 의해 독립적으로 제어될 수 있는 저항특성을 갖는 메모리 장치 및 그 동작 방법
US8019022B2 (en) * 2007-03-22 2011-09-13 Mediatek Inc. Jitter-tolerance-enhanced CDR using a GDCO-based phase detector
US7539047B2 (en) 2007-05-08 2009-05-26 Honeywell International, Inc. MRAM cell with multiple storage elements
US7442647B1 (en) * 2008-03-05 2008-10-28 International Business Machines Corporation Structure and method for formation of cladded interconnects for MRAMs
US7751231B2 (en) * 2008-05-05 2010-07-06 Qimonda Ag Method and integrated circuit for determining the state of a resistivity changing memory cell
KR101598833B1 (ko) * 2009-12-21 2016-03-03 삼성전자주식회사 자기 메모리 소자 및 그 동작방법
US8207757B1 (en) 2011-02-07 2012-06-26 GlobalFoundries, Inc. Nonvolatile CMOS-compatible logic circuits and related operating methods
US8467234B2 (en) * 2011-02-08 2013-06-18 Crocus Technology Inc. Magnetic random access memory devices configured for self-referenced read operation
US8488372B2 (en) 2011-06-10 2013-07-16 Crocus Technology Inc. Magnetic random access memory devices including multi-bit cells
US8576615B2 (en) 2011-06-10 2013-11-05 Crocus Technology Inc. Magnetic random access memory devices including multi-bit cells
CN107481749A (zh) * 2016-06-13 2017-12-15 中电海康集团有限公司 一种自旋霍尔效应辅助写入的多态磁性随机存取存储器位元及自旋霍尔效应辅助写入方法
KR20180105530A (ko) * 2017-03-15 2018-09-28 에스케이하이닉스 주식회사 강유전성 메모리 소자 및 이를 포함하는 크로스 포인트 어레이 장치
CN111211135B (zh) * 2020-01-16 2022-08-05 华中科技大学 一种非对称铁电隧穿结多值存储单元的调制方法
US11335850B2 (en) 2020-03-12 2022-05-17 International Business Machines Corporation Magnetoresistive random-access memory device including magnetic tunnel junctions
US11514962B2 (en) 2020-11-12 2022-11-29 International Business Machines Corporation Two-bit magnetoresistive random-access memory cell

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650958A (en) * 1996-03-18 1997-07-22 International Business Machines Corporation Magnetic tunnel junctions with controlled magnetic response
US5930164A (en) * 1998-02-26 1999-07-27 Motorola, Inc. Magnetic memory unit having four states and operating method thereof
US5986925A (en) * 1998-04-07 1999-11-16 Motorola, Inc. Magnetoresistive random access memory device providing simultaneous reading of two cells and operating method
US6127045A (en) * 1998-05-13 2000-10-03 International Business Machines Corporation Magnetic tunnel junction device with optimized ferromagnetic layer
US6097579A (en) * 1998-08-21 2000-08-01 International Business Machines Corporation Tunnel junction head structure without current shunting
US6259586B1 (en) * 1999-09-02 2001-07-10 International Business Machines Corporation Magnetic tunnel junction sensor with AP-coupled free layer
JP2001156357A (ja) * 1999-09-16 2001-06-08 Toshiba Corp 磁気抵抗効果素子および磁気記録素子
US6473336B2 (en) * 1999-12-16 2002-10-29 Kabushiki Kaisha Toshiba Magnetic memory device
JP2001217398A (ja) * 2000-02-03 2001-08-10 Rohm Co Ltd 強磁性トンネル接合素子を用いた記憶装置
DE10113853B4 (de) * 2000-03-23 2009-08-06 Sharp K.K. Magnetspeicherelement und Magnetspeicher
US6351409B1 (en) * 2001-01-04 2002-02-26 Motorola, Inc. MRAM write apparatus and method
US6404674B1 (en) * 2001-04-02 2002-06-11 Hewlett Packard Company Intellectual Property Administrator Cladded read-write conductor for a pinned-on-the-fly soft reference layer
US6504221B1 (en) * 2001-09-25 2003-01-07 Hewlett-Packard Company Magneto-resistive device including soft reference layer having embedded conductors
US6538917B1 (en) * 2001-09-25 2003-03-25 Hewlett-Packard Development Company, L.P. Read methods for magneto-resistive device having soft reference layer
US6778421B2 (en) * 2002-03-14 2004-08-17 Hewlett-Packard Development Company, Lp. Memory device array having a pair of magnetic bits sharing a common conductor line
US6593608B1 (en) * 2002-03-15 2003-07-15 Hewlett-Packard Development Company, L.P. Magneto resistive storage device having double tunnel junction

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008097811A (ja) * 2003-04-29 2008-04-24 Samsung Electronics Co Ltd 二重接合磁気メモリデバイスの読み出し方法および二重接合磁気メモリデバイスへの書き込み方法
JP4660529B2 (ja) * 2003-04-29 2011-03-30 三星電子株式会社 二重接合磁気メモリデバイスの読み出し方法および二重接合磁気メモリデバイスへの書き込み方法
JP2005311322A (ja) * 2004-04-16 2005-11-04 Sharp Corp 共用接続を備える３次元クロスポイント型可変抵抗メモリアレイ
JP2009111391A (ja) * 2007-10-31 2009-05-21 Qimonda Ag 導電性クラッディング部を有する、ドープされた半導体ラインを含む集積回路

Also Published As

Publication number Publication date
US6577529B1 (en) 2003-06-10
TW200405333A (en) 2004-04-01
KR101018015B1 (ko) 2011-03-02
CN1480946A (zh) 2004-03-10
US6693825B1 (en) 2004-02-17
EP1398795A3 (en) 2005-04-27
KR20040020839A (ko) 2004-03-09
EP1398795A2 (en) 2004-03-17
CN100490005C (zh) 2009-05-20

Similar Documents

Publication Publication Date Title
US6693825B1 (en) Magneto-resistive device including clad conductor
US6538920B2 (en) Cladded read conductor for a pinned-on-the-fly soft reference layer
US6404674B1 (en) Cladded read-write conductor for a pinned-on-the-fly soft reference layer
US6593608B1 (en) Magneto resistive storage device having double tunnel junction
KR100944952B1 (ko) 데이터 저장 장치
US7164599B2 (en) Data read method of magnetic random access memory
JP4658102B2 (ja) 磁気的に軟らかい基準層を有する磁気抵抗素子のための読出し方法
KR100995397B1 (ko) 데이터 저장 장치
KR100910571B1 (ko) 자기 메모리 장치
KR100896457B1 (ko) 자기 메모리 장치
US6754097B2 (en) Read operations on multi-bit memory cells in resistive cross point arrays
JP3906172B2 (ja) 磁気ランダムアクセスメモリおよびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041101

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041101

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20070706

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080805

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081105

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091027