JP4777807B2 - 積層メモリ - Google Patents

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Description

本発明は、複数のメモリを積層した積層メモリに係り、特に積層されたメモリコア層の同時動作制御に関する。
近年、電子機器は小型化され、その電子機器に使用される半導体装置も小型化されている。例えば、携帯電話等の小型電子機器には３次元の積層半導体装置が使用されている。３次元の積層半導体装置は複数の半導体チップが積層され、それぞれの半導体チップはそれぞれ接続されて１つのパッケージに収容されている。このように半導体チップを積層した３次元の積層半導体装置とすることで、半導体装置の小型化が図られている。３次元の積層半導体装置としては半導体チップを積層したＭＣＰ（Multi Chip Package）や、半導体チップの代わりに小型化されたパッケージを積層したＰｏＰ(Package on Package)が開発され、半導体装置の小型化と高速動作が図られている。
積層半導体装置にはメモリチップを積層した積層メモリがあり、例えばダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと記す）チップを積層した積層ＤＲＡＭがある。積層ＤＲＡＭは複数の半導体チップを積層させることでメモリモジュール、あるいは大容量の半導体記憶装置とすることができる。このような積層ＤＲＡＭにおいてはリフレッシュ動作や、並列テストにおいて積層された半導体チップの全層を同時動作させている。この積層メモリにおけるメモリコア層の全層同時動作は、リフレッシュ動作や並列テストなどの大量のデータの一括処理に適する動作制御モードである。
しかし積層構造特有の動作環境、例えば各層の電源系が従属接続されていること、メモリコア層の位置による温度差などが異なるという積層メモリ特有の環境条件がある。このメモリコア層の全層を同時に動作させた場合には、過渡電流の重畳による電源変動や、それに伴う入出力特性の不安定性を招くという問題がある。これに対して、並列動作対象のメモリブロック（バンク）を順次動作化する手法があり、これらを適用することが考えられる。しかし従来の順次動作制御手法をそのまま適用した場合にはいくつかの問題がある。
従来の順次動作制御方法に関する先行特許文献として下記特許文献がある。特許文献１（ＷＯ２００３／０７３４３０）や、特許文献２（特開平１−００４９９７）にはそれぞれのメモリブロックの動作時間を遅延させ、動作電流を分散させている。特許文献１にはフラッシュメモリの初期化において、バンク毎に制御信号を一定時間遅延させている。バンク毎の動作時刻を異ならせることで動作電流を分散させ、ピーク電流を抑制している。特許文献２にはＤＲＡＭのリフレッシュ動作において、ブロック毎に制御信号を一定時間遅延させている。ブロック毎の動作時刻を異ならせることで動作電流を分散させ、ピーク電流を抑制している。
積層メモリの全層同時動作について、図６を参照して説明する。図６（Ａ）には積層メモリの側面図、（Ｂ）には同時動作時の電流波形、（Ｃ）には順次動作時の電流波形を示す。積層メモリは制御ロジック層２の上に、メモリコア１を８層（１−＃１〜１−＃８）積層されている。図６（Ｂ）にはメモリコア層８層の全てを同時動作させた場合の電流波形を示す。各層が同時動作することで各層の電流値が重畳され、数倍から最大８倍のピーク電流値となる。この場合には、過渡電流の重畳による電源変動や、それに伴う入出力特性の不安定性を招く。そのために従来の順次動作制御手法を積層メモリに適用した場合の電流波形は図６（Ｃ）となり、ピーク電流値が減少させることができる。
このように従来の順次動作においては、制御信号を一定時間（Ｔ）遅延させ、動作時刻を異ならせる順次遅延動作が行われる。図６（Ｃ）に示すように一定時間（Ｔ）遅延させることで、メモリコア層が８層ある場合には合計７Ｔ＋αの期間に電流を分散させることになる。しかし、外部クロックに同期する形でのメモリコア層の順次遅延動作は、内部動作時間との相関が乏しい時間間隔で順次遅延動作が行われる。そのため、高速クロックの場合には遅延効果や電流分散効果が乏しく、低速クロックの場合には全体の動作時間が著しく拡大するという問題がある。
又、外部制御回路内の遅延時間によって順次動作が起動される場合には、外部制御回路内の遅延時間と各層の動作遅延時間が異なることになる。そのために外部制御回路内の遅延時間が短い場合には各層の電流が重畳され、電流分散効果が乏しくなる。このように外部クロックや外部制御回路内の遅延時間による順次遅延動作の場合、適切な遅延時間を設定することが困難であるという問題がある。特に積層メモリにおいては、積層されるメモリコア層は製造ばらつきによりその動作速度が異なる。さらに複数のメモリコア層を従属接続することで外部制御回路に供給される電源電圧及び周囲温度と、メモリコア層に供給される電源電圧及び周囲温度とが異なる。そのために外部制御回路内の遅延時間と各層の動作遅延時間が異なり、適切な遅延時間を設定することがより困難になるという問題がある。
ＷＯ２００３／０７３４３０号公報 特開平１−００４９９７号公報
上記したように、積層メモリにおけるメモリコア層の全層同時動作は、過渡電流の重畳による電源変動や、それに伴う入出力特性の不安定性を招くという問題がある。さらに、外部クロックや外部制御回路に同期する形での順次遅延動作は、適切な遅延時間を設定することが困難であるという問題がある。
本願の目的は、上記した問題に鑑み、メモリコア層は遅延回路を備え、各メモリコア層は適切な遅延時間の後に次のメモリコア層を活性化するという自律的逐次活性化機能を備える。各メモリコア層がより適切な遅延時間で活性化されることで、より適切なタイミングで一連の同時動作を行わせることが可能となる積層メモリを提供することにある。
本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
本発明の積層メモリは、積層した複数のメモリコア層のそれぞれは内部メモリ回路部と、該内部メモリ回路部の動作時間に対応した遅延時間を有する遅延回路とを備え、同時動作信号により活性化されたメモリコア層はその内部に設けられた前記内部メモリ回路部を動作させるとともに、前記遅延回路により遅延された出力信号により次段のメモリコア層を活性化させることを特徴とする。
本発明の積層メモリにおいては、前記メモリコア層のそれぞれはコア制御回路をさらに備え、前記同時動作信号を入力された第１のメモリコア層のコア制御回路からの内部信号は、第１のメモリコア層の内部メモリ回路部を活性化するとともに、第１のメモリコア層の遅延回路に入力されることを特徴とする。
本発明の積層メモリにおいては、前記メモリコア層のそれぞれは論理回路をさらに備え、前記第１のメモリコア層の論理回路は、前記全層同時動作信号と前記第１のメモリコア層の遅延回路からの出力信号を入力され、次段の第２のメモリコア層を活性化させる動作信号を出力することを特徴とする。
本発明の積層メモリにおいては、前記第２のメモリコア層のコア制御回路は前記第１のメモリコア層からの動作信号を入力され、前記第２のメモリコア層の内部メモリ回路部を動作させるとともに、その出力である内部信号を入力された前記第２のメモリコア層の遅延回路は前記第２の内部メモリ回路部の動作時間に対応した時間に出力信号を出力し、前記第２のメモリコア層の論理回路は、前記第１のメモリコア層からの動作信号と前記第２のメモリコア層の遅延回路からの出力信号を入力され、次段の第３のメモリコア層を活性化させる動作信号を出力することを特徴とする。
本発明の積層メモリにおいては、前記第１のメモリコア層は制御ロジック層に近接したメモリコア層であり、前記第２のメモリコア層は前記第１のメモリコア層は近接したメモリコア層であり、逐次近接した残りのメモリコア層を活性化させることを特徴とする。
本発明の積層メモリにおいては、前記第１のメモリコア層はコマンド／アドレス信号とメモリコア層識別番号により選択活性化され、前記第１のメモリコア層の遅延回路からの出力信号は次段の第２のメモリコア層を活性化することを特徴とする。
本発明の積層メモリにおいては、前記メモリコア層のそれぞれは論理回路をさらに備え、前記第２のメモリコア層の論理回路は前記全層同時動作信号と前記第１のメモリコア層からの出力信号とを入力され、前記第２のメモリコア層のコア層制御回路は前記第２のメモリコア層の論理回路からの出力を入力され、その出力である内部信号は前記第２のメモリコア層の内部メモリ回路を活性化するとともに、前記第２のメモリコア層の遅延回路に入力され、該遅延回路からの出力により第３のメモリコア層を活性化することを特徴とする。
本発明の積層メモリにおいては、前記メモリコア層のそれぞれは螺旋接続用の端子を有し、前段のメモリコア層の遅延回路からの出力が次段のメモリコア層の論理回路の一方の入力端子に接続されるように、時計周りに順送りに接続されたことを特徴とする。
本発明の積層メモリにおいては、前記メモリコア層のそれぞれには、識別するための番号が前記メモリコア層識別番号として記憶されていることを特徴とする。
本発明においては、メモリコア層はそれぞれ遅延回路を備え、制御層からの全層同時動作信号を各メモリコア層の遅延回路により遅延させた出力信号を逐次次段に送る。従属接続されたメモリコア層は、各メモリコア層に於ける適切な遅延時間の後に次のメモリコア層を活性化するという自律的逐次活性化機能を備える。
メモリコア層は、製造ばらつきによる動作速度のばらつきや、その層の位置による電源ノイズの変化や動作温度の変化により動作時間が異なる。この動作時間と同一特性を有するようにメモリコア層の遅延回路を構成し、メモリコア層の動作時間と遅延回路の遅延時間を同一にする。そのために各メモリコア層の動作タイミングをより適切なタイミングで動作可能となり、過渡電流のピーク値を１／３〜１／８に抑え、メモリコア層に供給される電源ラインやGNDラインの揺れを低減する効果が得られる。
本発明の最良の実施形態として、本発明の積層メモリを図１〜図５を参照して詳細に説明する。図１（Ａ）には積層メモリの側面図、（Ｂ）には逐次動作時の電流波形を示す。図２には下層から順に動作させる場合の積層メモリのブロック図、図３には指定されたメモリコア層から順に動作させる場合の積層メモリのブロック図を示す。図４、５には図２、３におけるタイムチャートをそれぞれ示している。
図１（Ａ）に示す積層メモリは制御ロジック層２の上に、メモリコア層１を８層（１−＃１〜１−＃８）積層している。制御ロジック層２は積層されるメモリコア層を制御できる機能を有していればよく、インターポーザーとして単に信号を伝達するだけの機能でもよく、特に限定されるものではない。メモリコア層は同一構成のコア層制御回路４、遅延回路５、アンド回路６をそれぞれ備えている。内部メモリ回路部７は同一構成のメモリであっても、異なる構成のメモリであってもよい。また各層の接続は半田ボール等で行ってもよく、その方法は特に限定されるものではない。以下の説明においては、メモリコア層を総称する場合にはメモリコア層１と称し、第Ｎ層のメモリコア層の場合にはメモリコア層＃Ｎと呼称する。
図１（Ｂ）に示す本発明の逐次動作においては、各メモリコア層の遅延時間は一定時間ではなく、各メモリコア層の動作時間に対応させる。そのための高速動作のメモリコア層の遅延時間は短く、逆に低速動作のメモリコア層の遅延時間は長くする。このように各メモリコア層には動作時間の対応した遅延時間がそれぞれ割り当てられる。このように動作時間と遅延時間を対応させることで最適なタイミングで逐次メモリコア層を活性化し、その動作電流を分散し、ピーク電流を抑制できる。
これらの逐次動作を達成するために各メモリコア層は、入力されたコマンドに対する動作時間に対応した遅延時間を有する遅延回路を備える。各メモリコア層は、入力された動作信号に対応して動作するとともに、遅延回路からは出力信号を次段に送る。各メモリコア層は動作時間に相当する遅延時間後に逐次出力信号を次段に送り、次段のメモリコア層を活性化させる。このように動作時間と遅延回路の遅延時間を対応させることで最適なタイミングで逐次メモリコア層を活性化し、その動作電流を分散し、ピーク電流を抑制できることになる。このようにメモリコア層自身の動作時間と遅延回路の遅延時間を対応させて、次段のメモリコアを活性化させることを自律的逐次活性化と呼ぶ。
図２には下層のメモリコア層＃１から、メモリコア層＃８へ順に逐次動作を行う場合の積層メモリのブロック図、図４にはそのタイムチャートを示す。制御ロジック層２からの全層同時動作信号３は最近接（ここでは下層）のメモリコア層＃１のコア層制御回路４とアンド回路６に入力される。コア層制御回路４からの内部信号は内部メモリ回路部７と、遅延回路５に入力される。内部メモリ回路部７では内部信号に従って動作開始し、遅延回路５は内部信号を遅延させる。
このとき内部メモリ回路部７と遅延回路５は同一のメモリチップ内に構成されることから、製造プロセスのばらつき、供給される電源電圧や温度は似通った条件となる。そのため内部メモリ回路部７の動作時間と遅延回路５の遅延時間は同じ特性を示す。遅延回路としては内部メモリ回路部７の動作時間に対応する回路であればよく、インバータ回路による遅延回路や、内部メモリ回路のサイズを縮小した擬似レプリカ回路で構成することができる。
内部メモリ回路部の動作に対応した遅延時間（Ｄ１）をもって遅延回路５は内部信号をアンド回路６に送る。アンド回路６は入力された全層同時動作信号３と遅延回路５からの出力信号により、動作信号を次段のメモリコア層＃２に送る。次段のメモリコア層＃２はこの動作信号により活性化する。この遅延時間（Ｄ）は内部メモリ回路部の動作時間およびその動作電流に対応して設定する。例えば動作電流がピーク値を過ぎたタイミングで次段を活性化する。
最初のメモリコア層＃１の動作電流Ｉ＃１がピーク値を過ぎ減少し始め、次段のメモリコア層が動作開始し、動作電流Ｉ＃２が流れ始める。それぞれの電流値がピーク電流の５０％のポイントでクロスさせるように設定することもできる。またピーク電流の３０％のポイントでクロスさせるように設定することもできる。さらに内部メモリ回路部の動作時間の７０％経過後とすることもできる。遅延回路の遅延時間は積層メモリの使用目的によって設定できるもので特に限定されるものではない。重要なことは大きな電流値の重畳を無くすことである。このように内部メモリ回路部の動作時間に対応した遅延時間で次段を活性化することを自律的逐次活性化動作と呼称する。
メモリコア層＃２はメモリコア層＃１と同一ブロック構成され、同様な動作を実行する。メモリコア層＃２のコア層制御回路はメモリコア層＃１からの動作信号を入力され、内部メモリ回路部７は動作を開始し、その動作時間に対応した遅延時間（Ｄ２）後にアンド回路から動作信号を次のメモリコア層＃３に送る。さらにメモリコア層＃３は、その動作時間に対応した遅延時間（Ｄ３）後に動作信号を次のメモリコア層＃４に送る。このように順次メモリコア層＃５、＃６、＃７、＃８にメモリコア層の動作時間に対応した遅延時間Ｄ４、Ｄ５、Ｄ６、Ｄ7で、動作信号が送られる。最後のメモリコア層＃８が動作することで積層メモリの同時動作が終了する。
これらのタイムチャートを図４に示す。制御ロジック層２から出力された全層同時動作信号３は、まずメモリコア層＃１を活性化する。メモリコア層＃１は内部遅延時間Ｄ１で遅延させた動作信号をメモリコア層＃２に対して出力し、メモリコア層＃２を活性化す る。メモリコア層＃２は内部遅延時間Ｄ２で遅延させた動作信号をメモリコア層＃３に出力する。これを順次行うことでメモリコア層＃１〜＃８の順次活性化を行う。ここでの各メモリコア層からの遅延時間Ｄはそれぞれ異なる遅延時間であり、各メモリコア層の動作時間に対応した時間である。そのために各メモリコア層のピーク電流の重なりがなく、効率よく電流を分散させることができる。
メモリコア層＃Ｎのコア層制御回路４からの内部信号により自身のメモリコア層の内部メモリ回路部７を活性化し、内部信号による動作を実行する。更に内部メモリ回路部７の動作時間に対応した遅延時間の後に 次段のメモリコア層（＃Ｎ+１）に動作信号を転送し逐次活性化を継続させる。各層の遅延量は、各層自身の内部回路によって規定されるため、夫々のメモリコア層の製造プロセス差や動作温度、電源条件などを反映した適切な遅延量を設定でき、効果的過渡電流分散と安定した動作を実現できる。
図３は本発明の他の実施例を示す。本実施例においてはコマンド/アドレス信号８、メモリコア層識別番号（ＩＤ）９、螺旋接続するための螺旋接続端子１０が追加されている。制御ロジック層２から出力される全層同時動作信号３を全メモリコア層のアンド回路６に供給すると共に、コマンド/アドレス信号８で指定されるメモリコア層を最初に活性化する。このときコマンド/アドレス信号８で指定されるメモリコア層であるかどうかは、メモリコア層識別番号（ＩＤ）９により自己判定される。メモリコア層識別番号（ＩＤ）９はメモリコア層を識別するための一連番号として記憶されたものである。
更に指定されたメモリコア層での遅延時間の後に、次段メモリコア層を指定する出力信号を積層数に対応した螺旋接続端子１０に入力する。最初に動作したメモリコア層の遅延回路５からの出力信号は１つの螺旋接続端子１０−８に入力する。この出力信号は次段メモリコア層の螺旋接続端子１０−１に接続される。螺旋接続端子１０−１はアンド回路６の１つの入力に接続される。アンド回路６は前段からの出力信号と全層同時動作信号３とを入力され、その出力である動作信号により自身のメモリコア層を活性化させる。
前段の螺旋接続端子１０−８は次段の螺旋接続端子１０−１に接続される。また前段の螺旋接続端子１０−１は次段の螺旋接続端子１０−２に接続される。このように螺旋接続端子１０は、時計回り順に螺旋状に接続される。これらの動作を順次繰り返し、全メモリコア層の逐次活性化を行う。それぞれのメモリコア層における遅延回路５の遅延時間は、それぞれのメモリコア層の動作時間に対応しているものである。このように自律的逐次活性化動作として、内部メモリ回路部７の動作時間に対応した遅延時間で次段を活性化する。
図３に示した本発明の実施例における動作を図５のタイムチャートを参照して説明する。制御ロジック層２から出力される全層同時動作信号３を全てのメモリコア層のアンド回路６に供給する。これと並行して、コマンド/アドレス信号８によって最初に活性化する層を指定し活性化する（図５ではメモリコア層＃５）。メモリコア層＃５は内部遅延時間Ｄ５で遅延させた出力信号を積層数に対応した螺旋接続端子１０に入力する。この螺旋接続によって次の活性化層（メモリコア層＃６)が指定され活性化される。メモリコア層＃６は内部遅延時間Ｄ６で遅延させた信号によってメモリコア層＃７を活性化する。これを順次行うことでメモリコア層＃５〜＃８、メモリコア層＃１〜＃４を順次活性化し、全メモリコア層をメモリコア層＃５を起点として活性化出来る。
本発明においては、メモリコア層の同時動作を、適切な遅延をもった逐次動作とし、動作電流を平坦化する。メモリコア層は、それぞれの内部メモリ回路部の動作時間に対応した遅延時間を有する遅延回路を備える。同時動作信号を入力されたメモリコア層は動作信号に従って動作するとともに、遅延回路は遅延時間経過後に動作信号を次段に送出する。メモリコア層は自身の内部メモリ回路部の動作時間に対応した時間が経過した後に、次段のメモリコア層を活性化させる自律的逐次活性化機能を備える。次段のメモリコア層は自律的逐次活性化されることで、最適なタイミングで同時動作時のピーク電流を分散できる。効果的過渡電流分散と安定した動作が実現できる積層メモリが得られる。
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能であり、本願に含まれることはいうまでもない。
本発明における積層メモリの側面図（Ａ）、８層逐次動作時の電流波形図（Ｂ）である。 本発明における積層メモリのブロック図である。 本発明における他の積層メモリのブロック図である。 図２におけるタイムチャート図である。 図３におけるタイムチャート図である。 従来例における積層メモリの側面図（Ａ）、同時動作時の電流波形図（Ｂ）、８層順次動作時の電流波形図（Ｃ）である。
符号の説明
１ メモリコア層
２ 制御ロジック層
３ 全層同時動作信号
４ コア層制御回路
５ 遅延回路
６ アンド回路
７ 内部メモリ回路部
８ コマンド／アドレス信号
９ ＩＤ
１０ 螺旋接続端子

Claims (9)

  1. 複数のメモリコア層を積層した積層メモリにおいて、前記メモリコア層のそれぞれは内部メモリ回路部と、該内部メモリ回路部の動作時間に対応した遅延時間を有する遅延回路とを備え、同時動作信号により活性化されたメモリコア層はその内部に設けられた前記内部メモリ回路部を動作させるとともに、前記遅延回路により遅延された出力信号により次段のメモリコア層を活性化させることを特徴とする積層メモリ。
  2. 前記メモリコア層のそれぞれはコア制御回路をさらに備え、前記同時動作信号を入力された第１のメモリコア層のコア制御回路からの内部信号は、第１のメモリコア層の内部メモリ回路部を活性化するとともに、第１のメモリコア層の遅延回路に入力されることを特徴とする請求項１に記載の積層メモリ。
  3. 前記メモリコア層のそれぞれは論理回路をさらに備え、前記第１のメモリコア層の論理回路は、前記全層同時動作信号と前記第１のメモリコア層の遅延回路からの出力信号を入力され、次段の第２のメモリコア層を活性化させる動作信号を出力することを特徴とする請求項２に記載の積層メモリ。
  4. 前記第２のメモリコア層のコア制御回路は前記第１のメモリコア層からの動作信号を入力され、前記第２のメモリコア層の内部メモリ回路部を動作させるとともに、その出力である内部信号を入力された前記第２のメモリコア層の遅延回路は前記第２の内部メモリ回路部の動作時間に対応した時間に出力信号を出力し、前記第２のメモリコア層の論理回路は、前記第１のメモリコア層からの動作信号と前記第２のメモリコア層の遅延回路からの出力信号を入力され、次段の第３のメモリコア層を活性化させる動作信号を出力することを特徴とする請求項３に記載の積層メモリ。
  5. 前記第１のメモリコア層は制御ロジック層に近接したメモリコア層であり、前記第２のメモリコア層は前記第１のメモリコア層は近接したメモリコア層であり、逐次近接した残りのメモリコア層を活性化させることを特徴とする請求項２に記載の積層メモリ。
  6. 前記第１のメモリコア層はコマンド／アドレス信号とメモリコア層識別番号により選択活性化され、前記第１のメモリコア層の遅延回路からの出力信号は次段の第２のメモリコア層を活性化することを特徴とする請求項２に記載の積層メモリ。
  7. 前記メモリコア層のそれぞれは論理回路をさらに備え、前記第２のメモリコア層の論理回路は前記全層同時動作信号と前記第１のメモリコア層からの出力信号とを入力され、前記第２のメモリコア層のコア層制御回路は前記第２のメモリコア層の論理回路からの出力を入力され、その出力である内部信号は前記第２のメモリコア層の内部メモリ回路を活性化するとともに、前記第２のメモリコア層の遅延回路に入力され、該遅延回路からの出力により第３のメモリコア層を活性化することを特徴とする請求項６に記載の積層メモリ。
  8. 前記メモリコア層のそれぞれは螺旋接続用の端子を有し、前段のメモリコア層の遅延回路からの出力が次段のメモリコア層の論理回路の一方の入力端子に接続されるように、時計周りに順送りに接続されたことを特徴とする請求項７に記載の積層メモリ。
  9. 前記メモリコア層のそれぞれには、識別するための番号が前記メモリコア層識別番号として記憶されていることを特徴とする請求項７に記載の積層メモリ。
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