KR101190682B1 - 3차원 적층 반도체 집적회로 - Google Patents

3차원 적층 반도체 집적회로 Download PDF

Info

Publication number
KR101190682B1
KR101190682B1 KR1020100095661A KR20100095661A KR101190682B1 KR 101190682 B1 KR101190682 B1 KR 101190682B1 KR 1020100095661 A KR1020100095661 A KR 1020100095661A KR 20100095661 A KR20100095661 A KR 20100095661A KR 101190682 B1 KR101190682 B1 KR 101190682B1
Authority
KR
South Korea
Prior art keywords
signal
slave
slice
active control
master
Prior art date
Application number
KR1020100095661A
Other languages
English (en)
Other versions
KR20120033908A (ko
Inventor
윤태식
구영준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100095661A priority Critical patent/KR101190682B1/ko
Priority to US12/970,907 priority patent/US8411478B2/en
Priority to TW100101768A priority patent/TWI514376B/zh
Priority to CN201110042324.8A priority patent/CN102446542B/zh
Publication of KR20120033908A publication Critical patent/KR20120033908A/ko
Application granted granted Critical
Publication of KR101190682B1 publication Critical patent/KR101190682B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

3차원 적층 반도체 집적회로는 마스터 슬라이스와 복수의 슬레이브 슬라이스를 포함하며, 마스터 슬라이스에서 복수의 슬레이브 슬라이스로 동작 제어 신호를 전송하기 위한 복수의 TSV를 복수의 슬레이브 슬라이스가 공유하도록 구성된다.

Description

3차원 적층 반도체 집적회로{THREE DIMENSIONAL STACKED SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 3차원 적층 반도체 집적회로에 관한 것이다.
반도체 집적회로는 집적효율 향상을 목적으로 두 개 또는 그 이상의 칩(Chip)을 포함하는 형태로 구성되며, TSV(Through Silicon Via)를 이용하여 복수의 칩들의 인터페이스를 구현한 3차원 적층 반도체 집적회로가 개발되고 있다.
도 1에 도시된 바와 같이, 3차원 적층 반도체 집적회로(1)는 기판(2) 상부에 복수의 슬라이스(slice) 즉, 복수의 칩(CHIP0 ~ CHIP3) 이 적층되며, 복수의 칩(CHIP0 ~ CHIP3)들이 복수의 TSV에 의해 연결된 구조를 갖는다.
도 2에 도시된 바와 같이, 종래의 기술에 따른 3차원 적층 반도체 집적회로(10)는 복수의 슬라이스(slice)를 포함하며, 복수의 슬라이스들이 복수의 TSV를 통해 서로 연결된다.
이때 복수의 슬라이스는 마스터 슬라이스(MASTER_SLICE)(20)와 복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3)를 포함한다. 이때 도 2에는 슬레이브 슬라이스(SLAVE_SLICE3)(30)만 도시됨.
그리고 복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3) 각각은 복수의 메모리 뱅크(Memory Bank)를 포함할 수 있다.
마스터 슬라이스(MASTER_SLICE)(20)는 디코딩 블록(21) 및 드라이버(22)를 포함한다.
디코딩 블록(21)은 클럭 신호(CLK)를 이용하여 명령(CMD)을 디코딩하여 액티브 제어 신호(RACT<0:15>_S0 ~ RACT<0:15>_S3)를 생성한다.
드라이버(22)는 액티브 제어 신호(RACT<0:15>_S0 ~ RACT<0:15>_S3)를 드라이빙하여 복수의 TSV를 통해 전송한다.
슬레이브 슬라이스(SLAVE_SLICE3)는 리시버(31) 및 뱅크 제어부(32)를 포함한다.
리시버(31)는 복수의 TSV를 통해 전송된 액티브 제어 신호(RACT<0:15>_S0 ~ RACT<0:15>_S3) 중에서 자신과 관련된 액티브 제어 신호(RACT<0:15>_S3)를 입력 받아 뱅크 제어부(32)로 전송한다.
뱅크 제어부(32)는 액티브 제어 신호(RACT<0:15>_S3)에 응답하여 해당 메모리 뱅크의 액티브(Active)/프리차지(Precharge) 동작을 제어한다.
이때 도 2에 도시된 바와 같이, 액티브 제어 신호(RACT<0:15>_S0 ~ RACT<0:15>_S3) 예를 들어, 3번째 슬라이스(SLICE3)의 '0'번째 뱅크의 액티브 및 프리차지 동작을 제어하기 위한 신호인 액티브 제어 신호(RACT<0>_S3)는 레벨 신호이다. 즉, 액티브 제어 신호(RACT<0>_S3)는 하이 레벨 구간 동안 해당 뱅크의 액티브를 정의하고, 로우 레벨 구간 동안 해당 뱅크의 프리차지를 정의한다.
상술한 바와 같이, 액티브 제어 신호(RACT<0:15>_S0 ~ RACT<0:15>_S3)는 구간신호이므로 그 중 어느 하나가 다른 신호에 영향을 끼칠 경우, 특정 메모리 뱅크가 명령과는 다른 동작 상태로 전환될 수 있다.
따라서 액티브 제어 신호(RACT<0:15>_S0 ~ RACT<0:15>_S3)는 독립적으로 전송되어야 한다.
이때 액티브 제어 신호(RACT<0:15>_S0 ~ RACT<0:15>_S3)는 4개의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3) 각각이 16개씩의 메모리 뱅크를 구비하는 것 다시 말해, 총 64개의 메모리 뱅크를 기준으로 한 것이다.
따라서 액티브 제어 신호(RACT<0:15>_S0 ~ RACT<0:15>_S3)를 전송하기 위해서는 총 64개의 TSV가 필요하다.
상술한 종래 기술은 마스터 슬라이스에서 슬레이브 슬라이스로 액티브 제어 신호를 전달하기 위해 메모리 뱅크의 수만큼의 TSV를 필요로 한다.
또한 도시되어 있지는 않지만, 마스터 슬라이스와 슬레이브 슬라이스 사이에는 액티브 제어 신호(RACT<0:15>_S0 ~ RACT<0:15>_S3) 이외에도 데이터 전달을 위한 TSV 등과 같이 다수의 TSV가 구비되어 있다.
본 발명의 실시예는 TSV의 수를 감소시킬 수 있도록 한 3차원 적층 반도체 집적회로를 제공하고자 한다.
본 발명의 실시예는 마스터 슬라이스와 복수의 슬레이브 슬라이스를 포함하며, 마스터 슬라이스에서 복수의 슬레이브 슬라이스로 동작 제어 신호를 전송하기 위한 복수의 TSV를 복수의 슬레이브 슬라이스가 공유하도록 구성됨을 특징으로 한다.
본 발명의 실시예는 명령에 응답하여 마스터 액티브 제어 신호 및 슬라이스 선택 신호를 생성하고, 마스터 액티브 제어 신호를 이용하여 펄스 신호를 생성하도록 구성되는 마스터 슬라이스, 펄스 신호를 슬라이스 선택 신호에 응답하여 슬레이브 액티브 제어 신호로 변환하도록 구성된 복수의 슬레이브 슬라이스, 및 마스터 슬라이스와 복수의 슬레이브 슬라이스에 공통 연결되며, 펄스 신호 및 슬라이스 선택 신호를 전달하도록 구성되는 복수의 TSV를 포함함을 다른 특징으로 한다.
본 발명의 실시예는 마스터 슬라이스에서 슬레이브 슬라이스로 펄스 형태의 신호를 전달함으로써 TSV의 공유가 가능하므로 전체 TSV의 수를 감소시킬 수 있으며, TSV 감소로 인하여 레이아웃 마진의 증가 및 회로 설계의 편의성 향상이 가능하다.
도 1은 일반적인 3차원 적층 반도체 집적회로(1)의 단면도,
도 2는 종래의 기술에 따른 3차원 적층 반도체 집적회로(10)의 블록도,
도 3은 본 발명의 실시예에 따른 3차원 적층 반도체 집적회로(100)의 블록도,
도 4는 도 3의 펄스 생성부(130)의 회로도,
도 5는 도 3의 신호 변환부(230)의 회로도,
도 6은 본 발명의 실시예에 따른 3차원 적층 반도체 집적회로(100)의 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
본 발명의 실시예에 따른 3차원 적층 반도체 집적회로(100)는 마스터 슬라이스(MASTER_SLICE)(110)와 각각 복수의 메모리 뱅크를 구비한 복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3)를 포함하며, 마스터 슬라이스(MASTER_SLICE)(110)에서 복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3)로 동작 제어 신호를 전송하기 위한 TSV를 복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3)가 공유하도록 구성된다.
이때 동작 제어 신호는 펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>) 및 슬라이스 선택 신호(SLICE_M<0:2>)를 포함한다.
상기 액티브 제어 신호는 복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3)의 모든 메모리 뱅크들의 액티브/프리차지 동작을 독립적으로 제어하기 위한 신호이다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 3차원 적층 반도체 집적회로(100)는 복수의 슬라이스(slice)를 포함한다.
이때 복수의 슬라이스는 마스터 슬라이스(MASTER_SLICE)(110)와 복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3)를 포함한다.
마스터 슬라이스(MASTER_SLICE)(110)와 복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3)는 복수의 TSV를 통해 서로 연결된다. 도 2에는 슬레이브 슬라이스(SLAVE_SLICE3)(200)만 도시됨.
그리고 복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3) 각각은 복수의 메모리 뱅크(Memory Bank)를 포함한다.
마스터 슬라이스(110)는 명령에 응답하여 마스터 액티브 제어 신호(RACT<0:15>) 및 슬라이스 선택 신호(SLICE_M<0:2>)를 생성하고, 마스터 액티브 제어 신호(RACT<0:15>)를 이용하여 펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>)를 생성하도록 구성된다.
이때 펄스 신호(RACT_ACT<0:15>)는 액티브 개시 타이밍을 정의하기 위한 신호이며, 펄스 신호(RACT_PRE<0:15>)는 프리차지 개시 타이밍을 정의하기 위한 신호이다.
복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3)는 서로 동일하게 구성할 수 있다.
슬레이브 슬라이스(SLAVE_SLICE3)는 슬라이스 선택 신호(SLICE_M<0:2>)에 응답하여 펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>)를 슬레이브 액티브 제어 신호(RACT<0:15>_S3)로 변환하고 그에 따라 메모리 뱅크를 제어하도록 구성된다.
슬레이브 슬라이스(SLAVE_SLICE3)는 슬라이스 선택 신호(SLICE_M<0:2>)와 자신의 슬라이스 식별 정보(SLICE_S<0:2>)가 일치하면 펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>)를 슬레이브 액티브 제어 신호(RACT<0:15>_S3)로 변환하도록 구성된다.
복수의 TSV는 마스터 슬라이스(MASTER_SLICE)(110)와 복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3)에 의해 공유되어, 펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>) 및 슬라이스 선택 신호(SLICE_M<0:2>)를 전달하도록 구성된다.
마스터 슬라이스(MASTER_SLICE)(110)는 디코딩 블록(111), 펄스 생성부(130) 및 드라이버(120)를 포함한다.
디코딩 블록(111)은 클럭 신호(CLK)를 이용하여 명령(CMD)을 디코딩하여 마스터 액티브 제어 신호(RACT<0:15>) 및 슬라이스 선택 신호(SLICE_M<0:2>)를 생성하도록 구성된다.
펄스 생성부(130)는 마스터 액티브 제어 신호(RACT<0:15>)를 이용하여 펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>)를 생성하도록 구성된다.
드라이버(120)는 펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>)와 슬라이스 선택 신호(SLICE_M<0:2>)를 드라이빙하여 복수의 TSV를 통해 전송한다.
드라이버(120)는 펄스 생성부(130)의 출력 신호의 전압 레벨을 복수의 TSV를 통해 전송 가능한 전압 레벨로 변환하기 위한 구성이다.
슬레이브 슬라이스(SLAVE_SLICE3)(200)는 리시버(210), 신호 변환부(230), 뱅크 제어부(220) 및 식별 정보 저장부(250)를 포함한다.
리시버(210)는 복수의 TSV를 통해 전송된 펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>) 및 슬라이스 선택 신호(SLICE_M<0:2>)를 입력 받도록 구성된다.
리시버(210)는 TSV를 통해 전송된 신호의 전압 레벨을 신호 변환부(230)에서 처리 가능한 전압 레벨로 변환하기 위한 구성이다.
신호 변환부(230)는 슬라이스 선택 신호(SLICE_M<0:2>)와 자신의 슬라이스 식별 정보(SLICE_S<0:2>)가 일치하면 펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>)를 슬레이브 액티브 제어 신호(RACT<0:15>_S3)로 변환하도록 구성된다.
뱅크 제어부(220)는 슬레이브 액티브 제어 신호(RACT<0:15>_S3)에 응답하여 해당 메모리 뱅크의 액티브(Active)/프리차지(Precharge) 동작을 제어하도록 구성된다.
식별 정보 저장부(250)는 자신만의 고유한 슬라이스 식별 정보(SLICE_S<0:2>)를 저장하기 위한 구성으로서, 레지스터(Register) 또는 퓨즈 셋(fuse set)을 포함할 수 있다.
도 4에 도시된 바와 같이, 펄스 생성부(130)는 복수의 제 1 펄스 생성기(131) 및 복수의 제 2 펄스 생성기(132)를 포함한다.
복수의 제 1 펄스 생성기(131)는 마스터 액티브 제어 신호(RACT<0:15>)의 라이징 엣지(Rising Edge)에 응답하여 지연기(DLY1) 만큼의 펄스 폭을 가지며, 액티브 개시 타이밍을 정의하기 위한 펄스 신호(RACT_ACT<0:15>)를 생성하도록 구성된다. 제 1 펄스 생성기(131)는 지연기(DLY1), 복수의 인버터(IV1, IV2) 및 낸드 게이트(ND1)를 포함한다.
복수의 제 2 펄스 생성기(132)는 마스터 액티브 제어 신호(RACT<0:15>)의 폴링 엣지(Falling Edge)에 응답하여 지연기(DLY2) 만큼의 펄스 폭을 가지며, 프리차지 개시 타이밍을 정의하기 위한 펄스 신호(RACT_PRE<0:15>)를 생성하도록 구성된다. 제 2 펄스 생성기(132)는 지연기(DLY2), 복수의 인버터(IV3, IV4) 및 낸드 게이트(ND2)를 포함한다.
도 5에 도시된 바와 같이, 신호 변환부(230)는 활성화부(231) 및 복수의 신호 변환 유닛(232)을 포함한다.
활성화부(231)는 슬라이스 선택 신호(SLICE_M<0:2>)와 슬라이스 식별 정보(SLICE_S<0:2>)가 일치하면 선택 활성화 신호(EN)를 활성화시키도록 구성된다.
활성화부(231)는 XNOR 게이트로 구성할 수 있다.
복수의 신호 변환 유닛(232)은 선택 활성화 신호(EN)가 활성화되면 펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>)를 슬레이브 액티브 제어 신호(RACT<0:15>_S3)로 변환하도록 구성된다.
신호 변환 유닛(232)은 복수의 낸드 게이트(ND11, ND12), 복수의 인버터(IV11 ~ IV14) 및 복수의 트랜지스터(M11, M12)를 포함한다.
신호 변환 유닛(232)는 선택 활성화 신호(EN)가 활성화된 상태에서 펄스 신호(RACT_ACT<0:15>)가 입력됨에 따라 트랜지스터(M11)가 턴 온 되어 슬레이브 액티브 제어 신호(RACT<0:15>_S3)를 하이 레벨로 천이시키고, 이를 인버터(IV14)를 이용하여 래치한다.
이후, 선택 활성화 신호(EN)가 활성화된 상태에서 펄스 신호(RACT_PRE<0:15>)가 입력됨에 따라 트랜지스터(M12)가 턴 온 되어 슬레이브 액티브 제어 신호(RACT<0:15>_S3)를 로우 레벨로 천이시키고, 이를 인버터(IV14)를 이용하여 래치한다.
이하, 본 발명의 실시예에 따른 3차원 적층 반도체 집적회로의 제어 동작을 도 6을 참조하여 설명하면 다음과 같다.
먼저, 복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3)는 고유의 슬라이스 식별 정보(SLICE_S<0:2>)를 저장하고 있다.
예를 들어, 슬레이브 슬라이스(SLAVE_SLICE1)의 슬라이스 식별 정보(SLICE_S<0:2>)는 '100'이고, 슬레이브 슬라이스(SLAVE_SLICE3)의 슬라이스 식별 정보(SLICE_S<0:2>)는 '011'이라 가정한다.
마스터 슬라이스(100)는 명령(CMD: SLICE1/BANK2/ACTIVE)을 디코딩하여 펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>) 및 슬라이스 선택 신호(SLICE_M<0:2>)를 생성한다.
이때 펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>) 중에서 RACT_ACT<2>이 활성화되고, 슬라이스 선택 신호(SLICE_M<0:2>)는 '100'의 값을 갖는다.
펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>) 및 슬라이스 선택 신호(SLICE_M<0:2>)가 복수의 TSV를 통해 복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3)에 공통적으로 전송된다.
복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3) 중에서 슬라이스 식별 정보(SLICE_S<0:2>)의 값이 '100'인 슬레이브 슬라이스(SLAVE_SLICE1) 만이 펄스 신호(RACT_ACT<2>)를 슬레이브 액티브 제어 신호(RACT<2>_S1)로 변환하여 뱅크 제어부(220)에 제공한다.
따라서 슬레이브 슬라이스(SLAVE_SLICE1)의 메모리 뱅크(BANK2)가 액티브 된다.
이후, 기 설정된 타이밍 마진 이후에, 마스터 슬라이스(100)는 명령(CMD: SLICE3/BANK5/ACTIVE)을 디코딩하여 펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>) 및 슬라이스 선택 신호(SLICE_M<0:2>)를 생성한다.
이때 펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>) 중에서 RACT_ACT<5>이 활성화되고, 슬라이스 선택 신호(SLICE_M<0:2>)는 '011'의 값을 갖는다.
펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>) 및 슬라이스 선택 신호(SLICE_M<0:2>)가 복수의 TSV를 통해 복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3)에 공통적으로 전송된다.
복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3) 중에서 슬라이스 식별 정보(SLICE_S<0:2>)의 값이 '011'인 슬레이브 슬라이스(SLAVE_SLICE3) 만이 펄스 신호(RACT_ACT<5>)를 슬레이브 액티브 제어 신호(RACT<5>_S3)로 변환하여 뱅크 제어부(220)에 제공한다.
따라서 슬레이브 슬라이스(SLAVE_SLICE3)의 메모리 뱅크(BANK5)가 액티브 된다.
이후, 마스터 슬라이스(100)는 순차적으로 입력되는 명령(CMD: SLICE1/BANK2/PRECHARGE), 명령(CMD: SLICE3/BANK5/PRECHARGE)에 응답하여 펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>) 및 슬라이스 선택 신호(SLICE_M<0:2>)를 생성한다.
액티브와 동일한 방식으로, 슬레이브 슬라이스(SLAVE_SLICE1)의 메모리 뱅크(BANK2)가 프리차지 된 후, 슬레이브 슬라이스(SLAVE_SLICE3)의 메모리 뱅크(BANK5)가 프리차지 된다.
종래의 기술에서는 복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3)의 액티브/프리차지 동작을 독립적으로 제어하기 위해 총 64개의 TSV가 필요하였다.
그러나 본 발명에 따르면, 펄스 신호(RACT_ACT<0:15>, RACT_PRE<0:15>)를 복수의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3)가 공유하므로 총 35개의 TSV가 필요하다.
이때 상술한 TSV의 수는 4개의 슬레이브 슬라이스(SLAVE_SLICE0 ~ SLAVE_SLICE3) 각각이 16개씩의 메모리 뱅크를 구비하는 것 다시 말해, 총 64개의 메모리 뱅크를 기준으로 한 것이며, 메모리 용량이 증가함에 따라 종래기술과 본 발명에서 필요한 TSV의 수의 차이는 더욱 커지게 된다.
또한 액티브/프리차지 동작 이외의 경우에도 상술한 본 발명의 방식을 적용할 수 있다.
결국, 본 발명의 실시예는 종래 기술에 비해 적은 수의 TSV를 사용하여 슬레이블들의 동작을 제어할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (15)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 명령에 응답하여 마스터 액티브 제어 신호 및 슬라이스 선택 신호를 생성하고, 마스터 액티브 제어 신호를 이용하여 펄스 신호를 생성하도록 구성되는 마스터 슬라이스;
    상기 펄스 신호를 상기 슬라이스 선택 신호에 응답하여 슬레이브 액티브 제어 신호로 변환하도록 구성된 복수의 슬레이브 슬라이스; 및
    상기 마스터 슬라이스와 상기 복수의 슬레이브 슬라이스에 공유되며, 상기 펄스 신호 및 상기 슬라이스 선택 신호를 전달하도록 구성되는 복수의 TSV를 포함하며,
    상기 마스터 액티브 제어 신호 및 상기 슬레이브 액티브 제어 신호는 레벨에 따라 액티브와 프리차지를 정의하도록 구성된 레벨 신호인 3차원 적층 반도체 집적회로.
  7. 제 6 항에 있어서,
    상기 펄스 신호는
    액티브 개시 타이밍을 정의하기 위한 신호 및 프리차지 개시 타이밍을 정의하기 위한 신호를 포함하는 3차원 적층 반도체 집적회로.
  8. 제 6 항에 있어서,
    상기 마스터 슬라이스는
    명령을 디코딩하여 상기 마스터 액티브 제어 신호 및 상기 슬라이스 선택 신호를 생성하도록 구성된 디코딩 블록, 및
    상기 마스터 액티브 제어 신호를 이용하여 상기 펄스 신호를 생성하도록 구성된 펄스 생성부를 포함하는 3차원 적층 반도체 집적회로.
  9. 제 8 항에 있어서,
    상기 펄스 신호 및 상기 슬라이스 선택 신호를 상기 복수의 TSV를 통해 전송 가능하도록 드라이빙하는 드라이버를 더 포함하는 3차원 적층 반도체 집적회로.
  10. 제 8 항에 있어서,
    상기 펄스 생성부는
    상기 마스터 액티브 제어 신호의 라이징 엣지에 응답하여 액티브 개시 타이밍을 정의하기 위한 펄스 신호를 생성하도록 구성된 제 1 펄스 생성기, 및
    상기 마스터 액티브 제어 신호의 폴링 엣지에 응답하여 프리차지 개시 타이밍을 정의하기 위한 펄스 신호를 생성하도록 구성된 제 2 펄스 생성기를 포함하는 3차원 적층 반도체 집적회로.
  11. 제 6 항에 있어서,
    상기 복수의 슬레이브 슬라이스는
    상기 슬라이스 선택 신호와 각각에 설정된 슬라이스 식별 정보가 일치하면 상기 펄스 신호를 상기 슬레이브 액티브 제어 신호로 변환하도록 구성되는 3차원 적층 반도체 집적회로.
  12. 제 6 항에 있어서,
    상기 복수의 슬레이브 슬라이스는
    자신만의 고유한 슬라이스 식별 정보를 저장하도록 구성된 식별 정보 저장부,
    상기 슬라이스 선택 신호와 상기 슬라이스 식별 정보가 일치하면 상기 펄스 신호를 상기 슬레이브 액티브 제어 신호로 변환하도록 구성된 신호 변환부를 포함하는 3차원 적층 반도체 집적회로.
  13. 제 12 항에 있어서,
    상기 복수의 슬레이브 슬라이스는
    복수의 메모리 뱅크를 포함하며,
    상기 슬레이브 액티브 제어 신호에 응답하여 상기 복수의 메모리 뱅크의 액티브/프리차지 동작을 제어하도록 구성된 뱅크 제어부를 더 포함하는 3차원 적층 반도체 집적회로.
  14. 제 12 항에 있어서,
    상기 신호 변환부는
    상기 슬라이스 선택 신호와 상기 슬라이스 식별 정보가 일치하면 선택 활성화 신호를 활성화시키도록 구성된 활성화부, 및
    상기 선택 활성화 신호가 활성화되면 상기 펄스 신호를 상기 슬레이브 액티브 제어 신호로 변환하도록 구성된 신호 변환 유닛을 포함하는 3차원 적층 반도체 집적회로.
  15. 삭제
KR1020100095661A 2010-09-30 2010-09-30 3차원 적층 반도체 집적회로 KR101190682B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020100095661A KR101190682B1 (ko) 2010-09-30 2010-09-30 3차원 적층 반도체 집적회로
US12/970,907 US8411478B2 (en) 2010-09-30 2010-12-16 Three-dimensional stacked semiconductor integrated circuit
TW100101768A TWI514376B (zh) 2010-09-30 2011-01-18 三維堆疊式半導體積體電路
CN201110042324.8A CN102446542B (zh) 2010-09-30 2011-02-22 三维层叠半导体集成电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100095661A KR101190682B1 (ko) 2010-09-30 2010-09-30 3차원 적층 반도체 집적회로

Publications (2)

Publication Number Publication Date
KR20120033908A KR20120033908A (ko) 2012-04-09
KR101190682B1 true KR101190682B1 (ko) 2012-10-12

Family

ID=45889728

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100095661A KR101190682B1 (ko) 2010-09-30 2010-09-30 3차원 적층 반도체 집적회로

Country Status (4)

Country Link
US (1) US8411478B2 (ko)
KR (1) KR101190682B1 (ko)
CN (1) CN102446542B (ko)
TW (1) TWI514376B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101157032B1 (ko) * 2010-11-17 2012-06-21 에스케이하이닉스 주식회사 반도체 장치
US9019750B2 (en) * 2012-11-26 2015-04-28 Nanya Technology Corporation Dynamic random access memory apparatus
US8817547B2 (en) 2012-12-10 2014-08-26 Micron Technology, Inc. Apparatuses and methods for unit identification in a master/slave memory stack
KR101976612B1 (ko) * 2013-03-21 2019-05-10 에스케이하이닉스 주식회사 스택 패키지
KR20200112041A (ko) * 2019-03-20 2020-10-05 에스케이하이닉스 주식회사 적층형 반도체 장치 및 그의 테스트 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005122823A (ja) 2003-10-16 2005-05-12 Elpida Memory Inc 半導体装置および半導体チップ制御方法
JP2007265548A (ja) 2006-03-29 2007-10-11 Elpida Memory Inc 積層メモリ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4399777B2 (ja) 2004-01-21 2010-01-20 セイコーエプソン株式会社 半導体記憶装置、半導体装置、及び電子機器
US7518229B2 (en) * 2006-08-03 2009-04-14 International Business Machines Corporation Versatile Si-based packaging with integrated passive components for mmWave applications
KR101430166B1 (ko) 2007-08-06 2014-08-13 삼성전자주식회사 멀티 스택 메모리 장치
US7816934B2 (en) * 2007-10-16 2010-10-19 Micron Technology, Inc. Reconfigurable connections for stacked semiconductor devices
US8059443B2 (en) * 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
US8031505B2 (en) 2008-07-25 2011-10-04 Samsung Electronics Co., Ltd. Stacked memory module and system
CN101661943B (zh) * 2008-08-26 2011-01-26 北京大学 一种单片集成紫外图像传感器及其像素单元以及制备方法
US8097953B2 (en) 2008-10-28 2012-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit stacking-joint interface structure
JP5357510B2 (ja) 2008-10-31 2013-12-04 株式会社日立製作所 半導体集積回路装置
JP2010114165A (ja) 2008-11-04 2010-05-20 Nikon Corp 半導体装置、積層半導体装置および積層半導体装置の製造方法
US20100121994A1 (en) * 2008-11-10 2010-05-13 International Business Machines Corporation Stacked memory array
US8900921B2 (en) 2008-12-11 2014-12-02 Stats Chippac, Ltd. Semiconductor device and method of forming topside and bottom-side interconnect structures around core die with TSV
US8487444B2 (en) 2009-03-06 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional system-in-package architecture
KR101605747B1 (ko) * 2009-06-11 2016-03-23 삼성전자주식회사 물리적으로 공유된 데이터 패스를 구비하는 반도체 메모리 장치 및 이에 대한 테스트 장치
KR101124251B1 (ko) * 2010-07-07 2012-03-27 주식회사 하이닉스반도체 적층된 칩들에 아이디를 부여하는 시스템, 반도체 장치 및 그 방법
US8516409B2 (en) * 2010-11-11 2013-08-20 International Business Machines Corporation Implementing vertical die stacking to distribute logical function over multiple dies in through-silicon-via stacked semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005122823A (ja) 2003-10-16 2005-05-12 Elpida Memory Inc 半導体装置および半導体チップ制御方法
JP2007265548A (ja) 2006-03-29 2007-10-11 Elpida Memory Inc 積層メモリ

Also Published As

Publication number Publication date
CN102446542B (zh) 2016-02-24
TWI514376B (zh) 2015-12-21
TW201234368A (en) 2012-08-16
KR20120033908A (ko) 2012-04-09
US20120081984A1 (en) 2012-04-05
US8411478B2 (en) 2013-04-02
CN102446542A (zh) 2012-05-09

Similar Documents

Publication Publication Date Title
US9166579B2 (en) Methods and apparatuses for shifting data signals to match command signal delay
US8953410B2 (en) Semiconductor integrated circuit capable of controlling read command
US8675426B2 (en) Semiconductor device, semiconductor system having the same, and command address setup/hold time control method therefor
KR101190687B1 (ko) 반도체 장치의 테스트 모드 제어 회로 및 그 제어 방법
US20200303030A1 (en) Stacked semiconductor device and test method thereof
KR101190682B1 (ko) 3차원 적층 반도체 집적회로
CN111312308B (zh) 半导体器件和包括其的半导体系统
KR20150014612A (ko) 반도체장치
US7710804B2 (en) Auto precharge circuit sharing a write auto precharge signal generating unit
US9013935B2 (en) Data input circuits
US20080229029A1 (en) Semiconductor Memory System Having Plurality of Ranks Incorporated Therein
CN102568563A (zh) 内部电压发生电路和半导体集成电路
CN111383677B (zh) 半导体器件
CN111145808B (zh) 半导体器件
US20110128811A1 (en) Internal command generation circuit
KR101253443B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US8699285B2 (en) Semiconductor memory device and integrated circuit
KR101082106B1 (ko) 뱅크액티브신호생성회로
CN113012735A (zh) 半导体器件
KR100925369B1 (ko) 프리차지 제어회로 및 이를 구비하는 반도체 메모리 장치
US11763862B2 (en) Electronic device for performing read operation using pipe circuit
KR101047002B1 (ko) 데이터버퍼 제어회로 및 반도체 메모리 장치
KR100744688B1 (ko) 글로벌 신호 구동 장치
KR20070117147A (ko) 아이디 트래킹 회로
KR20060001086A (ko) 반도체 메모리의 내부신호 발생기

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150921

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160923

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170925

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180920

Year of fee payment: 7