JP2005122823A - 半導体装置および半導体チップ制御方法 - Google Patents

半導体装置および半導体チップ制御方法 Download PDF

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Abstract

【課題】 積層する複数の半導体チップとして複雑なプロセスを必要としない同一設計の半導体チップを用いることが可能な半導体装置を提供する。
【解決手段】 積層されたメモリチップ１ａ〜１ｄのそれぞれは、自己の製造プロセスに応じた識別情報を生成するＩＤ生成回路１１を有する。メモリチップの製造プロセスには、プロセスばらつきがあるので、各ＩＤ生成回路１１が生成するＩＤは同一の設計であっても互いに異なるものとなる。メモリコントローラ２は、ＩＤ探知回路２ａによって各メモリチップのそれぞれのＩＤを探知し、探知したＩＤに基づいてメモリチップ１ａ〜１ｄのそれぞれを区別して制御する。
【選択図】 図３

Description

本発明は、半導体装置および半導体チップ制御方法に関し、特には、メモリチップ等の半導体チップを積層した積層型半導体装置および半導体チップ制御方法に関する。
将来、プロセスの微細化が困難になり、LSIチップの機能向上（例えば、DRAMの記憶容量の向上）に伴うチップサイズの増大をプロセスの微細化によって吸収することができなくなることが懸念される。
そこで、LSIチップを積層してLSIチップの機能（例えば、DRAMの記憶容量）を３次元的に拡大するCoC（Chip on Chip）構造の半導体装置（例えば、DRAM）が考えられている。
例えば、CoC構造のDRAMを形成する際には、積層するDRAMチップのそれぞれを独立した異なるrank（ランク）として区別する場合と、積層したDRAMチップ全体をひとつのDRAMとみなし、積層するチップのそれぞれを同一rank内の異なるバンクアドレスで区別する場合が考えられる。
後者の場合、DRAMのインターフェース機能を有する１つのインターフェースチップと、メモリコア機能（メモリアレーおよびその周辺回路）を有する複数のメモリコアチップとを積層して形成することが考えられる。なお、DRAMのインターフェース機能は、例えば、データ入出力回路、制御クロック回路およびアドレスバッファによって実現される機能であり、一例としては、チップ外部から入力された制御信号またはデータ信号を内部信号に変換してメモリアレーの周辺回路に送ったり、メモリアレーから周辺回路に取り出した読出しデータをチップ外部に出力したりするための機能である。
特許文献１（特開平６−２９１２５０号公報）には、CoC構造の半導体装置が記載されている。特許文献１に記載されたCoC構造の半導体装置は、積層するチップ毎に配線パターンもしくは回路を違えている。具体的には、アドレスデコーダから出力されるアドレス信号から自己を指定するアドレスを生成するための配線パターンおよび回路を、積層するチップ毎に変えている。
積層するチップ毎に配線パターンもしくは回路を違えている理由は以下の通りである。
CoC構造におけるチップ間の電気的接続には積層された複数のチップを貫通する１０ミクロン径程度の「貫通電極」の使用が考えられている。
この貫通電極は積層された複数のチップを電気的に短絡接続するので、積層されたチップには貫通電極を介して同じ信号が入力される。例えば、貫通電極には、アドレス信号が入力される。
したがって、例えば、アドレスデコーダから出力されるアドレス信号から自己を指定するアドレスを生成するための配線パターンおよび回路まで同一構成であるチップ（例えば、同一構成のメモリチップ）を積層した場合、１種類のアドレス信号によって同一構成の複数のチップが指定され、指定された複数のチップが同じ動作を行ってしまうという問題が生じる可能性がある。
そこで、従来は、特許文献１に記載されたように、積層されるチップの同じ場所にある信号電極の用途、機能および目的がチップ毎に重複しないように、積層するチップとして配線および回路が互いに相違するものを用意することが考えられていた。
また、例えば、特許文献２（特開２００２−５０７３５号公報）では、図１７（ａ）に示すように、第１半導体チップ４１０の表裏は、半導体チップ４１０の表裏面に対して斜めに交差する斜め貫通電極４１７Ａ、４１７Ｂ、４１７Ｃによって接続されていて、第１半導体チップ４１０の上に、同一の電極構造を有する第２、第３半導体チップ４２０、４３０が積層されている。
第１ないし第３半導体チップ４１０、４２０、４３０は、斜め貫通電極４１７Ａ、４１７Ｂ、４１７Ｃ、４２７Ａ、４２７Ｂ、４２７Ｃ、４３７Ａ、４３７Ｂ、４３７Ｃおよび垂直貫通電極４１８、４２８、４３８・・・によって互いに接続されている。
突起電極４１５ａは第３半導体チップ４３０に、突起電極４１５ｂは第２半導体チップ４２０に、突起電極４１５ｃは第１半導体チップ４１０のみに信号を印加する。
また、図１７（ａ）に示したような斜め貫通電極を用いずに、図１７（ｂ）に示すように貫通電極５０１を途中で断線させたブラインドスルーホール構造を用いて図１７（ａ）と同様な機能を実現することができる。なお、図１７（ｂ）において、半導体チップ５１０と、半導体チップ５２０と、半導体チップ５３０とが積層されている。各半導体チップは、貫通電極５０１と、パッド５０２とを含む。パッド５０２は電圧浮遊(フローティング)防止のため高抵抗５０３でプルアップもしくはプルダウンされている。
ただし、高温プロセスを用いて製造するチップに、ブラインドスルーホール構造をチタンやタングステンなどの高融点金属やその化合物を用いて形成するとドライエッチングによる微細加工が難しく、さらにエッチング後の腐食も問題と言われている。
特開平６−２９１２５０号公報 特開２００２−５０７３５号公報
しかしながら、特許文献１に記載のCoC構造の半導体装置では、実質的に同一機能のチップ（例えば、メモリチップ）を積層する場合、積層するチップとして、配線もしくは回路が互いに相違するものを積層するチップの数だけ多種類用意しなければならないという問題がある。よって、実質的に同一機能のチップを使用するのにもかかわらず、多種類のチップの生産および多種類のチップの在庫管理が必要になり、製造工程が増えてしまう。
また、特許文献２に記載の半導体装置のように、半導体チップに貫通電極を斜めに空けたり、半導体チップにブラインドスルーホール構造を形成したりする場合、プロセスが複雑化し製造コストがかかるという問題がある。
本発明の目的は、半導体チップに貫通電極を斜めに空けたり半導体チップにブラインドスルーホール構造を形成したりする複雑なプロセスを必要とすることなく、積層する複数の半導体チップとして同一設計の半導体チップを用いることが可能な半導体装置を提供することである。
上記の目的を達成するために、本発明の半導体装置は、複数の半導体チップと、該複数の半導体チップを制御する制御部とを含む半導体装置であって、前記複数の半導体チップのそれぞれは、自己の製造プロセスに応じた識別情報を生成する識別情報生成部を含み、前記制御部は、前記複数の半導体チップのそれぞれの識別情報を探知する識別情報探知部と、前記識別情報探知部が探知した識別情報に基づいて前記複数の半導体チップのそれぞれを制御することを特徴とする。
本発明の半導体装置によれば、半導体チップのそれぞれが含む識別情報生成部は、自己の製造プロセスに応じた識別情報を生成する。ここで、複数の半導体チップの製造プロセスには、プロセスばらつきがあるので、各識別情報生成部が生成する識別情報は、積層される複数の半導体チップが同一の設計であっても、互いに異なるものとなる。
したがって、複数の半導体チップが同一の設計であり、かつ、制御部が複数の半導体チップに共通の信号を提供する場合でも、制御部は、識別情報に基づいて複数の半導体チップを区別して制御することが可能となり、実質的に同一機能の半導体チップを積層する場合に、積層する半導体チップの設計を変更する必要がなくなる。
さらに、半導体チップに貫通電極を斜めに空けたり、半導体チップにブラインドスルーホール構造を形成したりするような複雑なプロセスを不要にできる。
また、前記制御部は、前記複数の半導体チップを択一的に選択する複数のチップ選択信号を出力し、前記複数の半導体チップのそれぞれは、さらに、前記複数のチップ選択信号のいずれかを受け付けるように設定可能なチップ選択信号受付け部を含み、前記制御部は、前記チップ選択信号受付け部が該チップ選択信号受付け部を含む半導体チップを選択するチップ選択信号を受け付けるように前記識別情報に基づいて前記チップ選択信号受付け部を設定する設定部と、前記チップ選択信号に基づいて前記複数の半導体チップのそれぞれを制御する半導体チップ制御部とを含むことが望ましい。
上記の発明によれば、制御部は、チップ選択信号を用いて複数の半導体チップのそれぞれを制御することが可能となる。
また、前記チップ選択信号受付け部は、特定のチップ選択信号を受け付けるように予め設定されていることが望ましい。この場合、半導体チップを積層する前に、特定のチップ選択信号を用いて半導体チップを選択することが可能となるので、例えば、半導体チップを積層する前に半導体チップを単体でテストすることが容易になる。
また、前記チップ選択信号受付け部は、スイッチを含み、前記設定部は、前記識別情報に基づいて前記スイッチを制御して、前記チップ選択信号受付け部が該チップ選択信号受付け部を含む半導体チップを選択するチップ選択信号を受け付けるように設定することが望ましい。
また、前記チップ選択信号受付け部は、ヒューズを含み、前記設定部は、前記識別情報に基づいて前記ヒューズを制御して、前記チップ選択信号受付け部が該チップ選択信号受付け部を含む半導体チップを選択するチップ選択信号を受け付けるように設定することが望ましい。この場合、ヒューズによりチップ選択信号受付け部の設定を固定化できるので、チップ選択信号受付け部に対して同一の設定を繰り返し行うことを防止することが可能となる。
また、前記複数の半導体チップのそれぞれは、自己の識別情報を自己のチップアドレスとし、前記制御部は、前記チップアドレスに基づいて前記複数の半導体チップのそれぞれを制御するようにしてもよい。この場合、制御部は、チップアドレスを用いて複数の半導体チップのそれぞれを制御することが可能となる。
また、前記制御部は、前記複数の半導体チップを択一的に選択する複数のチップアドレス信号を出力し、前記複数の半導体チップのそれぞれは、さらに、前記複数のチップアドレス信号のいずれかを受け付けるように設定可能なチップアドレス信号受付け部を含み、前記制御部は、前記チップアドレス信号受付け部が該チップアドレス信号受付け部を含む半導体チップを選択するチップアドレス信号を受け付けるように前記識別情報に基づいて前記チップアドレス信号受付け部を設定する設定部と、前記チップアドレス信号に基づいて前記複数の半導体チップのそれぞれを制御する半導体チップ制御部とを含むことが望ましい。
上記の発明によれば、制御部は、複数の半導体チップを択一的に選択する複数のチップアドレス信号を用いて複数の半導体チップのそれぞれを制御することが可能となる。
また、前記チップアドレス信号受付け部は、特定のチップアドレス信号を受け付けるように予め設定されていることが望ましい。この場合、この場合、半導体チップを積層する前に半導体チップを選択することが可能となるので、例えば、半導体チップを積層する前に半導体チップを単体でテストすることが容易になる。
また、前記チップアドレス信号受付け部は、スイッチを含み、前記設定部は、前記識別情報に基づいて前記スイッチを制御して、前記チップアドレス信号受付け部が該チップアドレス信号受付け部を含む半導体チップを選択するチップアドレス信号を受け付けるように設定することが望ましい。
また、前記チップアドレス信号受付け部は、ヒューズを含み、前記設定部は、前記識別情報に基づいて前記ヒューズを制御して、前記チップアドレス信号受付け部が該チップアドレス信号受付け部を含む半導体チップを選択するチップアドレス信号を受け付けるように設定することが望ましい。この場合、チップアドレス信号受付け部の設定を固定化できるので、チップアドレス信号受付け部に対して同一の設定を繰り返し行うことを防止することが可能となる。
また、前記複数の半導体チップは、該複数の半導体チップを貫通する貫通電極によって接続され、前記制御部は、前記貫通電極を介して前記複数の半導体チップに共通の信号を提供することが望ましい。
また、前記複数の半導体チップは、ボンディングワイヤによって接続され、前記制御部は、前記ボンディングワイヤを介して前記複数の半導体チップに共通の信号を提供することが望ましい。
また、前記複数の半導体チップのそれぞれは、該複数の半導体チップが別々に配設されている基板とともにパッケージを構成し、該パッケージが積層されていることが望ましい。
また、前記識別情報生成部は、自走発振器と、前記自走発振器の出力に基づいて前記識別情報を生成する識別情報生成回路とを含むことが望ましい。この場合、各半導体チップが含む自走発振器のそれぞれは、前記複数の半導体チップ毎のプロセスのばらつきに基づいて発振周期がずれるので、各半導体チップが同一の設計であっても、自走発振器の出力に基づいて生成される識別情報が異なる。
また、前記識別情報生成回路は、前記自走発振器が出力するパルスを所定時間の間カウントした際のカウント値を前記識別情報とするカウンタであることが望ましい。この場合、各自走発振器の発信周期の違いを所定の時間の間積算でき、各自走発振器の発信周期の違いを拡大できる。
また、前記識別情報生成回路は、さらに、前記所定時間を計時するタイマを含み、前記カウンタは、前記タイマの計時内容に基づいて前記パルスを所定時間の間カウントすることが望ましい。
また、前記タイマは、外部クロックを分周して前記所定時間を計時することが望ましい。この場合、各自走発振器の発信周期の違いに基づいて識別情報を得ることが可能となる。
また、前記タイマは、自走式タイマであることが望ましい。この場合、各自走発振器の発信周期の違いおよび自走式タイマの計時精度の違いとに基づいて識別情報を得ることが可能となる。
また、前記識別情報生成回路は、前記自走発振器が出力するパルスを外部クロックの分周信号に基づいてサンプリングしたサンプリング結果を前記識別情報とするシフトレジスタであることが望ましい。
また、前記識別情報生成回路は、１ビットだけ他のビットと異なる値であるｎビットのデータを、前記自走発振器が出力するパルスに基づいて所定の時間循環した結果を前記識別情報とするシフトレジスタであることが望ましい。
また、前記識別情報生成部は、所定の初期値を有していることが望ましい。この場合、所定の初期値を用いれば、半導体チップを積層する前に半導体チップを選択することが可能となるので、例えば、半導体チップを積層する前に半導体チップを単体でテストすることが容易になる。
また、前記複数の半導体チップのそれぞれは、メモリチップであることが望ましい。この場合、実質的に同一機能のメモリチップを積層した積層型メモリを実現できる。
また、前記複数の半導体チップは、積層されていることが望ましい。
また、本発明の半導体チップ制御方法は、積層された複数の半導体チップを制御する制御部が行う半導体チップ制御方法であって、前記複数の半導体チップのそれぞれは、自己の製造プロセスに応じた識別情報を生成する識別情報生成部を含み、前記複数の半導体チップのそれぞれの識別情報を探知する探知ステップと、前記探知ステップで探知した識別情報に基づいて前記複数の半導体チップのそれぞれを制御する制御ステップとを含むことを特徴とする。
上記の発明によれば、積層される半導体チップのそれぞれが含む識別情報生成部は、自己の製造プロセスに応じた識別情報を生成する。ここで、複数の半導体チップの製造プロセスには、プロセスばらつきがあるので、各識別情報生成部が生成する識別情報は、積層される複数の半導体チップが同一の設計であっても、互いに異なるものとなる。
したがって、積層される複数の半導体チップが同一の設計であり、かつ、制御部が複数の半導体チップに共通の信号を提供する場合でも、各半導体チップが有する識別情報に基づいて複数の半導体チップを区別して制御することが可能となり、実質的に同一機能の半導体チップを積層する場合に、積層する半導体チップの設計を変更する必要がなくなる。
さらに、半導体チップに貫通電極を斜めに空けたり、半導体チップにブラインドスルーホール構造を形成したりするような複雑なプロセスを不要にできる。
また、前記複数の半導体チップのそれぞれは、さらに、前記制御部が出力する複数のチップ選択信号のいずれかを受け付けるように設定可能なチップ選択信号受付け部を含み、前記チップ選択信号受付け部が該チップ選択信号受付け部を含む半導体チップを選択するチップ選択信号を受け付けるように前記識別情報に基づいて前記チップ選択信号受付け部を設定する設定ステップと、前記チップ選択信号に基づいて前記複数の半導体チップのそれぞれを制御する半導体チップ制御ステップとを含むことが望ましい。この場合、チップ選択信号を用いて複数の半導体チップのそれぞれを制御することが可能となる。
また、前記複数の半導体チップのそれぞれは、自己の識別情報を自己のチップアドレスとし、前記探知ステップは、前記複数の半導体チップのそれぞれのチップアドレスを探知し、前記制御ステップは、前記探知ステップで探知したチップアドレスに基づいて前記複数の半導体チップのそれぞれを制御することが望ましい。この場合、チップアドレスを用いて複数の半導体チップのそれぞれを制御することが可能となる。
また、前記複数の半導体チップのそれぞれは、さらに、前記制御部が出力する複数のチップアドレス信号のいずれかを受け付けるように設定可能なチップアドレス信号受付け部を含み、前記チップアドレス信号受付け部が該チップアドレス信号受付け部を含む半導体チップを選択するチップアドレス信号を受け付けるように前記識別情報に基づいて前記チップアドレス信号受付け部を設定する設定ステップと、前記チップアドレス信号に基づいて前記複数の半導体チップのそれぞれを制御する半導体チップ制御ステップとを含むことが望ましい。この場合、チップアドレス信号を用いて複数の半導体チップのそれぞれを制御することが可能となる。
本発明の第１の効果は、例えば、CoC構造の積層メモリのように複数の同一設計の半導体チップが同一機能どうしの電極を接続されていても、制御部が各半導体チップを区別してアクセスできることにある。
その理由は、各半導体チップが識別情報生成部を含んでいるためである。
また、この識別情報生成部が、同一設計であっても半導体チップ毎に異なる識別情報を生成できるのは、識別情報生成部が、例えば、自己の製造プロセスに応じた出力を発生する自走発振器を用いて識別情報を生成しており、その自走発振器の発振周期が半導体チップ毎のプロセスばらつきに起因して異なり、さらに、この発振周期の差を拡大しているためである。
また、半導体チップに貫通電極を斜めに空けたり、半導体チップにブラインドスルーホール構造を形成したりするという複雑なプロセスを不要でできる。
以下、本発明の一実施例の半導体装置を図面を参照して説明する。
図１は、本発明の一実施例の半導体装置としての半導体メモリ装置の基本構成を示した説明図である。なお、半導体装置は、半導体メモリ装置に限るものではなく適宜変更可能である。
図１において、半導体メモリ装置は、半導体チップとしてのメモリチップ１ａ〜１ｄと、制御部としてのメモリコントローラ２とを含む。なお、半導体チップは、メモリチップに限るものではなく適宜変更可能である。
メモリチップ１ａ〜１ｄは、積層されている。なお、メモリチップの数は４つに限らず適宜変更可能である。また、メモリコントローラ２とメモリチップ１ａ〜１ｄとは、積層関係にあってもなくてもよい。
各メモリチップ１ａ〜１ｄは、回路、回路配置および配線に関して同じ設計がなされている。つまり、本実施例では、メモリチップの積層位置に応じてメモリチップのパターンを変える設計を行っていない。
各メモリチップ１ａ〜１ｄには、メモリチップ上の同じ位置に貫通電極（チップの厚さ方向に貫通するスルーホール型電極）３が形成されている。本実施例では、各メモリチップ１ａ〜１ｄに、複数の貫通電極３が形成してある。
各メモリチップに形成されている貫通電極３は、上および／または下に積層されたメモリチップに形成されている貫通電極３と電気的に接続される。電気的に接続された複数の貫通電極３は、貫通電極バスを形成する。貫通電極バスは、メモリコントローラ２と電気的に接続する。
本実施例では、貫通電極３として、メモリコントローラ２が出力するＩＤ信号が入力される貫通電極３ａと、各メモリチップ１ａ〜１ｄが出力するＩＤ一致信号が入力される貫通電極３ｂとを含む。
各メモリチップ１ａ〜１ｄは、ＩＤ生成回路１１と、比較器１２と、ＩＤ一致信号出力回路１３とを含む。
なお、各メモリチップ１ａ〜１ｄに設けられたＩＤ生成回路１１、比較器１２およびＩＤ一致信号出力回路１３とは同一設計なので、以下、メモリチップ１ａにおけるＩＤ生成回路１１、比較器１２およびＩＤ一致信号出力回路１３について説明し、メモリチップ１ｂ〜１ｄにおけるＩＤ生成回路１１、比較器１２およびＩＤ一致信号出力回路１３についての説明を省略する。
ＩＤ生成回路１１は、ＩＤ生成回路１１が設けられているメモリチップのＩＤ（自己を示す識別情報）１４を生成する。具体的には、ＩＤ生成回路１１は、自己の製造プロセスに応じたＩＤ１４を生成する。よって、各メモリチップ１ａ〜１ｄに設けられているＩＤ生成回路１１同士が同じ設計であっても、各ＩＤ生成回路１１さらに言えば各半導体チップ１ａ〜１ｄのプロセスのばらつきによって、各ＩＤ生成回路１１は互いに異なるＩＤ１４を生成することが可能となる。
比較器１２は、メモリコントローラ２から貫通電極３ａを介して入力されるＩＤ信号（識別情報を探知する信号）とＩＤ１４とを比較する。ＩＤ一致信号出力回路１３は、比較器１２がＩＤ１４とＩＤ信号とが一致していることを示す出力を発生した際に、ＩＤ一致信号を貫通電極３ｂに出力する。
メモリコントローラ２は、ＩＤ探知回路２ａと、ＩＤレジスタ２ｂとを含む。
ＩＤ探知回路２ａは、積層されたメモリチップ１ａ〜１ｄのそれぞれのＩＤ１４を探知する。
具体的には、ＩＤ探知回路２ａは、ＩＤ探知回路２ａが生成した複数種類のＩＤ信号を１種類ずつ順番に貫通電極３ａを介してメモリチップ１ａ〜１ｄに提供する。ＩＤ探知回路２ａは、あるＩＤ信号を出力した際に貫通電極３ｂを介してＩＤ一致信号を受け付けると、そのときのＩＤ信号をＩＤレジスタ２ｂに格納する。
メモリコントローラ２は、ＩＤレジスタ２ｂに格納されたＩＤ信号、すなわち各メモリチップ１ａ〜１ｄのＩＤ１４を使って各メモリチップ１ａ〜１ｄを区別してアクセスする。
図２は、図１に示したＩＤ生成回路１１の第１の実施例を示したブロック図である。なお、図２において、図１に示したものと同一のものには同一符号を附してある。
図２において、ＩＤ生成回路１１ａは、高周波数（パルス周期が数ns程度）の信号を出力するリングオシレータ（自走発振器）１１ａ１と、数マイクロ秒周期でタイムアップ信号を出力するタイマ１１ａ２と、カウンタ１１ａ３およびセレクタ１１ａ４とを含む。
リングオシレータ１１ａ１は、複数のトランジスタ１１ａ１ａを含む。
カウンタ１１ａ３は、リングオシレータ１１ａ１が出力するパルスの数を計数する。セレクタ１１ａ４は、カウンタ１１ａ３がカウントを開始してから所定の時間が経過した時点で出力されるタイマ１１ａ２のタイムアップ信号が発生した際に、リングオシレータ１１ａ１の出力をカウンタ１１ａ３に供給することを停止して、カウンタ１１ａ３での計数を停止させる。ＩＤ生成回路１１ａは、このときのカウンタ１１ａ３の計数値をＩＤ１４とする。
積層されたメモリチップ１ａ〜１ｄのそれぞれは、プロセスばらつきがあるので、リングオシレータ１１ａ１のパルス周期（数マイクロ秒程度）にはプロセスばらつきに起因するわずかな違いが生ずる。
カウンタ１１ａ３は、リングオシレータ１１ａ１が出力するパルスの数をこのパルス周期に対して長い時間（数マイクロ秒程度）に渡って計数するので、各メモリチップ１ａ〜１ｄ間でカウンタ１１ａ３の計数値の差が拡大され、メモリチップ間で異なるＩＤが得られる。
なお、リングオシレータ１１ａ１を構成するトランジスタ１１ａ１ａを小さく設計すれば、プロセスばらつきがリングオシレータ１１ａ１のパルス周期に与える影響がより大きくなり、同じ設計（同じ設計パターン）のＩＤ生成回路１１においてもメモリチップ間で異なる特性を得やすくなる。
タイマ１１ａ２は、ビット長の長いシフトレジスタ１１ａ２ａおよびカウンタ１１ａ２ｂとで、外部クロックを分周する回路である。
シフトレジスタ１１ａ２ａは、初期値が１ビットだけ“Ｈ”で残りのビットが“Ｌ”であり、最上位ビット（後端ビット）の出力が最下位ビット（前端ビット）の入力に接続されている。
シフトレジスタ１１ａ２ａのクロックは外部クロックが使われ、外部クロックのタイミングでシフトレジスタ１１ａ２ａのデータがシフトされる。
シフトレジスタ１１ａ２ａの最上位ビット（後端ビット）の出力は、カウンタ１１ａ２ｂに入力され、カウンタ１１ａ２ｂの最上位ビットがタイマ１１ａ２の出力となる。
タイマ１１ａ２は外部クロックを数マイクロ秒周期に分周するので、タイマ１１ａ２の周期は外部クロックが基準となっており、タイマ１１ａ２が設けられているメモリチップのプロセスに起因してばらついたりしない。
図３は、図１に示した半導体メモリ装置の第１の実施例を示した回路図である。なお、図３において、図１に示したものと同一のものには同一符号を附してある。
図３において、各メモリチップ１ａ〜１ｄは、ＩＤ生成回路１１、比較器１２、ＩＤ一致信号出力回路１３、ゲート回路１５ａ〜１５ｄ、チップ選択信号受付け部としてのＣＳ（チップセレクト）用スイッチ１６ａ〜１６ｄ、ＣＳ信号配線１７、貫通電極（貫通電極バス）３ａ、貫通電極（貫通電極バス）３ｂ、ＣＳ電極指定信号用貫通電極３ｃ１〜３ｃ４、ＣＳ貫通電極３ｄ１〜３ｄ４およびＩＤ生成開始信号用貫通電極３ｅとを含む。
また、各メモリチップ１ａ〜１ｄは、ＣＳ用スイッチ１６ａ〜１６ｄとしての電気ヒューズ等の有効化を行うＣＳ電極有効化手段１８を含む。
本実施例では、ＩＤおよびＩＤ信号とは４ビットのデータを用いる。なお、ＩＤおよびＩＤ信号とは、４ビットのデータに限らず適宜変更可能である。
なお、各メモリチップ１ａ〜１ｄは同一設計なので、以下、メモリチップ１ａについて説明し、メモリチップ１ｂ〜１ｄについての説明を省略する。
貫通電極３ａとＩＤ生成回路１１の出力（ＩＤ）とは、比較器１２の入力端子に接続され、比較器１２の出力はＩＤ一致信号出力回路１３に入力される。
ＩＤ一致信号出力回路１３は、オープンドレイン形式のトランジスタであり、ソースが貫通電極３ｂを介してメモリコントローラ２内のプルアップ抵抗２ａ１に接続されており、他のメモリチップのＩＤ一致信号出力回路１３の出力とワイヤードオア（wired OR）論理を構成している。
ＣＳ貫通電極３ｄ１〜３ｄ４のそれぞれは、メモリコントローラ２と接続し、ＣＳ用スイッチ１６ａ〜１６ｄのいずれかを介してメモリチップ内部のＣＳ信号配線１７に接続可能である。
ＣＳ用スイッチ１６ａ〜１６ｄのうち、メモリチップ１ａ〜１ｄの間で重複しない適当な１つのＣＳ用スイッチ１６を選択して有効（オン）にすれば、メモリチップ内部のＣＳ信号配線１７は、有効にしたＣＳ用スイッチ１６に対応したＣＳ貫通電極３ｄを介してメモリコントローラ２と直接接続される。
メモリコントローラ２からＣＳ貫通電極３ｄおよびＣＳ用スイッチ１６とを介してＣＳ信号配線１７にＣＳ信号が入力されると、ＣＳ信号が入力されたＣＳ信号配線１７が設けられているメモリチップが活性化する。
メモリコントローラ２は、ＩＤ探知回路２ａと、ＩＤレジスタ２ｂと、設定部としてのＣＳ電極指定部２ｃと、半導体チップ制御部としてのＣＳ信号出力部２ｄとを含む。
ＩＤ探知回路２ａは、プルアップ抵抗２ａ１と、カウンタ２ａ２と、出力回路２ａ３と、コンパレータ２ａ４と、ｒｅｆ電圧生成部２ａ５と、制御回路２ａ６とを含む。
カウンタ２ａ２は、ＩＤ信号として自身のカウント値（４ビット）を出力する。具体的には、カウンタ２ａ２は、“LLLL”から“HHHH”まで自身のカウント値をインクリメントしていき、このカウント値を出力回路２ａ３に順番に出力する。
出力回路２ａ３は、カウンタ２ａ２が出力したＩＤ信号を貫通電極３ａへ出力する。
各メモリチップ１ａ〜１ｄは、自己のＩＤと貫通電極３ａから供給されるＩＤ信号とが一致している場合、貫通信号３ｂにＩＤ一致信号を出力する。具体的には、自己のＩＤと貫通電極３ａから供給されるＩＤ信号とが一致している場合、比較器１２は一致出力を発生し、比較器１２が一致出力を発生すると、ＩＤ一致信号出力回路１３は貫通信号３ｂにＩＤ一致信号を出力する。
本実施例では、ＩＤ一致信号出力回路１３の出力抵抗値であるRと、プルアップ抵抗２ａ１の抵抗値であるRcとの関係をR＜Rcとしている。
コンパレータ２ａ４は、貫通電極３ｂの電圧とｒｅｆ電圧生成部２ａ５が生成する電圧ref（プルアップ電圧の半分の電圧）とを比較し、貫通電極３ｂにＩＤ一致信号が供給されたか否かを検出する。具体的には、コンパレータ２ａ４は、ＩＤ一致信号が電圧refより低い電圧の場合に、ＩＤ信号と、いずれかのメモリチップのＩＤとが「一致」したと判定する。
制御回路２ａ６は、コンパレータ２ａ４が貫通電極３ｂにＩＤ一致信号が供給されたことを検出した際、そのときのカウンタ２ａ２のカウント値（ＩＤ）をＩＤレジスタ２ｂに格納する。よって、ＩＤレジスタ２ｂには、メモリチップ１ａ〜１ｄのＩＤが格納される。
ＣＳ電極指定部２ｃは、ＣＳ電極指定信号用貫通電極３ｃ１〜３ｃ４と接続し、ＣＳ電極指定信号用貫通電極３ｃ１〜３ｃ４にＣＳ電極指定用信号を供給して、ＣＳ用スイッチ１６ａ〜１６ｄの中の任意のＣＳ用スイッチ１６を指定する。
メモリコントローラ２は、ＩＤレジスタ２ｂに格納された各メモリチップ１ａ〜１ｄのＩＤとＣＳ電極指定部２ｃとを用いて、各メモリチップ１ａ〜１ｄが有するＣＳ貫通電極３ｄ１〜３ｄ４の中の任意の１つに対応するＣＳ用スイッチ１６を選択し、選択したＣＳ用スイッチ１６を有効にする。
ＣＳ用スイッチ１６は、電気ヒューズあるいはラッチ回路で実現できるが、ＣＳ用スイッチを電気ヒューズで実現した場合、各メモリチップ１ａ〜１ｄのＩＤを探知する処理（以下「ＩＤ探知処理」と称する。）を、積層メモリ組立工程あるいはその後のテスティングなどで行い、一旦ＣＳ用スイッチ１６を有効化（電気ヒューズを短絡）すれば、メモリコントローラ２と積層メモリチップ間のＣＳ信号に関連する接続を固定化することができ、ＩＤ探知処理を再度行う必要がない。
図４は、図３に示した半導体メモリ装置の第１の実施例の動作を説明するためのフローチャートである。
以下、図４を参照して半導体メモリ装置の第１の実施例の動作を説明する。
まず、メモリコントローラ２、具体的には制御回路２ａ６は、制御回路２ａ６内のメモリ（不図示）に、積層しているメモリチップの数を「４」、判明ＩＤ数を「０」と設定する初期化処理を行う（ステップ４ａ）。
メモリコントローラ２、具体的には制御回路２ａ６は、判明ＩＤ数が積層メモリ数である「４」を満たさない間、以下に示すＩＤ探知処理を繰り返す（ステップ４ｂ）。
制御回路２ａ６は、制御回路２ａ６内のメモリに、ｉ＝１と設定する（ステップ４ｃ）。なお、ｉは、ＩＤレジスタ２ｂのレジスタの番号を示す。なお、本実施例では、ＩＤレジスタ２ｂは、レジスタ番号１〜４が付与された４つのレジスタを含む。
次に、制御回路２ａ６は、全メモリチップ１ａ〜１ｄにＩＤを生成させる（ステップ４ｄ）。
具体的には、制御回路２ａ６は、各メモリチップ１ａ〜１ｄのＩＤ生成回路１１にＩＤ生成開始信号を出力する。なお、ＩＤ生成開始信号は、各メモリチップ１ａ〜１ｄに設けられたＩＤ生成開始信号用貫通電極３ｅを介して、各メモリチップ１ａ〜１ｄのＩＤ生成回路１１に供給される。各ＩＤ生成回路１１は、ＩＤ生成開始信号の入力に応じて動作を開始してＩＤ１４を生成する。
制御回路２ａ６は、カウンタ２ａ２を制御して、貫通電極３ａを介して“LLLL”から“HHHH”までのすべての組み合わせについてのＩＤ信号を各メモリチップ１ａ〜１ｄに送信させる（ステップ４ｅ、４ｆ）。
制御回路２ａ６は、コンパレータ２ａ４の出力に基づいてメモリチップ１ａ〜１ｄのいずれかからＩＤ一致信号が出力されたか判定する（ステップ４ｇ）。
メモリチップ１ａ〜１ｄのいずれかのメモリチップからＩＤ一致信号が出力された場合は、制御回路２ａ６は、ＩＤ一致信号が出力されたＩＤ（カウンタ２ａ２のカウント値）をＩＤレジスタ２ｂのレジスタ番号ｉ番（はじめはＩＤレジスタ番号が１番）のレジスタに登録し、判明ＩＤ数およびｉを１増やす（ステップ４ｈ、４ｉ）。
制御回路２ａ６は、カウンタ２ａ２のカウント値、すなわちＩＤ信号が“HHHH”になっても判明ＩＤ数が「４」に達していなければ、ＩＤを同じくする複数のメモリチップがあったという実在しない状態を意味するので、不具合が生じたと判断し、動作をステップ４ｅに戻し、再度、貫通電極３ａを介して“LLLL”から“HHHH”までのすべての組み合わせについてのＩＤ信号を各メモリチップ１ａ〜１ｄに送信させ、上記と同様の処理を行う。
制御回路２ａ６は、カウンタ２ａ２のカウント値、すなわちＩＤ信号が“HHHH”になった状態で、判明ＩＤ数が「４」であれば、次のＣＳ有効化処理へ進む。
制御回路２ａ６は、ＩＤレジスタ２ｂのレジスタ番号１番のレジスタに入っているＩＤを使って、そのＩＤに対応するメモリチップを選択し、選択したメモリチップにおいて、ＣＳ貫通電極３ｄ１に対応するＣＳ用スイッチ１６ａを選択する。
具体的には、制御回路２ａ６は、ＩＤレジスタ２ｂのレジスタ番号１番のレジスタに入っているＩＤを読み出し、読み出したＩＤを出力回路２ａ３を介して貫通電極３ａに出力する。ＩＤレジスタ２ｂのレジスタ番号１番のレジスタに入っているＩＤと同じＩＤを有するメモリチップでは、比較器１２の出力が“Ｈ”となり、ゲート回路１５ａ〜１５ｄが開く。本実施例では、この状態が、ＩＤレジスタ２ｂのレジスタ番号１番のレジスタに入っているＩＤに対応するメモリチップが選択された状態となる。
続いて、ＣＳ電極指定部２ｃが、ＣＳ貫通電極３ｄ１に対応するＣＳ用スイッチ１６ａをオンさせるＣＳ電極３ｄ１指定信号をＣＳ電極指定用貫通電極３ｃ１に出力すると、ＣＳ電極３ｄ１指定信号は、ＩＤレジスタ２ｂのレジスタ番号１番のレジスタに入っているＩＤに対応するメモリチップが有するゲート回路１５ａを通過して、ＣＳ用スイッチ１６ａを選択する。
よって、ＩＤレジスタ２ｂのレジスタ番号１番のレジスタに入っているＩＤに対応するメモリチップが有するＣＳ信号配線１７は、ＣＳ貫通電極３ｄ１に供給されるＣＳ信号が入力されるように設定可能となる。
続いて、制御回路２ａ６は、ＩＤレジスタ２ｂのレジスタ番号２番のレジスタに入っているＩＤを使って、そのＩＤに対応するメモリチップを選択し、選択したメモリチップにおいて、ＣＳ貫通電極３ｄ２に対応するＣＳ用スイッチ１６ｂを選択する。
具体的には、制御回路２ａ６は、ＩＤレジスタ２ｂのレジスタ番号２番のレジスタに入っているＩＤを読み出し、読み出したＩＤを出力回路２ａ３を介して貫通電極３ａに出力する。ＩＤレジスタ２ｂのレジスタ番号２番のレジスタに入っているＩＤと同じＩＤを有するメモリチップでは、比較器１２の出力が“Ｈ”となり、ゲート回路１５ａ〜１５ｄが開く。本実施例では、この状態が、ＩＤレジスタ２ｂのレジスタ番号２番のレジスタに入っているＩＤに対応するメモリチップが選択された状態となる。
続いて、ＣＳ電極指定部２ｃが、ＣＳ貫通電極３ｄ２に対応するＣＳ用スイッチ１６ｂをオンさせるＣＳ電極３ｄ２指定信号をＣＳ電極指定用貫通電極３ｃ２に出力すると、ＣＳ電極３ｄ２指定信号は、ＩＤレジスタ２ｂのレジスタ番号２番のレジスタに入っているＩＤに対応するメモリチップが有するゲート回路１５ｂを通過して、ＣＳ用スイッチ１６ｂを選択する。
よって、ＩＤレジスタ２ｂのレジスタ番号２番のレジスタに入っているＩＤに対応するメモリチップが有するＣＳ信号配線１７は、ＣＳ貫通電極３ｄ２に供給されるＣＳ信号が入力されるように設定可能となる。
続いて、制御回路２ａ６は、ＩＤレジスタ２ｂのレジスタ番号３番のレジスタに入っているＩＤを使って、そのＩＤに対応するメモリチップを選択し、選択したメモリチップにおいて、ＣＳ貫通電極３ｄ３に対応するＣＳ用スイッチ１６ｃを選択する。
具体的には、制御回路２ａ６は、ＩＤレジスタ２ｂのレジスタ番号３番のレジスタに入っているＩＤを読み出し、読み出したＩＤを出力回路２ａ３を介して貫通電極３ａに出力する。ＩＤレジスタ２ｂのレジスタ番号３番のレジスタに入っているＩＤと同じＩＤを有するメモリチップでは、比較器１２の出力が“Ｈ”となり、ゲート回路１５ａ〜１５ｄが開く。本実施例では、この状態が、ＩＤレジスタ２ｂのレジスタ番号３番のレジスタに入っているＩＤに対応するメモリチップを選択した状態となる。
続いて、ＣＳ電極指定部２ｃが、ＣＳ貫通電極３ｄ３に対応するＣＳ用スイッチ１６ｃをオンさせるＣＳ電極３ｄ３指定信号をＣＳ電極指定用貫通電極３ｃ３に出力すると、ＣＳ電極３ｄ３指定信号は、ＩＤレジスタ２ｂのレジスタ番号３番のレジスタに入っているＩＤに対応するメモリチップが有するゲート回路１５ｃを通過して、ＣＳ用スイッチ１６ｃを選択する。
よって、ＩＤレジスタ２ｂのレジスタ番号３番のレジスタに入っているＩＤに対応するメモリチップが有するＣＳ信号配線１７は、ＣＳ貫通電極３ｄ３に供給されるＣＳ信号が入力されるように設定可能となる。
続いて、制御回路２ａ６は、ＩＤレジスタ２ｂのレジスタ番号４番のレジスタに入っているＩＤを使って、そのＩＤに対応するメモリチップを選択し、選択したメモリチップにおいて、ＣＳ貫通電極３ｄ４に対応するＣＳ用スイッチ１６ｄを選択する。
具体的には、制御回路２ａ６は、ＩＤレジスタ２ｂのレジスタ番号４番のレジスタに入っているＩＤを読み出し、読み出したＩＤを出力回路２ａ３を介して貫通電極３ａに出力する。ＩＤレジスタ２ｂのレジスタ番号４番のレジスタに入っているＩＤと同じＩＤを有するメモリチップでは、比較器１２の出力が“Ｈ”となり、ゲート回路１５ａ〜１５ｄが開く。本実施例では、この状態が、ＩＤレジスタ２ｂのレジスタ番号４番のレジスタに入っているＩＤに対応するメモリチップが選択された状態となる。
続いて、ＣＳ電極指定部２ｃが、ＣＳ貫通電極３ｄ４に対応するＣＳ用スイッチ１６ｄをオンさせるＣＳ電極３ｄ４指定信号をＣＳ電極指定用貫通電極３ｃ４に出力すると、ＣＳ電極３ｄ４指定信号は、ＩＤレジスタ２ｂのレジスタ番号４番のレジスタに入っているＩＤに対応するメモリチップが有するゲート回路１５ｄを通過して、ＣＳ用スイッチ１６ｄを選択する。
よって、ＩＤレジスタ２ｂのレジスタ番号４番のレジスタに入っているＩＤに対応するメモリチップが有するＣＳ信号配線１７は、ＣＳ貫通電極３ｄ４に供給されるＣＳ信号が入力されるように設定可能になる（ステップ４ｊ〜４ｌ）。
続いて、メモリコントローラ２は、全メモリチップ１ａ〜１ｄのＣＳ用スイッチ１６を有効化する。例えば、ＣＳ用スイッチ１６を電気フューズで実現する場合は、ステップ４ｊ〜４ｌで選択されたＣＳ用スイッチ１６の電気フューズを起動し、ＣＳ貫通電極と３ｄとＣＳ信号配線１７との接続を固定化する（ステップ４ｍ）。
以上の処理により、メモリコントローラ２は、ＣＳ信号出力部２ｄがＣＳ貫通電極３ｄ１〜３ｄ４に出力するＣＳ信号によって、積層されたメモリチップ１ａ〜１ｄのそれぞれを区別してアクセスすることができるようになる。
以上、４積層のメモリの場合について説明してきたが、本発明の実施において積層数およびチップの機能は制限されない。
本実施例によれば、CoC構造の積層メモリのように、複数の同一設計の半導体チップが同一機能どうしの電極を接続されていても、制御部（メモリコントローラ）が各半導体チップを区別してアクセスできる。その理由は、各半導体チップが識別情報生成部（ＩＤ生成回路）を含んでいるからである。
また、各識別情報生成部が、同一設計であっても半導体チップ毎に異なる識別情報を生成できるのは、識別情報生成部が自走発振器を用いて識別情報を生成しており、その自走発振器の発振周期が半導体チップ毎のプロセスばらつきに起因して異なり、また、この発振周期の差を拡大しているからである。
図５は、図１および図３に示したＩＤ生成回路１１の第２の実施例を示したブロック図である。なお、図５において、図２に示したものと同一構成のものには同一符号を附してある。
図５おいて、ＩＤ生成回路１１ｂは、リングオシレータ１１ａ１と、４ビットシフトレジスタ１１ｂ１と、n分周器１１ｂ２とを含む。
シフトレジスタ１１ｂ１は、リングオシレータ１１ａ１の出力を、ｎ分周器１１ｂ２の出力タイミング、具体的には外部クロックのｎ分周の出力タイミングでサンプリングしていき、４ビット分蓄積されたらサンプリングを停止する。ＩＤ生成回路１１ｂは、シフトレジスタ１１ｂ１の４ビットデータをＩＤとする。
ＩＤ生成回路１１ｂは、図２に示したＩＤ生成回路１１ａが必要としていたセレクタを不要にできるので、ＩＤ生成回路１１ａに比べて構成の簡略化が図れる。
図６は、図１および図３に示したＩＤ生成回路１１の第３の実施例を示したブロック図である。なお、図６において、図２に示したものと同一構成のものには同一符号を附してある。
図６において、ＩＤ生成回路１１ｃは、リングオシレータ１１ａ１と、４ビットシフトレジスタ１１ｃ１と、１ｍｓ〜１ｓの時間が経過した際にタイムアップ信号を出力する自走タイマ１１ｃ２およびセレクタ１１ｃ３とを含む。
シフトレジスタ１１ｃ１は、リングオシレータ１１ａ１の出力をセレクタ１１ｃ３から出力される内部クロックでサンプリングしていき、自走タイマ１１ｃ２がタイムアップ信号を出力するタイミングでセレクタ１１ｃ３から供給される内部クロックが停止することによってサンプリングを停止する。ＩＤ生成回路１１ｃは、シフトレジスタ１１ｃ１の４ビットデータをＩＤとする。
図７は、本発明の実施例の半導体メモリ装置の第２の実施例の基本構成を示した説明図である。なお、図７において、図１に示したものと同一構成のものには同一符号を附してある。
図７において、半導体メモリ装置は、半導体チップとしてのメモリチップ１０１ａ〜１０１ｄと、制御部としてのメモリコントローラ２０とを含む。なお、半導体チップは、メモリチップに限るものではなく適宜変更可能である。
メモリチップ１０１ａ〜１０１ｄは積層されている。なお、メモリチップの数は４つに限らず適宜変更可能である。また、メモリコントローラ２０とメモリチップ１０１ａ〜１０１ｄとは、積層関係にあってもなくてもよい。
各メモリチップ１０１ａ〜１０１ｄは、回路、回路配置および配線に関して同じ設計がなされている。つまり、本実施例では、メモリチップの積層位置に応じてメモリチップのパターンを変える設計を行っていない。
各メモリチップ１０１ａ〜１０１ｄには、メモリチップ上の同じ位置に貫通電極３が形成されている。本実施例では、各メモリチップ１０１ａ〜１０１ｄに、複数の貫通電極３が形成してある。
各メモリチップに形成されている貫通電極３は、上および／または下に積層されたメモリチップに形成されている貫通電極３と電気的に接続される。電気的に接続された複数の貫通電極３は、貫通電極バスを形成する。貫通電極バスは、メモリコントローラ２０と電気的に接続する。
本実施例では、貫通電極３として、メモリコントローラ２０が出力するＩＤ信号が入力される貫通電極３ａと、各メモリチップ１０１ａ〜１０１ｄが出力するＩＤ通知信号（ＩＤ）が入力される貫通電極３ｆとを含む。なお、貫通電極３ｆは、各ＩＤ通知信号（ＩＤ）のビット数と同じ数だけ設けてあり、各貫通電極３ｆには、各ＩＤ通知信号（ＩＤ）の同じ桁のビットデータが供給される。
各メモリチップ１０１ａ〜１０１ｄは、ＩＤ生成回路１１１と、比較器１２と、ＩＤ信号出力回路１１３とを含む。
ＩＤ生成回路１１１は、ＩＤ生成回路１１１が設けられているメモリチップのＩＤ（自己を示す識別情報）１１４を生成する。具体的には、自己の製造プロセスに応じたＩＤ１４を生成する。よって、各メモリチップ１０１ａ〜１０１ｄに設けられているＩＤ生成回路１１１同士が同じ設計であっても、各ＩＤ生成回路１１１さらに言えば各半導体チップ１０１ａ〜１０１ｄのプロセスのばらつきによって、各ＩＤ生成回路１１１は互いに異なるＩＤ１１４を生成することが可能となる。
ＩＤ生成回路１１１が生成するＩＤ１１４は、ｎビット構成（ただしｎ≧積層メモリ数）で、ｎビットのうち１ビットだけ“H”でその他のビットは“L”という形式である（なお、“H”と“L”は逆でもよい)。
メモリチップ１０１ａ〜１０１ｄのそれぞれは、貫通電極３ｆとしてｎ個のＩＤ信号出力用貫通電極を有している。メモリチップ１０１ａ〜１０１ｄのそれぞれは、１つのＩＤ信号出力用貫通電極へＩＤ１１４の１ビットを出力し、ｎ個のＩＤ信号出力用貫通電極を用いてｎビットのＩＤ１１４を出力する。なお、ｎ個のＩＤ信号出力用貫通電極と、ｎビットのＩＤ１１４とはビット単位で対応している。
各メモリチップ１０１ａ〜１０１ｄは、メモリコントローラ２０からＩＤ生成信号が供給された際、ＩＤ１１４の“H”のビットに対応したＩＤ信号出力用貫通電極に“L”信号を同時に出力する。
メモリコントローラ２０は、ＩＤ探知回路２０ａを含み、ＩＤ信号出力用貫通電極バス３ｂの“L”出力のビット数を数え、それが積層メモリ数と一致すればＩＤはユニークに決定したと判断する。
また、メモリコントローラ２０は、“L”出力のビット数が積層メモリ数と一致しなければ、一致するまで、各メモリチップ１０１ａ〜１０１ｄのＩＤ生成回路１１１にＩＤ生成信号が供給し、ＩＤ１１４の生成を繰り返させる。
本実施例では、メモリコントローラ２０によるＩＤ１１４の探知は、図３に示した第１の実施例のようにＩＤ生成回路が生成する可能性のあるＩＤの組み合わせを全て試す必要がなくなるので短い時間でＩＤ探知できる。
図８は、図７に示したＩＤ生成回路１１１の実施例を示したブロック図である。なお、図８において、図７および図２に示したものと同一のものには同一符号を附してある。
図８において、生成回路１１１は、リングオシレータ１１ａ１と、セレクタ１１１ａと、ｎビットのシフトレジスタ１１１ｂとを含む。
リングオシレータ１１ａ１の出力は、セレクタ１１１ａを介してシフトレジスタ１１１ｂのクロック入力端子へ入力される。シフトレジスタ１１１ｂの初期値は、例えば“LLL...H”というように１ビットだけ“H”とする。
シフトレジスタ１１１ｂの後端出力は、シフトレジスタ１１１ａの前端入力へ接続されている。これにより、シフトレジスタ１１１ｂのビットパターンは、リングオシレータ１１ａ１が出力するパルスによってシフトされ、“LLL..”の連続パターン中で“H”の位置が前端から後端へ移動するが、シフトレジスタ１１１ｂの後端出力は前端入力に戻されているので、後端まで来た“H”は前端へ戻される。
なお、セレクタ１１１ａは、リングオシレータ１１ａ１の出力と“L”信号のいずれかを選択して出力する。セレクタ１１１ａは、シフトレジスタ１１１ｂを停止させるとき“L”信号を選択し、選択した“L”信号を出力する。
ＩＤ生成回路１１１は、シフトレジスタ１１１ｂを停止させたときのシフトレジスタ１１１ｂのビットパターンをＩＤ１１４とする。
図９は、図７に示した半導体メモリ装置の第２の実施例を示した回路図である。なお、図９において、図３および図７に示したものと同一構成のものには同一符号を附してある。
図９において、各メモリチップ１０１ａ〜１０１ｄは、ＩＤ生成回路１１１、比較器１２、ｎ個のＩＤ信号出力回路１１３、ゲート回路１５ａ〜１５ｄ、ＣＳ用スイッチ１６ａ〜１６ｄ、ＣＳ信号配線１７、貫通電極（貫通電極バス）３ａ、ＣＳ電極指定信号用貫通電極３ｃ１〜３ｃ４、ＣＳ貫通電極３ｄ１〜３ｄ４、ＩＤ生成開始信号用貫通電極３ｅおよびｎ個の貫通電極（貫通電極バス）３ｆを含む。
また、各メモリチップ１０１ａ〜１０１ｄは、ＣＳ用スイッチ１６ａ〜１６ｄとしての電気ヒューズ等の有効化を行うＣＳ電極有効化手段１１８を含む。
なお、各メモリチップ１０１ａ〜１０１ｄは同一設計なので、以下、メモリチップ１０１ａについて説明し、メモリチップ１０１ｂ〜１０１ｄについての説明を省略する。
比較器１２は、貫通電極３ａから提供されるＩＤ信号とＩＤ生成回路１１１が生成したＩＤとを比較する。
ｎ個のＩＤ信号出力回路１１３のそれぞれは、オープンドレイン形式のトランジスタである。ｎ個のＩＤ信号出力回路１１３のそれぞれは、メモリコントローラ２０内に設けられたｎ個のプルアップ抵抗２０ａ１のいずれか１つと接続されており、他のメモリチップのＩＤ信号出力回路１１３の出力とワイヤードオア（wired OR）論理を構成している。
メモリコントローラ２０からＣＳ貫通電極３ｄおよびＣＳ用スイッチ１６とを介してＣＳ信号配線１７にＣＳ信号が入力されると、ＣＳ信号が入力されたＣＳ信号配線１７が設けられているメモリチップが活性化する。
メモリコントローラ２０は、ＩＤ探知回路２０ａと、ＩＤレジスタ２ｂと、ＣＳ電極指定部２ｃと、ＣＳ信号出力部２ｄとを含む。
ＩＤ探知回路２０ａは、ｎ個のプルアップ抵抗２０ａ１と、制御回路２０ａ２と、ｎ個のコンパレータ２０ａ３と、ｒｅｆ電圧生成部２０ａ４とを含む。
制御回路２０ａ２は、ＩＤ生成開始信号用貫通電極３ｅを介してＩＤ生成開始信号を各メモリチップ１０１ａ〜１０１ｄ、具体的には各ＩＤ生成回路１１１に提供する。各ＩＤ生成回路１１１は、ＩＤ生成開始信号を受け付けるとｎビットのＩＤを生成する。
ＩＤ生成回路１１１が生成したｎビットのＩＤは、ビットごとにＩＤ信号出力回路１１３からｎ個の貫通電極３ｆに出力される。
ｎ個の貫通電極（貫通電極バス）３ｆは、各メモリチップ１０１ａ〜１０１ｄのＩＤの中で“H”のビットがある箇所だけ“L”が出力される。
なお、本実施例では、ＩＤ信号出力回路１１３の出力抵抗値であるRと、プルアップ抵抗２０ａ１の抵抗値であるRcとの関係をR＜Rcとしている。
メモリコントローラ２０に入力されたＩＤ通知信号は、ビットごとに各コンパレータ２０ａ３で判定される。
コンパレータ２０ａ３は、論理閾値電圧としてプルアップ電圧の半分の電圧Vrefがｒｅｆ電圧生成部２０ａ４より与えられており、ＩＤ通知信号の電圧が電圧Vrefより低い電圧の場合に、そのビットに、いずれかのメモリチップのＩＤの“H”ビットがあると判定する。
制御回路２０ａ２は、各メモリチップ１０１ａ〜１０１ｄのＩＤの“H”ビットと判定されたビット数の総計が積層メモリ数（ここでは「４」）と等しいか確認し、等しければ全メモリチップ１０１ａ〜１０１ｄは重複しないＩＤを得ていることになるので、各メモリチップ１０１ａ〜１０１ｄのＩＤの探知を完了する。
図１０は、“H”の総計が積層メモリ数と等しいか否かを判定するＩＤ探知完了判定回路の例を示す（なお、以下の実施例ではｎ＝８の場合で説明する。）。なお、ＩＤ探知完了判定回路は、制御回路２０ａ２に含まれる。
ＩＤ探知完了判定回路は、ｎ×１ビット（＝1ビット×ｎ項）加算器２０ａ２１と、ｎビット比較器２０ａ２２とを含む。
ｎ×１ビット加算器２０ａ２１は、ＩＤ通知信号（ＩＤ）の各ビットを加算して“H”の総計を出力する。比較器２０ａ２２は、ｎ×１ビット加算器２０ａ２１の出力と予めレジスタ２０ａ２３に設定された積層メモリチップ数と比較し、ｎ×１ビット加算器２０ａ２１の出力と積層メモリチップ数とが一致すれば“H”を出力する。本実施例では、このようにして“H”の総計が積層メモリ数と等しいか判定する。
図９に戻って、メモリコントローラ２０は、全メモリチップ１０１ａ〜１０１ｄのＩＤの探知が終了すると、次に、個々のメモリチップ１０１ａ〜１０１ｄのＣＳ用スイッチ１６を各メモリチップップ間で重複しないように選択し、選択したＣＳ用スイッチ１６を有効化していく。
ＣＳ用スイッチ１６は、電気ヒューズあるいはラッチ回路で実現できるが、ＣＳ用スイッチを電気ヒューズで実現した場合、各メモリチップのＩＤを探知する処理を、積層メモリ組立工程あるいはその後のテスティングなどで行い、一旦スイッチを有効化（電気ヒューズを短絡）すれば、メモリコントローラ２と積層メモリチップ間のＣＳ信号に関連する接続を固定化することができ、ＩＤ探知処理を再度行う必要がない。
なお、積層されるメモリチップを単体でテストする場合、メモリチップを単体で使用できるようにメモリチップ単体のＣＳ電極（ＣＳ貫通電極）としてデフォルトの電極（例えばＣＳ貫通電極３ｄ１）を設定し、ＩＤを生成しない場合は、デフォルトの電極にＣＳ信号が入力された場合にメモリチップが活性化するように設計するとよい（図１６参照）。
また、ＩＤを直接用いて単体としてのメモリチップをアクセスする場合は、ＩＤ生成回路１１１はＩＤとして上述した通り“LLL... HL”または“LLL...LLH”などの所定の初期値を持っているので、この初期値をＩＤとして用いることができるのは言うまでもない。
図１１は、図９に示した半導体メモリ装置の第２の実施例の動作を説明するためのフローチャートである。
以下、図１１を参照して、半導体メモリ装置の第２の実施例の動作を説明する。
まず、メモリコントローラ２０、具体的には制御回路２０ａ２は、制御回路２０ａ２内のメモリ（不図示）に、積層しているメモリチップの数を「４」と設定する初期化処理を行う（ステップ１１ａ）。
メモリコントローラ２０、具体的には制御回路２０ａ２は、ＩＤ通知信号の“H”のビット数が積層メモリ数である「４」に満たさない間、以下に示すＩＤ探知処理を繰り返す（ステップ１１ｂ）。
制御回路２０ａ２は、まず全メモリチップ１０１ａ〜１０１ｄにＩＤを生成させる（ステップ１１ｃ）。
具体的には、制御回路２０ａ２は、各メモリチップ１０１ａ〜１０１ｄのＩＤ生成回路１１１にＩＤ生成開始信号を供給する。なお、ＩＤ生成開始信号は、各メモリチップ１０１ａ〜１０１ｄに設けられたＩＤ生成開始信号用貫通電極３ｅを介して、各メモリチップ１０１ａ〜１０１ｄのＩＤ生成回路１１１に供給される。
ＩＤ生成回路１１１は、ＩＤ生成開始信号の入力に応じてＩＤを生成する。なお、ＩＤ生成回路１１１が生成するＩＤは、ｎビットのうち１つのビットだけが“Ｈ”のデータである。
各メモリチップ１０１ａ〜１０１ｄのＩＤ生成回路１１１が生成した各ＩＤは、ＩＤ通知信号として、ビットごとにＩＤ信号出力回路１１３から貫通電極３ｆを介してメモリコントローラ２０に供給される（ステップ１１ｄ）。
制御回路２０ａ２は、ＩＤ通知信号の“H”ビットの数を計数し、計数した値と積層メモリ数とが一致するか否か判定する（ステップ１１ｅ）。
ステップ１１ｅにおいて、ＩＤ通知信号の“H”のビット数を計数した値と積層メモリ数とが一致すると、メモリコントローラ２０は、具体的には制御回路２０ａ２は、ＩＤレジスタ２ｂのレジスタ番号１〜４のレジスタに、４種類のＩＤ（例えば、ＩＤ生成回路１１１が４ビットのＩＤを生成する場合は、“HLLL”と“LHLL”と“LLHL”と“LLLH”）を１つずつ登録する（ステップ１１ｆ、１１ｇ、１１ｈ）。
ステップ１１ｅにおいて、ＩＤ通知信号の“H”のビット数を計数した結果が積層メモリ数と一致していなければ、制御回路２０ａ２は、動作をステップ１１ｃに戻し、ＩＤ通知信号の“H”のビット数が積層メモリ数と一致するまで、再び全メモリチップ１０１ａ〜１０１ｄにＩＤを生成させる。
制御回路２０ａ２は、メモリチップ１０１ａ〜１０１ｄのそれぞれのＩＤを探知したら、次のＣＳ有効化処理へ進む。なお、ＣＳ有効化処理は、図４で示したＣＳ有効化処理（具体的には、ステップ４ｊ〜４ｍ）と同様である。
以上の処理により、メモリコントローラ２０は、ＣＳ信号出力部２ｄがＣＳ貫通電極３ｄ１〜３ｄ４に出力するＣＳ信号によって、積層されたメモリチップ１０１ａ〜１０１ｄのそれぞれを区別してアクセスすることができるようになる。
以上、４積層のメモリの場合について説明してきたが、本発明の実施において積層数およびチップの機能は制限されない。
本実施例によれば、CoC構造の積層メモリのように、複数の同一設計の半導体チップが同一機能どうしの電極を接続されていても、制御部（メモリコントローラ）が各半導体チップを区別してアクセスできる。その理由は、各半導体チップが識別情報生成部（ＩＤ生成回路）を含んでいるからである。
また、各識別情報生成部が、同一設計であっても半導体チップ毎に異なる識別情報を生成できるのは、識別情報生成部が自走発振器を用いて識別情報を生成しており、その自走発振器の発振周期が半導体チップ毎のプロセスばらつきに起因して異なり、また、この発振周期の差を拡大しているからである。
また、本実施例では、ＩＤ探知を行う際に、メモリチップが生成する可能性のあるＩＤのすべてを制御回路２０ａ２が生成しなくて済む。
図１２は、本発明の実施例の半導体メモリ装置の第３の実施例の基本構成を示した説明図である。なお、図１２において、図１または図３に示したものと同一構成のものには同一符号を附してある。
図１２において、半導体メモリ装置は、半導体チップとしてのメモリチップ２０１ａ〜２０１ｄと、制御部としてのメモリコントローラ２１とを含む。なお、半導体チップは、メモリチップに限るものではなく適宜変更可能である。
図１２に示した実施例と図１および図３に示した実施例との大きな相違点は、図１２に示した実施例では、図１および図３で示した実施例で用いたＩＤをチップアドレスとして用いている点である。よって、図１２に示した実施例は、図１および図３で示した実施例で用いたＩＤをチップアドレスと読み替えることにより、容易に理解することが可能である。なお、図１２では、図１および図３に示した実施例においてＩＤをチップアドレスと変更した例を示しているが、本実施例は、図７および図９に示した実施例においてＩＤをチップアドレスと変更したものであってもよい。
メモリチップ２０１ａ〜２０１ｄは積層されている。なお、メモリチップの数は４つに限らず適宜変更可能である。また、メモリコントローラ２１とメモリチップ２０１ａ〜２０１ｄとは、積層関係にあってもなくてもよい。
各メモリチップ２０１ａ〜２０１ｄは、回路、回路配置および配線に関して同じ設計がなされている。つまり、本実施例では、メモリチップの積層位置に応じてメモリチップのパターンを変える設計を行っていない。
各メモリチップ２０１ａ〜２０１ｄには、メモリチップ上の同じ位置に貫通電極３が形成されている。本実施例では、各メモリチップ２０１ａ〜２０１ｄに、複数の貫通電極３が形成してある。
各メモリチップに形成されている貫通電極３は、上および／または下に積層されたメモリチップに形成されている貫通電極３と電気的に接続される。電気的に接続された複数の貫通電極３は、貫通電極バスを形成する。貫通電極バスは、メモリコントローラ２１と電気的に接続する。
本実施例では、貫通電極３として、メモリコントローラ２１が出力するチップアドレス信号が入力される貫通電極（貫通電極バス）３ｇと、各メモリチップ２０１ａ〜２０１ｄが出力するアドレス一致信号が入力される貫通電極（貫通電極バス）３ｈとを含む。
各メモリチップ２０１ａ〜２０１ｄは、チップアドレス生成回路２１１と、比較器１２と、アドレス一致信号出力回路２１３とを含む。
チップアドレス生成回路２１１は、図１に示したＩＤ生成回路１１と同一構成であり、チップアドレス生成回路２１１は、生成したＩＤをチップアドレスとする。
メモリコントローラ２１は、アドレス探知回路２１ａを含む。アドレス探知回路２１ａは、各メモリチップ２０１ａ〜２０１ｄのチップアドレスを探知する。
本実施例では、図１に示したＩＤ生成回路１１の代わりにチップアドレス生成回路２１１を用い、ＩＤ一致信号出力回路１３の代わりにアドレス一致信号出力回路２１３を用い、貫通電極バス３ａの代わりにチップアドレス信号入力貫通電極バス３ｇを用い、貫通電極バス３ｂの代わりにアドレス一致信号が入力される貫通電極（貫通電極バス）３ｈを用い、ＩＤ探知回路２ａの代わりにアドレス探知回路２１ａを用いている。
図１３は、図１２に示した半導体メモリ装置の第３の実施例を示した回路図である。なお、図１３において、図３および図１２に示したものと同一設計のものには同一符号を附してある。
図１３において、図３と同じく４つのメモリチップ２０１ａ〜２０１ｄが積層されているが、チップアドレス生成回路２１１が生成するＩＤがチップアドレスとして用いられており、図３に示したＣＳ電極有効化手段１８（ＣＳ用スイッチ１６）が、図１３ではアドレスデコーダ２１９中のチップアドレス電極有効化手段２１９ａに変更されている。
図３に示したＣＳ電極有効化手段１８（ＣＳ用スイッチ１６）では、各メモリチップにおいて電気ヒューズなどを用いて４ビットのＣＳ貫通電極３ｄのうち１ビットをＣＳ信号配線１７に接続するが、チップアドレス電極有効化手段２１９ａは、アドレスデコーダ２１９中の電気ヒューズを、チップアドレス信号出力部２１ｄが出力する２ビットのチップアドレス信号のうち自己が生成したチップアドレスに対応したチップアドレス信号に応じてアドレスデコーダ２１９が働くような論理に設定する。
図１３において、各メモリチップ２０１ａ〜２０１ｄは、チップアドレス生成回路２１１、アドレス一致通知手段２１２、ゲート回路１５ａ〜１５ｄ、アドレスデコーダ２１９、貫通電極３ｇ、貫通電極３ｈ、チップアドレス生成信号用貫通電極３ｉ、チップアドレス接続指定用貫通電極３ｊ１〜３ｊ４、チップアドレス貫通電極３ｋ１、３ｋ２とを含む。
アドレス一致通知手段２１２は、比較器１２と、一致信号出力回路２１３とを含む。アドレスデコーダ２１９は、チップアドレス用スイッチ２１６ａ〜２１６ｄとを含む。
メモリコントローラ２１は、アドレス探知回路２１ａと、チップアドレスレジスタ２１ｂと、設定部としてのチップアドレス接続指定部２１ｃと、チップアドレス信号出力部２１ｄとを含む。
具体的には、アドレス探知回路２１ａが、メモリチップ２０１ａ〜２０１ｄが有するチップアドレスを探知し、探知したメモリチップ２０１ａ〜２０１ｄが有するチップアドレスを、チップアドレス２１ｂに格納する。
アドレス探知回路２１ａは、プルアップ抵抗２１ａ１と、制御回路２１ａ２と、コンパレータ２１ａ３と、ｒｅｆ電圧生成部２１ａ４とを含む。
制御回路２１ａ２は、貫通電極３ｉを介してチップアドレス生成信号を各メモリチップ２０１ａ〜２０１ｄ、具体的には各チップアドレス生成回路２１１に提供する。各チップアドレス生成回路２１１は、チップアドレス生成信号を受け付けるとチップアドレスを生成する。なお、本実施例では、各チップアドレス生成回路２１１が生成するチップアドレスは４ビットとする。
制御回路２１ａ２は、チップアドレス信号として “LLLL”から“HHHH”までの４ビットの信号を貫通電極３ｇから１つずつ順番に各メモリチップ２０１ａ〜２０１ｄに提供する。
各メモリチップ２０１ａ〜２０１ｄ、具体的には各一致信号出力回路２１３は、自己のチップアドレスと貫通電極３ｇから供給されるチップアドレス信号とが一致している場合、貫通信号３ｈにアドレス一致信号を出力する。
本実施例では、一致信号出力回路２１３の出力抵抗値であるRと、プルアップ抵抗２１ａ１の抵抗値であるRcとの関係をR＜Rcとしている。
コンパレータ２１ａ３は、貫通電極３ｈの電圧とｒｅｆ電圧生成部２１ａ４が生成する電圧ｒｅｆ（プルアップ電圧の半分の電圧）とを比較し、貫通電極３ｈにアドレス一致信号が供給されたか否かを検出する。具体的には、コンパレータ２１ａ３は、アドレス一致信号が電圧refより低い電圧の場合に、チップアドレス信号と、いずれかのメモリチップのチップアドレスとが「一致」したと判定する。
制御回路２１ａ２は、コンパレータ２１ａ３が貫通電極３ｈにアドレス一致信号が供給されたことを検出した際、そのときのチップアドレス信号をチップアドレスレジスタ２１ｂに格納する。よって、チップアドレスレジスタ２１ｂには、メモリチップ２０１ａ〜２０１ｄのチップアドレスが格納される。
チップアドレス接続指定部２１ｃは、チップアドレス接続指定用貫通電極３ｊ１〜３ｊ４と接続し、チップアドレス接続指定用貫通電極３ｊ１〜３ｊ４にチップアドレス接続指定用信号を供給して、チップアドレス用スイッチ２１６ａ〜２１６ｄの中の任意のチップアドレス用スイッチ２１６を指定する。
具体的には、メモリコントローラ２１は、チップアドレスレジスタ２１ｂに格納されたチップアドレスを順番に貫通電極３ｇに提供していくとともに、チップアドレスの提供に合わせてチップアドレス接続指定部２１ｃからチップアドレス接続指定用貫通電極３ｊ１〜３ｊ４にチップアドレス接続指定用信号を順番に供給して、チップアドレス用スイッチ２１６ａ〜２１６ｄの中の任意のチップアドレス用スイッチ２１６を指定する。
チップアドレス用スイッチ２１６は、電気ヒューズあるいはラッチ回路で実現できるが、チップアドレス用スイッチを電気ヒューズで実現した場合、各メモリチップのチップアドレスを探知する処理（以下「チップアドレス探知処理」と称する。）を、積層メモリ組立工程あるいはその後のテスティングなどで行い、一旦スイッチを有効化（電気ヒューズを短絡）すれば、メモリコントローラ２１と積層メモリチップ間のチップアドレスに関連する接続を固定化することができ、チップアドレス探知処理を再度行う必要がない。
また、積層されるメモリを単体でテストできるようにメモリ単体のチップアドレスとしてデフォルトの値（例えば“LL”）を設定し、アドレスを生成しない場合はデフォルトのチップアドレスが入力された場合にメモリが活性化するように設計するとよい。
本実施例によれば、各半導体チップが生成するチップアドレスを用いて、積層した半導体チップを区別してアクセスすることが可能となる。
上記の各実施例では、本発明を、貫通電極を有するCoCの実施例に基づいて説明してきたが、本発明は貫通電極を持つCoCに限るものではない。例えば、本発明は、下記のようなスタックパッケージなどにおいても実施できる。
図１４（ａ）は、ボール端子３０１を持つＰＣＢ基板３０２上にメモリチップ１００が積層され、ボール端子３０１は、ＰＣＢ配線３０２ａおよびスルーホール３０２ｂを介してＰＣＢ基板３０２表面の配線または電極３０２ｃに接続され、電極３０２ｃから積層された各メモリチップ１００の対応する同一機能のチップパッド１００ａに対し、ボンディングワイヤ３０３で共通に配線されている。
図１４（ｂ）は、ボール端子３０１を持つＰＣＢ基板３０２上にメモリチップ１００が設けられているパッケージ３０４が積層されている。この場合も、ボール端子３０１およびＰＣＤ基板３０２のスルーホール３０２ｂを介して積層された各メモリチップ１００の対応する同一機能のチップパッド１００ａに配線３０５が共通に接続されている。
本実施例では、図１４（ａ）および図１４（ｂ）とも積層されたメモリチップ１００に信号配線が共通に接続されており、その電気的接続は上記の実施例で説明したCoCの貫通電極と同様である。
よって、本発明は、図１４（ａ）および図１４（ｂ）に示したようなスタックパッケージにおいても適用することができる。
図１５は、ＣＳ電極有効化手段１８、ＣＳ電極有効化手段１１８およびチップアドレス接続有効化手段２１９ａとして用いる電気ヒューズによるスイッチの一例を示した回路図である。
なお、図１５に示した電気ヒューズによるスイッチの制御端子（具体的には、PASS端子とACTIVE端子）に入力される信号は、メモリコントローラから出力される。よって、電気ヒューズによるスイッチの設定は、メモリコントローラによって実行される。
図１５において、ノードＡ−Ｂ間に絶縁膜を挟むキャパシタ３０６を電気ヒューズとして用いている。
ノードＡ−Ｂ間には、トランスファーゲートによるスイッチＳＷ１およびＳＷ２に挟まれて電気ヒューズ３０６が縦続接続されている。スイッチＳＷ１およびＳＷ２は通常オン状態（PASS=“H”）で用いる。
電気ヒューズ３０６の片端、つまりノードｎ１は、pMOSMP1を介して高電圧電源Vfuseに接続され、ノードｎ２はnMOSMN1を介して低電圧電源VSSに接続されている。
電気ヒューズ３０６はキャパシタなので、何もしなければノードｎ１−ｎ２間は非導通状態となり、スイッチＳＷ１およびＳＷ２を導通状態にしていてもノードＡ−Ｂ間は非導通状態となる。
ここで、電気ヒューズ３０６を用いてノードｎ１−ｎ２間を導通状態にするには、スイッチＳＷ１およびＳＷ２をオフ状態（PASS=“L”）に、またpMOSMP1およびnMOSMN1をオン状態（ACTIVE=“H”）にして、高電圧電源Vfuseの電位をノードｎ１に印加するとともに低電圧電源VSSの電位をノードｎ２に印加する。すると、キャパシタ３０６の両端には高電圧がかかり、キャパシタ３０６の絶縁膜が絶縁破壊を起こしてキャパシタが導通状態になる。
その後、Vfuseに電圧をかけるのを止め、またpMOSMP1およびnMOSMN1をオフ状態（ACTIVE=“L”）に戻し、再度スイッチＳＷ１およびＳＷ２をオン状態（PASS=“H”）とすれば、ノードＡ−Ｂ間は導通状態となる。
以上の動作により、電気ヒューズによるスイッチの有効化がなされる。
図１６は、積層されるメモリチップを積層する前に単体でテストしやすくするために、メモリチップ単体において複数の予備のＣＳ電極（ＣＳ貫通電極）のうち所定のひとつのＣＳ電極をデフォルトのＣＳ電極として使用できるようにしたメモリチップの要部を示した回路図である。
図１６に示した例では、電気ヒューズを起動しない場合は、ＣＳ１電極がＣＳ信号配線１７に電気的に接続されるようになっている。
なお、図１６では説明を簡略化するために予備のＣＳ電極（ＣＳ貫通電極）は、ＣＳ１電極とＣＳ２電極の２つとしている。
ＣＳ１電極とＣＳ２電極とは、トランスファーゲートによるスイッチＳＷ１、スイッチＳＷ２を介していずれもＣＳ信号配線１７へ接続されている。
また、スイッチＳＷ１の制御入力は、電気ヒューズによるスイッチ３０７および３０８を介してそれぞれVDD（“H”レベル)、VSS（“L”レベル）に接続されているともに、導通時の電気ヒューズと比べて非常に高い抵抗値を持つプルアップ抵抗３０９を介してVDD（“H”レベル）に接続されている。
これにより電気ヒューズが非導通状態の場合にもプルアップ抵抗３０９を介して制御入力が“H”にプルアップされてスイッチＳＷ１はオン状態になり、ＣＳ１電極とＣＳ信号配線１７は電気的に接続される。
逆に、ＣＳ２電極のスイッチＳＷ２は、制御入力が導通時の電気ヒューズ３１０および３１１より非常に高い抵抗値を持つプルダウン抵抗３１２を介してVSS（“L”レベル）にプルダウンされ、スイッチＳＷ２はオフ状態になり、ＣＳ２電極とＣＳ信号配線１７は電気的に非導通となる。
しかし、スイッチＳＷ１とＳＷ２のいずれにおいても、“H”側か“L”側かのいずれかの電気ヒューズによるスイッチを導通状態にすると、導通状態の電気ヒューズの抵抗はプルアップ抵抗３０９およびプルダウン抵抗３１２より低く設定されているので、制御入力は導通状態の電気ヒューズを介して“H”または“L”レベルの電位となりスイッチＳＷ１、ＳＷ２のオン／オフが決定される。
本実施例では、スイッチＳＷ１の制御入力を導通時の電気ヒューズより非常に高い抵抗で“H”レベルにプルアップし、スイッチＳＷ２の制御入力を導通時の電気ヒューズより非常に高い抵抗で“L”レベルにプルダウンすることにより、電気ヒューズを起動しない場合にはＣＳ１とＣＳ信号配線１７とを電気的に接続できるので、ＣＳ１電極をデフォルトのＣＳ電極として使用することができる。
以上、予備のＣＳ電極が２つある例について説明したが、予備のＣＳ電極が３つ以上ある場合にも同様の方法を用いてデフォルトのＣＳ電極を設定できる。
また、メモリチップの選択を、ＣＳ信号でなくアドレス信号とした場合にも、同様の方法を用いてデフォルトのアドレスを設定できるのは言うまでもない。
また、各実施例において、積層する半導体チップに貫通電極を斜めに空けたり、積層する半導体チップにブラインドスルーホール構造を形成したりする必要がないので、プロセスの複雑化を防止できる。
以上説明した各実施例において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
本発明の利用分野としては、例えば、積層する半導体チップとしてメモリチップを用いた場合には、大容量メモリ、メモリコンボチップ、メモリ混載パッケージなどが挙げられる。さらに、それらの利用分野としては、ＰＣ（パーソナルコンピュータ）や携帯電話機、小型のデジタル家電装置が挙げられる。
本発明の一実施例の半導体メモリ装置を示したブロック図である。 図１に示したＩＤ生成回路の一例を示したブロック図である。 図１に示した半導体メモリ装置の一例を示した回路図である。 図３に示した半導体メモリ装置の動作を説明するためのフローチャートである。 図１に示したＩＤ生成回路の他の例を示したブロック図である。 図１に示したＩＤ生成回路の他の例を示したブロック図である。 半導体メモリ装置の他の例を示したブロック図である。 図７に示したＩＤ生成回路の一例を示したブロック図である。 図７に示した半導体メモリ装置の一例を示した回路図である。 図７に示した半導体メモリ装置が有するＩＤ探知完了判定回路の一例を示した回路図である。 図９に示した半導体メモリ装置の動作を説明するためのフローチャートである。 半導体メモリ装置の他の例を示したブロック図である。 図１２に示した半導体メモリ装置の一例を示した回路図である。 半導体チップの他の積層例を示した説明図である。 電気ヒューズによるスイッチの一例を示した回路図である。 半導体チップ選択のデフォルト設定の一例を示した回路図である。 従来の積層型半導体チップを示した説明図である。
符号の説明
１ａ〜１ｄ メモリチップ
１１ ＩＤ生成回路
１１ａ ＩＤ生成回路
１１ａ１ 自走発振器
１１ａ１ａ トランジスタ
１１ａ２ タイマ
１１ａ２ａ シフトレジスタ
１１ａ２ｂ カウンタ
１１ａ３ カウンタ
１１ａ４ セレクタ
１１ｂ ＩＤ生成回路
１１ｂ１ シフトレジスタ
１１ｂ２ 分周器
１１ｃ ＩＤ生成回路
１１ｃ１ シフトレジスタ
１１ｃ２ 自走タイマ
１１ｃ３ セレクタ
１２ 比較器
１３ ＩＤ一致信号出力回路
１４ ＩＤ
１５ａ〜１５ｄ ゲート回路
１６ａ〜１６ｄ ＣＳ用スイッチ
１７ ＣＳ信号配線
１８、１１８ ＣＳ電極有効化手段
２ メモリコントローラ
２ａ ＩＤ探知回路
２ａ１ プルアップ抵抗
２ａ２ カウンタ
２ａ３ 出力回路
２ａ４ コンパレータ
２ａ５ ｒｅｆ電圧生成部
２ａ６ 制御回路
２ｂ ＩＤレジスタ
２ｃ ＣＳ電極指定部
２ｄ ＣＳ信号出力部
３ａ 貫通電極
３ｂ 貫通電極
３ｃ１〜３ｃ４ ＣＳ電極指定信号用貫通電極
３ｄ１〜３ｄ４ ＣＳ貫通電極
３ｅ ＩＤ生成開始信号用貫通電極
３ｆ 貫通電極
３ｇ 貫通電極
３ｈ 貫通電極
３ｉ 貫通電極
３ｊ１〜３ｊ４ チップアドレス接続指定用貫通電極
３ｋ１〜３ｋ４ チップアドレス貫通電極
１０１ａ〜１０１ｄ メモリチップ
１１１ ＩＤ生成回路
１１１ａ セレクタ
１１１ｂ シフトレジスタ
１１３ ＩＤ信号出力回路
２０ メモリコントローラ
２０ａ ＩＤ探知回路
２０ａ１ プルアップ抵抗
２０ａ２ 制御回路
２０ａ３ コンパレータ
２０ａ４ ｒｅｆ電圧生成部
２０ａ２１ 加算器
２０ａ２３ 比較器
２０ａ２３ レジスタ
２０１ａ〜２０１ｄ メモリチップ
２１１ チップアドレス生成回路
２１２ アドレス一致通知手段
２１３ アドレス一致信号出力回路
２１６ａ〜２１６ｄ チップアドレス用スイッチ
２１９ アドレスデコーダ
２１９ａ チップアドレス接続有効化手段
２１ メモリコントローラ
２１ａ アドレス探知回路
２１ａ１ プルアップ抵抗
２１ａ２ 制御回路
２１ａ３ コンパレータ
２１ａ４ ｒｅｆ電圧生成部
２１ｂ チップアドレスレジスタ
２１ｃ チップアドレス接続指定部
２１ｄ チップアドレス信号出力部
１００ メモリチップ
１００ａ チップパッド
３０１ ボール端子
３０２ ＰＣＢ基板
３０２ａ 配線
３０２ｂ スルーホール
３０２ｃ 電極
３０３ ボンディングワイヤ
３０４ パッケージ
３０５ 配線
３０６〜３０８ 電気ヒューズ
３０９ プルアップ抵抗
３１０、３１１ 電気ヒューズ
３１２ プルダウン抵抗

Claims (27)

  1. 複数の半導体チップと、該複数の半導体チップを制御する制御部とを含む半導体装置であって、
    前記複数の半導体チップのそれぞれは、自己の製造プロセスに応じた識別情報を生成する識別情報生成部とを含み、
    前記制御部は、前記複数の半導体チップのそれぞれの識別情報を探知し、探知した識別情報に基づいて前記複数の半導体チップのそれぞれを制御することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記制御部は、前記複数の半導体チップを択一的に選択する複数のチップ選択信号を出力し、
    前記複数の半導体チップのそれぞれは、前記複数のチップ選択信号のいずれかを受け付けるように設定可能なチップ選択信号受付け部を含み、
    前記制御部は、
    前記チップ選択信号受付け部が該チップ選択信号受付け部を含む半導体チップを選択するチップ選択信号を受け付けるように前記識別情報に基づいて前記チップ選択信号受付け部を設定する設定部と、
    前記チップ選択信号に基づいて前記複数の半導体チップのそれぞれを制御する半導体チップ制御部とを含むことを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記チップ選択信号受付け部は、特定のチップ選択信号を受け付けるように予め設定されていることを特徴とする半導体装置。
  4. 請求項２または３に記載の半導体装置において、
    前記チップ選択信号受付け部は、スイッチを含み、
    前記設定部は、前記識別情報に基づいて前記スイッチを制御して、前記チップ選択信号受付け部が該チップ選択信号受付け部を含む半導体チップを選択するチップ選択信号を受け付けるように設定することを特徴とする半導体装置。
  5. 請求項２または３に記載の半導体装置において、
    前記チップ選択信号受付け部は、ヒューズを含み、
    前記設定部は、前記識別情報に基づいて前記ヒューズを制御して、前記チップ選択信号受付け部が該チップ選択信号受付け部を含む半導体チップを選択するチップ選択信号を受け付けるように設定することを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記複数の半導体チップのそれぞれは、自己の識別情報を自己のチップアドレスとし、
    前記制御部は、前記複数の半導体チップのそれぞれのチップアドレスを探知し、探知したチップアドレスに基づいて前記複数の半導体チップのそれぞれを制御することを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記制御部は、前記複数の半導体チップを択一的に選択する複数のチップアドレス信号を出力し、
    前記複数の半導体チップのそれぞれは、前記複数のチップアドレス信号のいずれかを受け付けるように設定可能なチップアドレス信号受付け部を含み、
    前記制御部は、
    前記チップアドレス信号受付け部が該チップアドレス信号受付け部を含む半導体チップを選択するチップアドレス信号を受け付けるように前記識別情報に基づいて前記チップアドレス信号受付け部を設定する設定部と、
    前記チップアドレス信号に基づいて前記複数の半導体チップのそれぞれを制御する半導体チップ制御部とを含むことを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記チップアドレス信号受付け部は、特定のチップアドレス信号を受け付けるように予め設定されていることを特徴とする半導体装置。
  9. 請求項７または８に記載の半導体装置において、
    前記チップアドレス信号受付け部は、スイッチを含み、
    前記設定部は、前記識別情報に基づいて前記スイッチを制御して、前記チップアドレス信号受付け部が該チップアドレス信号受付け部を含む半導体チップを選択するチップアドレス信号を受け付けるように設定することを特徴とする半導体装置。
  10. 請求項７または８に記載の半導体装置において、
    前記チップアドレス信号受付け部は、ヒューズを含み、
    前記設定部は、前記識別情報に基づいて前記ヒューズを制御して、前記チップアドレス信号受付け部が該チップアドレス信号受付け部を含む半導体チップを選択するチップアドレス信号を受け付けるように設定することを特徴とする半導体装置。
  11. 請求項１ないし１０のいずれか１項に記載の半導体装置において、
    前記複数の半導体チップは、該複数の半導体チップを貫通する貫通電極によって接続され、
    前記制御部は、前記貫通電極を介して前記複数の半導体チップに前記共通の信号を提供することを特徴とする半導体装置。
  12. 請求項１ないし１０のいずれか１項に記載の半導体装置において、
    前記複数の半導体チップは、ボンディングワイヤによって接続され、
    前記制御部は、前記ボンディングワイヤを介して前記複数の半導体チップに前記共通の信号を提供することを特徴とする半導体装置。
  13. 請求項１ないし１０のいずれか１項に記載の半導体装置において、
    前記複数の半導体チップのそれぞれは、該複数の半導体チップが別々に配設されている基板とともにパッケージを構成し、該パッケージが積層されていることを特徴とする半導体装置。
  14. 請求項１ないし１３のいずれか１項に記載の半導体装置において、
    前記識別情報生成部は、自走発振器と、前記自走発振器の出力に基づいて前記識別情報を生成する識別情報生成回路とを含むことを特徴とする半導体装置。
  15. 請求項１４に記載の半導体装置において、
    前記識別情報生成回路は、前記自走発振器が出力するパルスを所定時間の間カウントした際のカウント値を前記識別情報とするカウンタであることを特徴とする半導体装置。
  16. 請求項１５に記載の半導体装置において、
    前記識別情報生成回路は、さらに、前記所定時間を計時するタイマを含み、
    前記カウンタは、前記タイマの計時内容に基づいて前記パルスを所定時間の間カウントすることを特徴とする半導体装置。
  17. 請求項１６に記載の半導体装置において、
    前記タイマは、外部クロックを分周して前記所定時間を計時することを特徴とする半導体装置。
  18. 請求項１６に記載の半導体装置において、
    前記タイマは、自走式タイマであることを特徴とする半導体装置。
  19. 請求項１４に記載の半導体装置において、
    前記識別情報生成回路は、前記自走発振器が出力するパルスを外部クロックの分周信号に基づいてサンプリングしたサンプリング結果を前記識別情報とするシフトレジスタであることを特徴とする半導体装置。
  20. 請求項１４に記載の半導体装置において、
    前記識別情報生成回路は、１ビットだけ他のビットと異なる値であるｎビットのデータを、前記自走発振器が出力するパルスに基づいて所定の時間循環した結果を前記識別情報とするシフトレジスタであることを特徴とする半導体装置。
  21. 請求項１４に記載の半導体装置において、
    前記識別情報生成部は、所定の初期値を有していることを特徴とする半導体装置。
  22. 請求項１ないし２１に記載の半導体装置において、
    前記複数の半導体チップのそれぞれは、メモリチップであることを特徴とする半導体装置。
  23. 請求項１ないし２２に記載の半導体装置において、
    前記複数の半導体チップは、積層されていることを特徴とする半導体装置。
  24. 複数の半導体チップを制御する制御部が行う半導体チップ制御方法であって、
    前記複数の半導体チップのそれぞれは、自己の製造プロセスに応じた識別情報を生成する識別情報生成部を含み、
    前記複数の半導体チップのそれぞれの識別情報を探知する探知ステップと、
    前記探知ステップで探知した識別情報に基づいて前記複数の半導体チップのそれぞれを制御する制御ステップとを含むことを特徴とする半導体チップ制御方法。
  25. 請求項２４に記載の半導体チップ制御方法において、
    前記複数の半導体チップのそれぞれは、前記制御部が出力する複数のチップ選択信号のいずれかを受け付けるように設定可能なチップ選択信号受付け部を含み、
    前記チップ選択信号受付け部が該チップ選択信号受付け部を含む半導体チップを選択するチップ選択信号を受け付けるように前記識別情報に基づいて前記チップ選択信号受付け部を設定する設定ステップと、
    前記チップ選択信号に基づいて前記複数の半導体チップのそれぞれを制御する半導体チップ制御ステップとを含むことを特徴とする半導体チップ制御方法。
  26. 請求項２４に記載の半導体チップ制御方法において、
    前記複数の半導体チップのそれぞれは、自己の識別情報を自己のチップアドレスとし、
    前記探知ステップは、前記複数の半導体チップのそれぞれのチップアドレスを探知し、
    前記制御ステップは、前記探知ステップで探知したチップアドレスに基づいて前記複数の半導体チップのそれぞれを制御することを特徴とする半導体チップ制御方法。
  27. 請求項２６に記載の半導体チップ制御方法において、
    前記複数の半導体チップのそれぞれは、前記制御部が出力する複数のチップアドレス信号のいずれかを受け付けるように設定可能なチップアドレス信号受付け部を含み、
    前記チップアドレス信号受付け部が該チップアドレス信号受付け部を含む半導体チップを選択するチップアドレス信号を受け付けるように前記識別情報に基づいて前記チップアドレス信号受付け部を設定する設定ステップと、
    前記チップアドレス信号に基づいて前記複数の半導体チップのそれぞれを制御する半導体チップ制御ステップとを含むことを特徴とする半導体チップ制御方法。
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