KR920007535B1 - 식별회로를 구비한 반도체 집적회로 칩 - Google Patents

식별회로를 구비한 반도체 집적회로 칩 Download PDF

Info

Publication number
KR920007535B1
KR920007535B1 KR1019900007481A KR900007481A KR920007535B1 KR 920007535 B1 KR920007535 B1 KR 920007535B1 KR 1019900007481 A KR1019900007481 A KR 1019900007481A KR 900007481 A KR900007481 A KR 900007481A KR 920007535 B1 KR920007535 B1 KR 920007535B1
Authority
KR
South Korea
Prior art keywords
integrated circuit
semiconductor integrated
input
voltage
chip
Prior art date
Application number
KR1019900007481A
Other languages
English (en)
Other versions
KR910020883A (ko
Inventor
전동수
석용식
Original Assignee
삼성전자 주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 김광호 filed Critical 삼성전자 주식회사
Priority to KR1019900007481A priority Critical patent/KR920007535B1/ko
Priority to GB9017779A priority patent/GB2244339B/en
Priority to IT02127490A priority patent/IT1242519B/it
Priority to NL9001837A priority patent/NL194814C/nl
Priority to JP2219871A priority patent/JPH079753B2/ja
Priority to DE4026326A priority patent/DE4026326C2/de
Priority to FR909010474A priority patent/FR2662505B1/fr
Priority to SE9002701A priority patent/SE508000C2/sv
Priority to CN90107204A priority patent/CN1025261C/zh
Priority to SU904830937A priority patent/RU2034306C1/ru
Priority to US07/578,284 priority patent/US5103166A/en
Publication of KR910020883A publication Critical patent/KR910020883A/ko
Application granted granted Critical
Publication of KR920007535B1 publication Critical patent/KR920007535B1/ko
Priority to HK21896A priority patent/HK21896A/xx
Priority to JP2000272748A priority patent/JP3343345B2/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/006—Identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H01L2223/5444—Marks applied to semiconductor devices or parts containing identification or tracking information for electrical read out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

내용 없음.

Description

식별회로를 구비한 반도체 집적회로 칩
제1도는 본 발명에 의한 식별회로를 구비한 반도체 집적회로 칩의 일실시예의 구성도.
제2도는 본 발명에 의한 식별회로를 구비한 반도체 집적회로 칩의 다른 실시에의 구성도.
제1도 및 제2도의 옵션수단의 변형된 실시예의 회로도.
제4도는 본 발명에 의한 식별회로를 구비한 반도체 집적회로 칩의 또 다른 실시예의 구성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 집적회로 칩 2 : 고전압원
3 : 전류계 10 : 내부회로
11A∼11C : 입력보호회로 12A∼12C : 출력버퍼
20, 30 : 식별회로 22, 32 : 전압리미터
24, 24A, 34 : 옵션수단 36 : 스위치수단
IN1∼IN3 : 입력단자 VDD, VSS: 전원공급단자
FU : 퓨즈 M : MOS 트랜지스터
R : 저항
본 발명은 반도체 집적회로 칩에 관한 것으로, 특히 동종의 칩인지 아닌지를 테스트를 통하여 알기위한 식별회로를 칩 내부에 구비한 반도체 집적회로 칩에 관한 것이다.
최근, 반도체 기술의 발전과 더불어 산업 전분야에 걸쳐서 전자시스템화되어 가고 있는 추세이다. 따라서, 각 분야에 따른 특수성 때문에 그에 적절한 전자시스템의 특성화가 요구되고 있다. 그러므로 반도체 제조업자는 사용자의 다양한 요구에 부응하여 제품의 다양화에 노력을 게을리하지 않고 있다. 예컨대, 최근 DRAM의 기억용량이 Mbit단위로 증가됨에 따라 기본동작 모드 이외의 다양한 새로운 동작모드의 개발이 이루어지고 있다. 즉, 현재의 1M 또는 4M DRAM에서는 출력되지 않는 데이터의 수에 따라 1bit, 4bit, 8bit 모드 등으로 분류되고, 입력되는 제어신호에 따라 고속페이지(Fast Page)모드, 니블(Nibble)모드, 스테이틱 칼럼(Static Column)모드 등으로 분류되고 있다.
그러므로 DRAM 공급자는 사용자의 요구에 부응하기 위하여, DRAM의 기본 동작모드 이외의 동작모드를 제조공정단계에서 옵션처리 함으로써 특정 동작모드가 수행될 수 있도록 하여, 여러 가지 선택된 동작모드에 따라 서로 다른 모드를 수행하는 다양한 DRAM을 제공하고 있다. 예컨대, 하나의 DRAM 제조라인에서 고속페이지모드를 기본동작모드로 하고 제조단계에서 옵션처리함에 따라 니블모드 또는 스테이틱 칼럼모드의 DRAM이 각각 생산되고 있다. 이들 옵션처리는 웨이퍼단위로 처리되어 각 모드별로 분류된다. 이후, 제조후 공정(조립공정)에서 웨이퍼는 스크라이빙공정을 통하여 개별의 다이 또는 칩상으로 분리되고 분리된 다이는 특정의 패키지에 다이마운팅, 와이어본딩 및 몰딩등의 과정을 거쳐서 패키징되고 제품검사를 통해 제품의 번호, 제조일자, 제조라인 등의 데이터가 표기되어 최종 제품출하되게 된다.
그러나, 상기 공정과정에서 상술한 DRAM의 경우에 있어서는 모드별로 분리된 다이 또는 칩들이 동일라인에서 생산되기 때문에 다이 상태로 취급되는 과정에서 서로 섞이게 되는 경우가 종종 발생되게 된다. 이와 같이 섞이게 될 경우, 다음 공정의 테스트과정에서 다른 동작모드의 제품은 에러판정을 받게되며, 불량처리되므로 그만큼 생산수율을 저하시키는 원인이 된다. 또한, 서로 다른 특성의 다이들이 섞이지 않게 하기 위해서는 세심한 주의를 요하므로 작업능률을 떨어뜨리게 된다.
따라서, 서로 다른 모드의 다이들이 서로 섞여서 패키징되더라도 테스트과정에서 동종의 칩들끼리 분류 또는 식별할 수 있는 기술이 요구되었다. 이와 같은 반도체 칩의 식별기술로는 미국특허 4,150,331호 및 4,510,673호 등에 기재되어 있다.
미국특허 4,150,331호에는 프로그램 가능한 회로장치를 칩표면에 사용해서 각각의 칩을 식별하는 것을 개시하고 있다. 그 회로장치는 별도로 구비되는 진단핀과 선택된 입출력핀과의 사이에 다이오드의 형성유무에 따른 식별코드를 프로그램하도록 된 것이다. 이는 별도의 진단핀을 구비하여야 하기 때문에 반도체 칩의 가격에 큰 영향을 미치는 패키지의 사이즈가 커지는 단점을 가지고 있다.
미국특허 4,510,673호에는 반도체 칩의 뒷면에 레이저를 이용하여 특정 식별표시를 기입하고 이 식별표시를 레이저 또는 광학기구를 이용하여 기계 또는 인간이 식별 가능하도록 한 기술이 기재되어 있다. 이 특허의 기술은 제조라인, 생산년월일 등의 특정 식별표시를 하기 위해서는 고가의 레이저 장치를 구비하여야 하는 단점을 가지고 있다.
본 발명의 목적은 상술한 바와 같은 종래기술의 문제점을 해결하기 위하여 별도의 진단핀의 추가가 필요없는 새로운 방식의 식별회로를 구비한 반도체 집적회로 칩을 제공하는데 있다.
본 발명의 다른 목적은 반도체 칩의 식별표시가 매우 용이하고 간단한 식별회로를 구비한 반도체 집적회로 칩을 제공하는데 있다.
상기 목적들을 달성하기 위하여 본 발명은 복수의 전원공급단자와 입력단자를 가지는 반도체 집적회로 칩에 있어서, 상기 어떤 하나의 전원공급단자와 입력단자 사이에 식별회로를 구비하되, 이 식별회로는, 상기 전원공급단자에 가해지는 전원전압에 대해 상기 입력단자에 가해지는 입력전위차를 미리 결정된 입력 로직 레벨로 리미팅시키기 위한 전압리미터와, 이 전압리미터에 직렬로 연결되고 전압리미터를 통하여 전류흐름을 칩 제조공정 과정에서 결정하기 위한 옵션수단을 구비한 것을 특징으로 한다.
또한, 본 발명은 복수의 전원공급단자와 입력단자를 가지는 반도체 집적회로 칩에 있어서, 상기 어떤 하나의 전원공급단자와 3개의 입력단자가 각각 연결된 식별회로를 구비하되, 이 식별회로는, 상기 전원공급단자에 가해지는 전원전압에 대해 상기 제1입력단자에 가해지는 입력전위차를 미리 결정된 입력로직레벨로 리미팅시키고 이 입력로직레벨을 분압하여 소정레벨의 제어전압을 발생하기 위한 전압리미터와, 상기 제2 및 제3입력단자 사이의 전류흐름을 칩 제조공정단계에서 결정하기 위한 옵션수단과, 상기 옵션수단에 직렬로 연결되고 상기 전압리미터로부터 공급되는 제어전압에 의해 턴온되는 스위치수단을 구비한 것을 특징으로 한다.
이와 같은 구성을 통하여 본 발명은 별도의 진단핀과 같은 핀의 추가없이 칩의 식별회로를 채용할 수 있다.
첨부한 도면을 통하여 본 발명의 바람직한 실시예를 설명한다.
제1도는 본 발명에 의한 일실시예의 식별회로를 구비한 반도체 집적회로 칩의 구성도이다. 제1도에서 통상의 집적회로 칩(1)은 내부회로(10), 입력보호회로(11A∼11C), 출력버퍼(12A∼12C), 입력단자(IN1∼IN3), 출력단자(OUT1∼OUT3), 전원공급단자(VDD∼VSS)를 포함한다. 칩(1)은 미도시한, 동작전압원으로부터 예컨대 5V의 전압이 전원공급단자(VDD)에 가해지도록 연결되고 전원공급단자(VSS)에는 그라운드 전위가 가해지도록 연결되어 동작전원을 받아들인다. 내부회로(10)는 상기 전원공급단자(VDD,VSS)로부터 동작전압을 공급받고 입력단자(IN1∼IN3)에 가해지는 입력신호를 받아 주어진 기능을 수행하여 출력단자(OUT1∼OUT3)에 소정의 출력신호를 발생한다. 상기 입력단자(IN1∼IN3)는 단자에 가해지는 서어지 등의 노이즈전압으로부터 내부회로(10)의 파손을 방지하기 위한 입력보호회로(11A∼11C)를 통하여 내부회로(10)와 각각 연결된다. 출력단자(OUT1∼OUT3)는 내부회로(10)와 출력버퍼(12A∼12C)를 통하여 각각 연결된다.
이와 같은 집적회로 칩(1)의 어떤 하나의 입력단자(11A)와 전원공급단자(VSS) 사이에 본 발명에 의한 식별회로(20)가 연결된다. 이 식별회로(20)는 전압리미터(22)와 옵션수단(24)을 구비한다.
전압리미터(22)는 입력단자(IN1)와 전원공급단자(VSS) 사이에 가해지는 입력신호를 내부회로(10)에서 받아들이는 미리 결정된 로직레벨로 레벨리미팅시키기 위한 것이다. 이는 드레인에 게이트가 연결된 MOS 트랜지스터들(M1∼M3)의 다이오드 구성을 복수개 직렬로 연결하여서 구성한다. 이는 각 MOS 트랜지스터의 게이트 대 소오스의 임계전압(Threshold Voltage)의 합으로 상기 미리 결정된 로직레벨을 설정할 수 있다. 예컨대, 입력단자에 TTL 레벨이 가해질 때에는 대략 2.5V 이상 CMOS 레벨이 가해질 때에는 대략 +3V 이상으로 설정될 것이다. 여기서는 MOS 트랜지스터의 다이오드 연결구성을 사용하였으나 PN 접합다이오드 또는 제너다이오드 등의 단방향 전류도통 소자로써 어떤 임계전압을 가진 소자이면 그 적용이 가능하다는 것을 유의하여야 한다.
옵션수단(24)은 상기 전압리미터(22)를 통하여 흐르는 전류흐름을 웨이퍼 제조공정중에 결정하기 위한 것으로 전압리미터(22)에 직렬로 연결한다. 이는 웨이퍼 제조공정에서 주로 사용되는 퓨즈(FU) 또는 금속배선 마스크를 통한 배선형성의 유무 등의 간단한 옵션처리기술이 채용된다. 본 실시예에서는 퓨즈(FU)를 형성하고 이 퓨즈를 그대로 연결상태로 둘것인지 아니면 레이저 재핑(Laser Zapping)공정을 통하여 끊을 것인지의 옵션처리에 따라 동종의 칩 식별정보를 기입하게 된다.
예컨대, DRAM의 제조공정에서 상기 퓨즈(FU)를 그대로 연결상태로 유지한 상태의 칩을 고속페이지모드동작용 DRAM이라 규정하면, 니블모드동작용 DRAM의 경우에는 상기 퓨즈(FU)를 녹여서 단선처리시킴으로 두 모드의 DRAM을 서로 분리 식별할 수 있도록 할 수 있다. 즉, 이와 같이 식별처리된 칩을 조립공정의 테스트단계에서 상기 입력단자(IN1)에는 소정 고전압원(2), 예컨대 15V 정도의 전압원을 연결하고 전원공급단자(VSS)에는 전류계(3)를 연결하고 전류계(3)를 통하여 전류흐름의 유무를 체크함으로써 전류가 흐르면 고속페이지모드동작용 DRAM이고 전류가 흐르지 않으면 니블모드동작용 DRAM인 것을 식별할 수 있게 된다.
여기서, 니블모드의 경우에는 퓨즈(FU)가 용단되므로 칩의 정상적인 동작시에 식별회로(20)의 유·무에 관계없이 입력신호가 내부회로(10)에 전달되게 되나, 고속페이지모드의 경우에서는 만약, 전압리미터(22)가 없다면 입력단자(IN1)에는 퓨즈(FU)를 통하여 항상 논리 ＂0＂의 상태가 될 것이다. 이와 같은 상황을 전압리미터(22)에 의해 방지할 수 있다. 즉 입력단자(IN1)에 논리 ＂0＂가 가해질 때는 식별회로(20)의 연결유무에 관계없지만, 논리 ＂1＂이 가해질 때에는 식별회로(20)를 통하여 전류가 흐르게 되므로 전압리미터(22)에서 소정 전위차를 발생시켜 내부회로(10)에 논리 ＂1＂상태가 입력되게 한다.
상기 식별회로(20)는 입력보호회로(11A)를 통하여 입력단자(IN1)와 연결되는 것이 바람직하다. 이는 외부 서어지 등으로부터 식별회로를 보호해주게 된다.
제2도는 제1도의 다른 실시예로서, 이는 다른 전원공급단자(VDD)와 입력단자(IN1)의 사이에 식별회로(20)를 연결한 것으로 나머지 구성은 제1도와 동일하다. 식별 테스트시에 입력단자(IN1)에 가해지는 전압(+15V)이 공급전압(+5V)보다 높은 전압값을 가지므로 그 동작원리에 있어서도 제1도와 동일하다.
제3도는 두 종류 이상의 칩을 식별하기 위해 옵션수단(24)을 변형시킨 것이다. 제3도에서 옵션수단(24)은 게이트가 드레인에 연결된 MOS 트랜지스터(M4∼M6)와, 각 MOS 트랜지스터(M4∼M6)에 직렬로 각각 연결된 퓨즈(FU1∼FU3)를 서로 병렬 연결하여서 된 것이다.
상기 구성에 의한 칩 식별은 옵션수단을 통과한 전류량의 대소로 식별정보를 다음 표 1과 같이 부여할 수 있다.
[표 1]
Figure kpo00001
제4도는 두 종류 이상의 칩들을 식별하기 위한 변형된 식별회로의 실시예를 도시한다. 제4도에서 식별회로(30)는 전원공급단자(VSS)와 3개의 입력단자(IN1∼IN3)가 연결된다. 이 식별회로(30)는 전압리미터(32), 옵션수단(34) 및 스위치수단(36)을 구비한다.
전압리미터(32)는 입력단자(IN3)와 전원공급단자(VSS) 사이에 가해지는 입력전위차를 내부회로(10)에서 받아들이는 로직레벨로 리미팅시키고 또한 주어진 로직레벨을 분압하여 소정제어전압(VR)을 발생하도록 구성한다. 이는 게이트를 드레인에 연결한 MOS 트랜지스터(M7∼M9)의 다이오드 구성을 복수개 직렬로 연결한 것과, 저항(R)을 입력단자(IN3)와 전원공급단자(VSS) 사이에 직렬로 연결하여서 된 것이다. 상기 저항(R)의 양단에 가해지는 전압을 제어전압(VR)으로 발생한다.
옵션수단(34)은 웨이퍼 제조공정단계에서 간단하게 회로연결상태를 옵션처리할 수 있는 퓨즈 또는 금속배선 마스크를 통하여 배선형성의 유·무 등으로 형성된다. 본 실시예에서는 퓨즈(FU10∼FU12)들을 후술하는 스위치수단(36)을 통하여 병렬 연결한다.
스위치수단(36)은 입력단자(IN1)와 입력단자(IN2) 사이에 연결되는 옵션수단(34)에 직렬로 연결되어 전류흐름을 스위칭하기 위한 것으로 상술한 전압리미터(32)의 제어전압(VR)에 의해 턴온되도록 연결된다. 이 스위치수단(36)은 드레인이 입력단자(IN1)에 연결되고 게이트에 제어전압(VR)이 가해지며 소오스가 각 대응하는 퓨즈에 연결된 MOS 트랜지스터(M10∼M12)로 구성한다.
상술한 실시예의 식별회로를 구비한 칩들을 식별하기 위해 입력단자(IN1)에는 소정전압원(V)을 연결하고 입력단자(IN2)에는 전류계(A)를 연결하며 입력단자(IN3)와 전원공급단자(VSS) 사이에 고전압원(HV : 약 15V)을 연결한다. 이와 같은 전원인가시 전압리미터(32)를 통하여 전류가 흐르게 되고 저항(R)에서는 소정전압강하가 일어나 제어전압(VR)이 발생된다. 이 제어전압(VR)에 의해 스위칭수단(36)의 각 MOS 트랜지스터(M10∼M12)들이 턴온되게 된다. 그러므로 입력단자(IN1)와 입력단자(IN2) 사이에 전류흐름이 전류계(A)에 나타나게 된다. 이때 퓨즈(FU10∼FU12)의 용단처리에 따라 다음 ＜표2＞와 같은 전류값을 얻을 수 있게 된다.
[표 2]
Figure kpo00002
따라서, 상기 전류값에 따라 4가지의 서로 다른 특성의 칩을 식별할 수 있는 식별정보를 칩상에 기입할 수 있다. 칩 식별 테스트의 경우외에는 상기 스위칭수단(36)의 각 MOS 트랜지스터(M10∼M12)에는 저항(R)을 통하여 그라운드전위가 게이트에 인가되므로 오동작이 방지된다.
이상과 같이 본 발명에서는 웨이퍼 제조공정에서 간단한 회로연결 유무의 옵션처리공정을 통하여 칩 식별정보를 기입하고 이 기입된 식별정보를 통상의 조립공정의 테스트단계에서 판독함으로써 동종의 칩들을 식별하고 분리처리할 수 있다.
동종의 칩을 식별하기 위한 종래의 방식에 비해 기존의 입출력단자 및 전원공급단자를 통하여 식별을 테스트하므로 기존 반도체 칩의 제조 시스템의 변형이 거의 없이 최대로 활용할 수 있어서 경제적이다. 또한 별도의 진단핀과 같은 핀을 추가할 필요가 없고 고가의 레이저 장비 등을 설치할 필요가 없다.
본 발명은 MOS 집적회로에 유용함을 실시예를 통하여 알 수 있으며, 특정 적용에 따라 여러 다른 형태로 만족될 수 있다는 것을 유의하여야 한다. 따라서, 본 발명의 모든 변경을 본 발명의 기술적 사상 및 범주내에서 후술되는 특허청구 범위로 한정한다.

Claims (9)

  1. 복수의 전원공급단자와 입력단자를 가지는 반도체 집적회로 칩에 있어서, 상기 어떤 하나의 전원공급단자와 입력단자 사이에 식별회로를 구비하되, 이 식별회로는, 상기 전원공급단자에 대한 상기 입력단자에 가해지는 입력전위차를 미리 결정된 입력로직레벨로 리미팅시키기 위한 전압리미터 ; 그리고 이 전압리미터에 직렬로 연결되어 전압리미터의 전류흐름을 칩 제조공정단계에서 결정하기 위한 옵션수단 ; 을 구비한 것을 특징으로 하는 반도체 집적회로 칩.
  2. 제1항에 있어서, 상기 전압리미터는 게이트가 드레인에 연결된 MOS 트랜지스터의 다이오드 구성을 복수개 직렬로 연결하여서 이들 MOS 트랜지스터의 게이트 대 소오스의 임계전압치의 합으로 리미팅전압을 설정하는 것을 특징으로 하는 반도체 집적회로 칩.
  3. 제1항에 있어서, 상기 옵션수단을 칩 제조공정단계에서 퓨즈로 형성하고 이 퓨즈의 용단여부로 옵션처리가 수행되는 것을 특징으로 하는 반도체 집적회로 칩.
  4. 제1항에 있어서, 상기 옵션수단을 칩 제조공정단계에서 금속마스크에 의한 금속배선의 형성유무로 옵션처리가 수행되는 것을 특징으로 하는 반도체 집적회로 칩.
  5. 제1항에 있어서, 상기 옵션수단을 게이트가 드레인에 연결된 MOS 트랜지스터와, 이 MOS 트랜지스터에 직렬로 연결된 퓨즈의 조합을 복수개 병렬 연결하고, 상기 퓨즈들의 용단된 갯수에 따라 옵션처리가 수행되는 것을 특징으로 하는 반도체 집적회로 칩.
  6. 복수의 전원공급단자들과 입력단자들을 가지는 반도체 집적회로 칩에 있어서, 상기 어떤 하나의 전원공급단자와 3개의 입력단자가 각각 연결된 식별회로를 구비하되, 이 식별회로는, 상기 전원공급단자에 의해 상기 제1입력단자에 가해지는 입력전위차를 미리 결정된 입력로직레벨로 리미팅시키고, 이 입력로직레벨을 분압하여 소정레벨의 제어전압을 발생하기 위한 전압리미터 ; 상기 제2 및 제3입력단자들 사이에 전류흐름을 칩 제조공정단계에서 결정하기 위한 옵션수단 ; 그리고 상기 옵션수단에 직렬로 연결되고 상기 전압리미터로부터 공급되는 상기 제어전압에 의해 턴온되는 스위치수단 ; 을 구비한 것을 특징으로 하는 반도체 집적회로 칩.
  7. 제6항에 있어서, 상기 전압리미터는 게이트가 드레인에 연결된 MOS 트랜지스터의 다이오드 구성의 복수개와, 저항을 직렬 연결하고 상기 저항 양단에 분압되는 전압을 제어전압으로 발생하는 것을 특징으로 하는 반도체 집적회로 칩.
  8. 제6항에 있어서, 상기 옵션수단은 칩 제조공정단계에서 복수개의 퓨즈로 형성하고, 이 퓨즈의 용단된 개수에 따라 옵션처리가 수행되는 것을 특징으로 하는 반도체 집적회로 칩.
  9. 제8항에 있어서, 상기 스위치수단은 상기 대응하는 각 퓨즈에 드레인 소오스간이 직렬로 연결되고 게이트에 상기 제어전압이 가해지도록 연결된 복수개의 MOS 트랜지스터로 이루어진 것을 특징으로 하는 반도체 집적회로 칩.
KR1019900007481A 1990-05-23 1990-05-23 식별회로를 구비한 반도체 집적회로 칩 KR920007535B1 (ko)

Priority Applications (13)

Application Number Priority Date Filing Date Title
KR1019900007481A KR920007535B1 (ko) 1990-05-23 1990-05-23 식별회로를 구비한 반도체 집적회로 칩
GB9017779A GB2244339B (en) 1990-05-23 1990-08-14 Semiconductor integrated circuit chip having an identification circuit therein
IT02127490A IT1242519B (it) 1990-05-23 1990-08-14 Piastrina con circuito integrato a semiconduttore avente un circuito di identificazione
NL9001837A NL194814C (nl) 1990-05-23 1990-08-17 Geïntegreerde halfgeleiderketen met een identificatieketen in een gemeenschappelijk halfgeleiderlichaam.ì
DE4026326A DE4026326C2 (de) 1990-05-23 1990-08-20 Integriertes Halbleiterschaltungsplättchen (Chip) mit mitintegrierter Identifizierungsschaltungseinrichtung
FR909010474A FR2662505B1 (fr) 1990-05-23 1990-08-20 Puce de circuit integre a semiconducteurs possedant un circuit d'identification a l'interieur.
JP2219871A JPH079753B2 (ja) 1990-05-23 1990-08-20 半導体集積回路チップ
SE9002701A SE508000C2 (sv) 1990-05-23 1990-08-20 Halvledarbricka för integrerade halvledarkretsar och identifieringskrets för densamma
CN90107204A CN1025261C (zh) 1990-05-23 1990-08-25 具有识别电路的半导体集成电路芯片
SU904830937A RU2034306C1 (ru) 1990-05-23 1990-09-04 Тестовая интегральная структура
US07/578,284 US5103166A (en) 1990-05-23 1990-09-06 Semiconductor integrated circuit chip having an identification circuit therein
HK21896A HK21896A (en) 1990-05-23 1996-02-01 Semiconductor integrated circuit chip having an identification circuit therein
JP2000272748A JP3343345B2 (ja) 1990-05-23 2000-09-08 半導体集積回路チップ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900007481A KR920007535B1 (ko) 1990-05-23 1990-05-23 식별회로를 구비한 반도체 집적회로 칩

Publications (2)

Publication Number Publication Date
KR910020883A KR910020883A (ko) 1991-12-20
KR920007535B1 true KR920007535B1 (ko) 1992-09-05

Family

ID=19299365

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900007481A KR920007535B1 (ko) 1990-05-23 1990-05-23 식별회로를 구비한 반도체 집적회로 칩

Country Status (12)

Country Link
US (1) US5103166A (ko)
JP (2) JPH079753B2 (ko)
KR (1) KR920007535B1 (ko)
CN (1) CN1025261C (ko)
DE (1) DE4026326C2 (ko)
FR (1) FR2662505B1 (ko)
GB (1) GB2244339B (ko)
HK (1) HK21896A (ko)
IT (1) IT1242519B (ko)
NL (1) NL194814C (ko)
RU (1) RU2034306C1 (ko)
SE (1) SE508000C2 (ko)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5332973A (en) * 1992-05-01 1994-07-26 The University Of Manitoba Built-in fault testing of integrated circuits
US5363134A (en) * 1992-05-20 1994-11-08 Hewlett-Packard Corporation Integrated circuit printhead for an ink jet printer including an integrated identification circuit
US5787174A (en) * 1992-06-17 1998-07-28 Micron Technology, Inc. Remote identification of integrated circuit
JP3659981B2 (ja) * 1992-07-09 2005-06-15 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ダイ特定情報に特徴付けられるダイ上の集積回路を含む装置
US7158031B2 (en) 1992-08-12 2007-01-02 Micron Technology, Inc. Thin, flexible, RFID label and system for use
US5426375A (en) * 1993-02-26 1995-06-20 Hitachi Micro Systems, Inc. Method and apparatus for optimizing high speed performance and hot carrier lifetime in a MOS integrated circuit
US5440230A (en) * 1993-04-02 1995-08-08 Heflinger; Bruce L. Combinatorial signature for component identification
US5686759A (en) * 1995-09-29 1997-11-11 Intel Corporation Integrated circuit package with permanent identification of device characteristics and method for adding the same
US5818251A (en) * 1996-06-11 1998-10-06 National Semiconductor Corporation Apparatus and method for testing the connections between an integrated circuit and a printed circuit board
US5867505A (en) * 1996-08-07 1999-02-02 Micron Technology, Inc. Method and apparatus for testing an integrated circuit including the step/means for storing an associated test identifier in association with integrated circuit identifier for each test to be performed on the integrated circuit
US6100486A (en) 1998-08-13 2000-08-08 Micron Technology, Inc. Method for sorting integrated circuit devices
US5927512A (en) * 1997-01-17 1999-07-27 Micron Technology, Inc. Method for sorting integrated circuit devices
US6072574A (en) * 1997-01-30 2000-06-06 Micron Technology, Inc. Integrated circuit defect review and classification process
US5844803A (en) * 1997-02-17 1998-12-01 Micron Technology, Inc. Method of sorting a group of integrated circuit devices for those devices requiring special testing
US5915231A (en) 1997-02-26 1999-06-22 Micron Technology, Inc. Method in an integrated circuit (IC) manufacturing process for identifying and redirecting IC's mis-processed during their manufacture
US5856923A (en) 1997-03-24 1999-01-05 Micron Technology, Inc. Method for continuous, non lot-based integrated circuit manufacturing
US5959912A (en) * 1997-04-30 1999-09-28 Texas Instruments Incorporated ROM embedded mask release number for built-in self-test
US5984190A (en) * 1997-05-15 1999-11-16 Micron Technology, Inc. Method and apparatus for identifying integrated circuits
US7120513B1 (en) * 1997-06-06 2006-10-10 Micron Technology, Inc. Method for using data regarding manufacturing procedures integrated circuits (ICS) have undergone, such as repairs, to select procedures the ICS will undergo, such as additional repairs
US5907492A (en) 1997-06-06 1999-05-25 Micron Technology, Inc. Method for using data regarding manufacturing procedures integrated circuits (IC's) have undergone, such as repairs, to select procedures the IC's will undergo, such as additional repairs
US6339385B1 (en) 1997-08-20 2002-01-15 Micron Technology, Inc. Electronic communication devices, methods of forming electrical communication devices, and communication methods
US6049624A (en) * 1998-02-20 2000-04-11 Micron Technology, Inc. Non-lot based method for assembling integrated circuit devices
KR100261223B1 (ko) 1998-05-04 2000-07-01 윤종용 식별 회로를 구비하는 반도체장치 및 그 기능 식별방법
US6265232B1 (en) 1998-08-21 2001-07-24 Micron Technology, Inc. Yield based, in-line defect sampling method
US6268228B1 (en) * 1999-01-27 2001-07-31 International Business Machines Corporation Electrical mask identification of memory modules
US6351116B1 (en) * 1999-09-30 2002-02-26 Rockwell Automation Technologies, Inc. System and method for on-line hall sensor programming
US6791157B1 (en) 2000-01-18 2004-09-14 Advanced Micro Devices, Inc. Integrated circuit package incorporating programmable elements
US6430016B1 (en) * 2000-02-11 2002-08-06 Micron Technology, Inc. Setpoint silicon controlled rectifier (SCR) electrostatic discharge (ESD) core clamp
US6772356B1 (en) 2000-04-05 2004-08-03 Advanced Micro Devices, Inc. System for specifying core voltage for a microprocessor by selectively outputting one of a first, fixed and a second, variable voltage control settings from the microprocessor
DE10018356B4 (de) * 2000-04-13 2005-05-04 Siemens Ag Verfahren zum Identifizieren eines elektronischen Steuergeräts und dafür geeignetes Steuergerät
JPWO2002050910A1 (ja) * 2000-12-01 2004-04-22 株式会社日立製作所 半導体集積回路装置の識別方法と半導体集積回路装置の製造方法及び半導体集積回路装置
KR100393214B1 (ko) 2001-02-07 2003-07-31 삼성전자주식회사 패드의 수를 최소화하기 위한 칩 식별 부호 인식 장치 및이를 내장한 반도체 장치
GB2374426B (en) * 2001-02-07 2003-10-29 Samsung Electronics Co Ltd Apparatus for recognizing chip identification and semiconductor device comprising the apparatus
US7188261B1 (en) 2001-05-01 2007-03-06 Advanced Micro Devices, Inc. Processor operational range indicator
JP3941620B2 (ja) * 2001-08-31 2007-07-04 株式会社デンソーウェーブ Ｉｄタグ内蔵電子機器
US7573159B1 (en) 2001-10-22 2009-08-11 Apple Inc. Power adapters for powering and/or charging peripheral devices
DE10241141B4 (de) * 2002-09-05 2015-07-16 Infineon Technologies Ag Halbleiter-Bauelement-Test-Verfahren für ein Halbleiter-Bauelement-Test-System mit reduzierter Anzahl an Test-Kanälen
US7319935B2 (en) * 2003-02-12 2008-01-15 Micron Technology, Inc. System and method for analyzing electrical failure data
JP4272968B2 (ja) * 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
KR100688518B1 (ko) * 2005-01-12 2007-03-02 삼성전자주식회사 개별 칩들의 디바이스 정보를 직접 판독할 수 있는시그너처 식별 장치를 갖는 멀티 칩 패키지
GB0617697D0 (en) * 2006-09-08 2006-10-18 Algotronix Ltd Method of actively tagging electronic designs and intellectual property cores
KR101161966B1 (ko) * 2010-07-09 2012-07-04 에스케이하이닉스 주식회사 칩 어드레스 회로를 포함하는 멀티 칩 패키지 장치
US10155698B2 (en) 2010-12-02 2018-12-18 Frosty Cold, Llc Cooling agent for cold packs and food and beverage containers
US9879897B2 (en) 2010-12-02 2018-01-30 Frosty Cold, Llc Cooling agent for cold packs and food and beverage containers
CN104228347B (zh) * 2013-06-18 2016-08-17 研能科技股份有限公司 喷墨头芯片
JP6091393B2 (ja) * 2013-10-01 2017-03-08 三菱電機株式会社 半導体装置
US20160065334A1 (en) * 2014-08-29 2016-03-03 R&D Circuits, Inc Structure and Implementation Method for implementing an embedded serial data test loopback, residing directly under the device within a printed circuit board
JP7305934B2 (ja) * 2018-08-02 2023-07-11 富士電機株式会社 差動増幅回路を備える装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE756139A (fr) * 1969-09-15 1971-02-15 Rca Corp Circuit intermediaire integre pour le couplage d'un circuit de commandea impedance de sortie faible a une charge a impedance d'entree elevee
US4020365A (en) * 1976-03-22 1977-04-26 Intersil Incorporated Integrated field-effect transistor switch
US4055802A (en) * 1976-08-12 1977-10-25 Bell Telephone Laboratories, Incorporated Electrical identification of multiply configurable circuit array
US4150331A (en) * 1977-07-29 1979-04-17 Burroughs Corporation Signature encoding for integrated circuits
US4301403A (en) * 1978-12-21 1981-11-17 Measurement Technology Ltd. Electrical circuit testing
DE3002894C2 (de) * 1980-01-28 1982-03-18 Siemens AG, 1000 Berlin und 8000 München Monolithisch integrierte Halbleiterschaltung mit Transistoren
JPS57191896A (en) * 1981-05-21 1982-11-25 Mitsubishi Electric Corp Semiconductor integrated circuit
US4480199A (en) * 1982-03-19 1984-10-30 Fairchild Camera & Instrument Corp. Identification of repaired integrated circuits
US4465973A (en) * 1982-05-17 1984-08-14 Motorola, Inc. Pad for accelerated memory test
JPS59112499A (ja) * 1982-12-18 1984-06-28 Mitsubishi Electric Corp 半導体メモリ装置
JPS59129999A (ja) * 1983-01-17 1984-07-26 Mitsubishi Electric Corp 半導体メモリ装置
JPS59157900A (ja) * 1983-02-25 1984-09-07 Nec Corp 冗長ビツト使用の検出回路を有するメモリ装置
US4510673A (en) * 1983-06-23 1985-04-16 International Business Machines Corporation Laser written chip identification method
US4595875A (en) * 1983-12-22 1986-06-17 Monolithic Memories, Incorporated Short detector for PROMS
GB8428405D0 (en) * 1984-11-09 1984-12-19 Membrain Ltd Automatic test equipment
US4719418A (en) * 1985-02-19 1988-01-12 International Business Machines Corporation Defect leakage screen system
JPH0782746B2 (ja) * 1985-03-25 1995-09-06 株式会社日立製作所 ダイナミツク型ｒａｍ
JPS61265829A (ja) * 1985-05-20 1986-11-25 Fujitsu Ltd 半導体集積回路
DE3526485A1 (de) * 1985-07-24 1987-02-05 Heinz Krug Schaltungsanordnung zum pruefen integrierter schaltungseinheiten
US4698589A (en) * 1986-03-21 1987-10-06 Harris Corporation Test circuitry for testing fuse link programmable memory devices
US4970454A (en) * 1986-12-09 1990-11-13 Texas Instruments Incorporated Packaged semiconductor device with test circuits for determining fabrication parameters
US4779043A (en) * 1987-08-26 1988-10-18 Hewlett-Packard Company Reversed IC test device and method
US4853628A (en) * 1987-09-10 1989-08-01 Gazelle Microcircuits, Inc. Apparatus for measuring circuit parameters of a packaged semiconductor device
JPH0175400U (ko) * 1987-11-09 1989-05-22
GB2220272B (en) * 1988-06-29 1992-09-30 Texas Instruments Ltd Improvements in or relating to integrated circuits
JPH0291898A (ja) * 1988-09-27 1990-03-30 Nec Corp 半導体記憶装置
JP2705142B2 (ja) * 1988-10-13 1998-01-26 日本電気株式会社 半導体集積回路装置
US4942358A (en) * 1988-11-02 1990-07-17 Motorola, Inc. Integrated circuit option identification circuit and method

Also Published As

Publication number Publication date
JPH0428088A (ja) 1992-01-30
IT9021274A0 (it) 1990-08-14
CN1056770A (zh) 1991-12-04
CN1025261C (zh) 1994-06-29
DE4026326A1 (de) 1991-11-28
JP2001135796A (ja) 2001-05-18
RU2034306C1 (ru) 1995-04-30
JP3343345B2 (ja) 2002-11-11
DE4026326C2 (de) 1995-07-27
NL9001837A (nl) 1991-12-16
GB9017779D0 (en) 1990-09-26
SE9002701D0 (sv) 1990-08-20
HK21896A (en) 1996-02-09
FR2662505B1 (fr) 1994-09-09
US5103166A (en) 1992-04-07
NL194814C (nl) 2003-03-04
SE508000C2 (sv) 1998-08-10
NL194814B (nl) 2002-11-01
IT9021274A1 (it) 1991-11-24
FR2662505A1 (fr) 1991-11-29
GB2244339B (en) 1994-04-27
SE9002701L (sv) 1991-11-24
JPH079753B2 (ja) 1995-02-01
IT1242519B (it) 1994-05-16
GB2244339A (en) 1991-11-27
KR910020883A (ko) 1991-12-20

Similar Documents

Publication Publication Date Title
KR920007535B1 (ko) 식별회로를 구비한 반도체 집적회로 칩
JP2776247B2 (ja) 半導体集積回路及びその製造方法
JPH07122099A (ja) 半導体メモリ
US6600686B2 (en) Apparatus for recognizing chip identification and semiconductor device comprising the apparatus
US7158435B2 (en) Fuse circuit and semiconductor integrated circuit device
US5663902A (en) System and method for disabling static current paths in fuse logic
US7952940B2 (en) Semiconductor memory device
US6442009B1 (en) Semiconductor device having protective and test circuits
US6426650B1 (en) Integrated circuit with metal programmable logic having enhanced reliability
US7183827B2 (en) Mixing prevention circuit for preventing mixing of semiconductor chips and semiconductor chip discrimination method
KR100334335B1 (ko) 반도체 집적회로 및 그 제조방법
US6353336B1 (en) Electrical ID method for output driver
JPS5925258A (ja) 半導体集積回路装置
US20030065994A1 (en) Semiconductor device with malfunction control circuit and controlling method thereof
JP2848441B2 (ja) Ｃｍｏｓ半導体装置
US6492706B1 (en) Programmable pin flag
JPH06242191A (ja) 半導体集積回路
JPH0574190A (ja) ヒユーズ回路、冗長救済判定回路、及び半導体記憶装置
JPH10209384A (ja) 半導体集積回路、およびその識別方法
JP2004079841A (ja) 半導体集積回路
JPH0749366A (ja) 半導体集積回路
JPH0572298A (ja) Ｒｏｍコードチエツク回路
JPH11145824A (ja) 半導体集積回路装置
JPH0714924A (ja) 救済回路
KR20030032681A (ko) 반도체 장치의 전압 검출기를 이용한 시그네이쳐 아이디회로

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080901

Year of fee payment: 17

LAPS Lapse due to unpaid annual fee