JPH0714924A - 救済回路 - Google Patents
救済回路Info
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- JPH0714924A JPH0714924A JP14468693A JP14468693A JPH0714924A JP H0714924 A JPH0714924 A JP H0714924A JP 14468693 A JP14468693 A JP 14468693A JP 14468693 A JP14468693 A JP 14468693A JP H0714924 A JPH0714924 A JP H0714924A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- fuse
- relief
- transmission gate
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】
【目的】 救済回路をオフにする為のヒューズ部の貫通
電流に起因する消費電力を低減できるようにする。 【構成】 チップセレクト信号に基づく信号を入力とす
るＣ−ＭＯＳを用いたインバータと、このインバータの
出力段に挿入されると共に対象となる回路の必要時に切
断されるヒューズ２０，２３とを備え、これらヒューズ
の切断または末切断の状況に応じて救済情報Ａｉを生成
する救済回路であって、パルス発生回路２５によってチ
ップセレクト信号に同期したパルス信号を発生させ、こ
のパルス信号及びヒューズの切断または末切断に応じて
フリップフロップ回路２６を動作させ、その保持結果を
用いて救済情報Ａｉを生成する。
電流に起因する消費電力を低減できるようにする。 【構成】 チップセレクト信号に基づく信号を入力とす
るＣ−ＭＯＳを用いたインバータと、このインバータの
出力段に挿入されると共に対象となる回路の必要時に切
断されるヒューズ２０，２３とを備え、これらヒューズ
の切断または末切断の状況に応じて救済情報Ａｉを生成
する救済回路であって、パルス発生回路２５によってチ
ップセレクト信号に同期したパルス信号を発生させ、こ
のパルス信号及びヒューズの切断または末切断に応じて
フリップフロップ回路２６を動作させ、その保持結果を
用いて救済情報Ａｉを生成する。
Description
【０００１】
【産業上の利用分野】本発明はメモリ等における回路技
術、特に、仕様を充足するに必要なビット数を確保する
ために用いて効果のある技術に関するものである。
術、特に、仕様を充足するに必要なビット数を確保する
ために用いて効果のある技術に関するものである。
【０００２】
【従来の技術】例えば、スタチック・ラム（ＳＲＡＭ）
においては、記憶容量の増大に伴って高密度化が要求さ
れ、このためにメモリの一部が動作しないケースが生じ
る。例えば、１メガビット級の容量の製品を作成する場
合、その容量分のメモリ構成で製造したとき、その数％
にメモリ不良があったとすれば、この製品は不良品とな
る為、出荷することはできず、歩留りを低下させること
になる。
においては、記憶容量の増大に伴って高密度化が要求さ
れ、このためにメモリの一部が動作しないケースが生じ
る。例えば、１メガビット級の容量の製品を作成する場
合、その容量分のメモリ構成で製造したとき、その数％
にメモリ不良があったとすれば、この製品は不良品とな
る為、出荷することはできず、歩留りを低下させること
になる。
【０００３】そこで、仕様上のメモリ容量相当より多く
メモリを設計時点から組んでおき、これに基づいて製造
したウェハに対し、検査装置で各メモリが正常に動作す
るか否かをチェックする。そして、検査の結果不良であ
ったメモリを正常に動作するメモリ群から切り離し、予
備のメモリに切り換えて必要なメモリ容量を揃えるよう
にしている。
メモリを設計時点から組んでおき、これに基づいて製造
したウェハに対し、検査装置で各メモリが正常に動作す
るか否かをチェックする。そして、検査の結果不良であ
ったメモリを正常に動作するメモリ群から切り離し、予
備のメモリに切り換えて必要なメモリ容量を揃えるよう
にしている。
【０００４】この際、不良メモリを他の正常メモリ群か
ら切り離し、予備のメモリと接続するための回路を救済
回路といい、この回路は予めメモリ回路部内に組み込ま
れている。このような処理を行ったのち、リードとの接
続、パッケージング、マーキング等が順次行われ、最終
製品となる。
ら切り離し、予備のメモリと接続するための回路を救済
回路といい、この回路は予めメモリ回路部内に組み込ま
れている。このような処理を行ったのち、リードとの接
続、パッケージング、マーキング等が順次行われ、最終
製品となる。
【０００５】図５は従来の救済回路を示す回路図であ
る。
る。
【０００６】ＰＭＯＳ（Ｐ型電界効果素子）素子１とＰ
ＭＯＳ素子２は直列接続され、そのゲートは共通接続し
て入力端子に接続されている。ＰＭＯＳ素子１のドレイ
ンは電源に接続され、ＰＭＯＳ素子２のソースはヒュー
ズ３を介して接地されている。ＰＭＯＳ素子２のソース
と電源間にはＰＭＯＳ素子４が接続され、さらにＰＭＯ
Ｓ素子２のソースにはインバータ５が接続されている。
ＭＯＳ素子２は直列接続され、そのゲートは共通接続し
て入力端子に接続されている。ＰＭＯＳ素子１のドレイ
ンは電源に接続され、ＰＭＯＳ素子２のソースはヒュー
ズ３を介して接地されている。ＰＭＯＳ素子２のソース
と電源間にはＰＭＯＳ素子４が接続され、さらにＰＭＯ
Ｓ素子２のソースにはインバータ５が接続されている。
【０００７】インバータ５の出力端子はＰＭＯＳ素子４
のゲートに接続され、さらにインバータ５の出力端には
インバータ６の入力端が接続されている。また、電源と
アース間には、ＰＭＯＳ素子７，８、ＮＭＯＳ（Ｎ型電
界効果素子）素子９，１０が直列接続して挿入され、Ｎ
ＭＯＳ素子１０のゲートはインバータ６の出力端子に接
続されている。さらに、ＰＭＯＳ素子８，９のゲートは
共通接続され、負論理のＡｉ（Ａｉバー）信号が入力さ
れる（このＡｉ信号は「アドレス信号」である）。ま
た、ＰＭＯＳ素子７のゲートはインバータ５の出力端子
に接続されている。
のゲートに接続され、さらにインバータ５の出力端には
インバータ６の入力端が接続されている。また、電源と
アース間には、ＰＭＯＳ素子７，８、ＮＭＯＳ（Ｎ型電
界効果素子）素子９，１０が直列接続して挿入され、Ｎ
ＭＯＳ素子１０のゲートはインバータ６の出力端子に接
続されている。さらに、ＰＭＯＳ素子８，９のゲートは
共通接続され、負論理のＡｉ（Ａｉバー）信号が入力さ
れる（このＡｉ信号は「アドレス信号」である）。ま
た、ＰＭＯＳ素子７のゲートはインバータ５の出力端子
に接続されている。
【０００８】また、電源とアース間には、ＰＭＯＳ素子
１１，１２、ＮＭＯＳ素子１３，１４が直列接続して挿
入されている。そして、ＰＭＯＳ素子１１のゲートはイ
ンバータ６の出力端子に接続され、ＮＭＯＳ素子１４の
ゲートはインバータ５の出力端子に接続されている。さ
らに、ＰＭＯＳ素子１２とＮＭＯＳ素子１３のゲートは
共通接続され、正論理のＡｉ信号が入力されるほか、Ｐ
ＭＯＳ素子１２のソースとＰＭＯＳ素子８のソースは共
通接続されており、この部位が出力端子１５になる。
１１，１２、ＮＭＯＳ素子１３，１４が直列接続して挿
入されている。そして、ＰＭＯＳ素子１１のゲートはイ
ンバータ６の出力端子に接続され、ＮＭＯＳ素子１４の
ゲートはインバータ５の出力端子に接続されている。さ
らに、ＰＭＯＳ素子１２とＮＭＯＳ素子１３のゲートは
共通接続され、正論理のＡｉ信号が入力されるほか、Ｐ
ＭＯＳ素子１２のソースとＰＭＯＳ素子８のソースは共
通接続されており、この部位が出力端子１５になる。
【０００９】以上の回路において、回路に電源が供給さ
れている状態のもとで、ヒューズ３が末切断状態（すな
わち、検査時に全メモリが正常であると判定された場
合）のときにチップセレクト信号（ＣＳｉＮＳ）を
“０”レベル（Ｌレベル）にすると、ＰＭＯＳ素子１，
２を通してヒューズ３に電流が流れる。
れている状態のもとで、ヒューズ３が末切断状態（すな
わち、検査時に全メモリが正常であると判定された場
合）のときにチップセレクト信号（ＣＳｉＮＳ）を
“０”レベル（Ｌレベル）にすると、ＰＭＯＳ素子１，
２を通してヒューズ３に電流が流れる。
【００１０】すると、ライン１６のレベルは“０”レベ
ルになり、インバータ５の出力のライン１７は反転して
“１”レベル（Ｈレベル）、さらにインバータ６の出力
のライン１８は反転して“０”レベルになる。この結
果、出力端子１５にはＡｉ信号が出力される。
ルになり、インバータ５の出力のライン１７は反転して
“１”レベル（Ｈレベル）、さらにインバータ６の出力
のライン１８は反転して“０”レベルになる。この結
果、出力端子１５にはＡｉ信号が出力される。
【００１１】一方、ヒューズ３が切断（例えば、不良判
定の検査結果に基づいてレーザー照射により溶断させ
る）している場合、ＰＭＯＳ素子１，２を通して電源電
圧がライン１６に現れるため、ライン１６は“１”レベ
ルになる。この結果、以後のレベルはヒューズ３の末切
断時とは逆になり、出力端子１５にはＡｉバー信号が出
力される。
定の検査結果に基づいてレーザー照射により溶断させ
る）している場合、ＰＭＯＳ素子１，２を通して電源電
圧がライン１６に現れるため、ライン１６は“１”レベ
ルになる。この結果、以後のレベルはヒューズ３の末切
断時とは逆になり、出力端子１５にはＡｉバー信号が出
力される。
【００１２】
【発明が解決しようとする課題】本発明者の検討によれ
ば、活性化状態においてヒューズに貫通電流を流すこと
により出力レベルを“０”レベルにしている従来技術
は、ヒューズ部において電流消費が生じるという問題が
ある。例えば、全消費電流の約５％に達するというデー
タもある。
ば、活性化状態においてヒューズに貫通電流を流すこと
により出力レベルを“０”レベルにしている従来技術
は、ヒューズ部において電流消費が生じるという問題が
ある。例えば、全消費電流の約５％に達するというデー
タもある。
【００１３】そこで、本発明の目的は、ヒューズ部の貫
通電流に起因する消費電力を低減できるようにすること
が可能な技術を提供することにある。
通電流に起因する消費電力を低減できるようにすること
が可能な技術を提供することにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
【００１６】すなわち、チップセレクト信号に基づく信
号を入力とする少なくとも１つの半導体素子と、この半
導体素子の出力系内に挿入されると共に応答する回路の
必要時に切断が行われるヒューズとを備え、このヒュー
ズの切断または末切断の状況に応じて救済情報を生成す
る救済回路であって、前記チップセレクト信号に同期し
てパルス信号を生成するパルス発生手段と、このパルス
発生手段によるパルス信号によって動作するフリップフ
ロップ回路とを設ける構成にしている。
号を入力とする少なくとも１つの半導体素子と、この半
導体素子の出力系内に挿入されると共に応答する回路の
必要時に切断が行われるヒューズとを備え、このヒュー
ズの切断または末切断の状況に応じて救済情報を生成す
る救済回路であって、前記チップセレクト信号に同期し
てパルス信号を生成するパルス発生手段と、このパルス
発生手段によるパルス信号によって動作するフリップフ
ロップ回路とを設ける構成にしている。
【００１７】
【作用】上記した手段によれば、ヒューズの末切断状
態、切断状態のいずれの場合でも、その状態に応じてチ
ップセレクト信号系の信号状態がフリップフロップ回路
に保持され、この保持内容に基づいて救済情報が生成さ
れ、従来のようにヒューズ部の末切断及び切断の結果に
よる救済情報の生成は行われない。そして、ヒューズ部
にはチップセレクト信号に基づくパルス信号の発生期間
しか貫通電流は流れない。したがって、ヒューズ部にお
ける電流消費をほぼ零にでき、動作時電源電流及び平均
動作時電流を低減することが可能になる。
態、切断状態のいずれの場合でも、その状態に応じてチ
ップセレクト信号系の信号状態がフリップフロップ回路
に保持され、この保持内容に基づいて救済情報が生成さ
れ、従来のようにヒューズ部の末切断及び切断の結果に
よる救済情報の生成は行われない。そして、ヒューズ部
にはチップセレクト信号に基づくパルス信号の発生期間
しか貫通電流は流れない。したがって、ヒューズ部にお
ける電流消費をほぼ零にでき、動作時電源電流及び平均
動作時電流を低減することが可能になる。
【００１８】
【実施例】以下、本発明の実施例を詳細に説明する。
【００１９】（実施例１）図１は本発明による救済回路
を示す回路図である。
を示す回路図である。
【００２０】電源（Ｖｃｃ）とアース間には、ＰＭＯＳ
素子１９、ヒューズ２０及びＮＭＯＳ素子２１を直列接
続して挿入され、同様に電源とアース間には、ＮＭＯＳ
素子２２、ヒューズ２３及びＰＭＯＳ素子２４を直列接
続して挿入されている。これらの各ＭＯＳ素子のゲート
は共通接続され、前段のパルス発生回路２５（ＣＳ信号
に応じて一定周期のパルス信号φＣＳを発生する）の出
力端子に接続されている。上記のＭＯＳ素子１９，２
１，２２，２４は、インバータ回路を形成している。
素子１９、ヒューズ２０及びＮＭＯＳ素子２１を直列接
続して挿入され、同様に電源とアース間には、ＮＭＯＳ
素子２２、ヒューズ２３及びＰＭＯＳ素子２４を直列接
続して挿入されている。これらの各ＭＯＳ素子のゲート
は共通接続され、前段のパルス発生回路２５（ＣＳ信号
に応じて一定周期のパルス信号φＣＳを発生する）の出
力端子に接続されている。上記のＭＯＳ素子１９，２
１，２２，２４は、インバータ回路を形成している。
【００２１】パルス発生回路２５には、データの読み書
きを指定するためのチップセレクト信号（負論理のＣ
Ｓ）が入力されている。ヒューズ２０の出側（ＮＭＯＳ
素子２１のドレイン）には救済情報を保持するためのフ
リップフロップ回路２６が接続され、このフリップフロ
ップ回路２６の出力端はＮＭＯＳ素子２２のソース（ヒ
ューズ２３の出側）に接続されている。さらに、フリッ
プフロップ回路２６の出力端には、Ａｉ信号を後段に出
力するためのトランスミッションゲート２７が接続され
ている。
きを指定するためのチップセレクト信号（負論理のＣ
Ｓ）が入力されている。ヒューズ２０の出側（ＮＭＯＳ
素子２１のドレイン）には救済情報を保持するためのフ
リップフロップ回路２６が接続され、このフリップフロ
ップ回路２６の出力端はＮＭＯＳ素子２２のソース（ヒ
ューズ２３の出側）に接続されている。さらに、フリッ
プフロップ回路２６の出力端には、Ａｉ信号を後段に出
力するためのトランスミッションゲート２７が接続され
ている。
【００２２】トランスミッションゲート２７は２つのゲ
ート部（各々のゲート部は、１個のＰＭＯＳ素子と一個
のＮＭＯＳ素子のドレインとソースを共通接続した組み
合わせから成る）を有し、これらは並列接続されてい
る。このトランスミッションゲート２７の２つの入力端
子間にはインバータ２９の入・出力端が接続され、２つ
のゲート間にはインバータ２８が接続されている。
ート部（各々のゲート部は、１個のＰＭＯＳ素子と一個
のＮＭＯＳ素子のドレインとソースを共通接続した組み
合わせから成る）を有し、これらは並列接続されてい
る。このトランスミッションゲート２７の２つの入力端
子間にはインバータ２９の入・出力端が接続され、２つ
のゲート間にはインバータ２８が接続されている。
【００２３】２つのトランスミッションゲートの一方
（２７ａ）の入力にはフリップフロップ回路２６の出力
信号が印加され、他方のトランスミッションゲート（２
７ｂ）の入力にはインバータ２９の出力信号が印加され
る。さらに、トランスミッションゲートのゲートの一方
には遅延回路３０（負論理のＣＳ信号を入力にしてい
る）の出力端が接続される。
（２７ａ）の入力にはフリップフロップ回路２６の出力
信号が印加され、他方のトランスミッションゲート（２
７ｂ）の入力にはインバータ２９の出力信号が印加され
る。さらに、トランスミッションゲートのゲートの一方
には遅延回路３０（負論理のＣＳ信号を入力にしてい
る）の出力端が接続される。
【００２４】さらに、トランスミッションゲート２７の
出力の各々には、２つのゲートを有する第２のトランス
ミッションゲート３１のゲートの各々が接続され、トラ
ンスミッションゲート３１ａの入力には負論理のＡｉ信
号が印加され、トランスミッションゲート３１ｂの入力
には正論理のＡｉ信号が印加されている。また、トラン
スミッションゲート３１ａ，３１ｂのゲートは共通接続
され、トランスミッションゲート２７ｂの出力に接続さ
れている。
出力の各々には、２つのゲートを有する第２のトランス
ミッションゲート３１のゲートの各々が接続され、トラ
ンスミッションゲート３１ａの入力には負論理のＡｉ信
号が印加され、トランスミッションゲート３１ｂの入力
には正論理のＡｉ信号が印加されている。また、トラン
スミッションゲート３１ａ，３１ｂのゲートは共通接続
され、トランスミッションゲート２７ｂの出力に接続さ
れている。
【００２５】また、トランスミッションゲート３１，と
３１ｂの出力は共通接続されて、救済アドレス信号出力
端子となる。さらに、トランスミッションゲート３１
ａ，３１ｂの他方のゲートは共通接続されてトランスミ
ッションゲート２７ａの出力に接続されている。なお、
上記ＭＯＳ素子のペアは、いずれもＣ−ＭＯＳ型を用い
ている。
３１ｂの出力は共通接続されて、救済アドレス信号出力
端子となる。さらに、トランスミッションゲート３１
ａ，３１ｂの他方のゲートは共通接続されてトランスミ
ッションゲート２７ａの出力に接続されている。なお、
上記ＭＯＳ素子のペアは、いずれもＣ−ＭＯＳ型を用い
ている。
【００２６】以上の構成による実施例において、その動
作を図２のタイミングチャートを参照して説明する。
作を図２のタイミングチャートを参照して説明する。
【００２７】入力端子に“０”レベルのＣＳバー信号が
印加されると、これに基づいてパルス発生回路２５は図
２に示すような“１”レベルの一定周期のパルス信号
（φＣＳ）を発生する。このφＣＳ信号は、ヒューズ２
０，２３の切断時、ＮＭＯＳ素子２１，２２によりライ
ン３２を“０”レベルにし、ライン３３を“１”レベル
にするために用いられる。
印加されると、これに基づいてパルス発生回路２５は図
２に示すような“１”レベルの一定周期のパルス信号
（φＣＳ）を発生する。このφＣＳ信号は、ヒューズ２
０，２３の切断時、ＮＭＯＳ素子２１，２２によりライ
ン３２を“０”レベルにし、ライン３３を“１”レベル
にするために用いられる。
【００２８】ヒューズ２０，２３が切断されると、フリ
ップフロップ回路２６とＰＭＯＳ素子１９，２４の各々
の後段への接続が遮断されるため、φＣＳが“０”レベ
ルであれば、ライン３２，３３のレベルは変化しない。
したがって、ライン３２は“０”レベルになり、ライン
３３が“１”レベルになるようにフリップフロップ回路
２６は動作する。このとき、ＮＭＯＳ素子２１及びＮＭ
ＯＳ素子２２は不動作であるため、ソース電流は全く流
れない。
ップフロップ回路２６とＰＭＯＳ素子１９，２４の各々
の後段への接続が遮断されるため、φＣＳが“０”レベ
ルであれば、ライン３２，３３のレベルは変化しない。
したがって、ライン３２は“０”レベルになり、ライン
３３が“１”レベルになるようにフリップフロップ回路
２６は動作する。このとき、ＮＭＯＳ素子２１及びＮＭ
ＯＳ素子２２は不動作であるため、ソース電流は全く流
れない。
【００２９】一方、ヒューズ２０，２３が末切断時は、
φＣＳが“０”レベルであれば、ＰＭＯＳ素子１９，２
４によってライン３２を“１”レベル、ライン３３を
“０”レベルにする。また、φＣＳが“１”レベルであ
れば、ＮＭＯＳ素子２１，２２によってライン３２を
“０”レベルにし、ライン３３を“１”レベルにする。
φＣＳが“０”レベルであれば、ＰＭＯＳ素子１９，２
４によってライン３２を“１”レベル、ライン３３を
“０”レベルにする。また、φＣＳが“１”レベルであ
れば、ＮＭＯＳ素子２１，２２によってライン３２を
“０”レベルにし、ライン３３を“１”レベルにする。
【００３０】このとき、ヒューズ２０，２３に電流が流
れるのは、図２のφＣＳが“１”レベルとなる短時間の
間のみであり、その消費電力は僅かである。例えば、本
発明者の実施結果によれば、動作時電源電流及び平均動
作時電流を約５％削減できることが確かめられた。
れるのは、図２のφＣＳが“１”レベルとなる短時間の
間のみであり、その消費電力は僅かである。例えば、本
発明者の実施結果によれば、動作時電源電流及び平均動
作時電流を約５％削減できることが確かめられた。
【００３１】すなわち、ヒューズ末切断時は、最終的に
φＣＳが“０”レベルになったとき、ライン３２を
“１”レベルにすると共にライン３３を“０”レベルに
する。このような動作により、フリップフロップ回路２
６に保持された救済情報（正または負論理の信号）は、
ライン３３またはインバータ２９の出力のライン３４を
通してトランスミッションゲート２７に伝達される。
φＣＳが“０”レベルになったとき、ライン３２を
“１”レベルにすると共にライン３３を“０”レベルに
する。このような動作により、フリップフロップ回路２
６に保持された救済情報（正または負論理の信号）は、
ライン３３またはインバータ２９の出力のライン３４を
通してトランスミッションゲート２７に伝達される。
【００３２】ライン３３，３４のレベルが確定後、図２
の様にφＣＳ信号の立ち下がりに同期して遅延回路３０
から出力される出力信号ＣＳｄは、“０”レベルから
“１”レベルへと変化する。この信号変化に応じてトラ
ンスミッションゲート２７がオンし、ライン３３，３４
の救済情報がトランスミッションゲート２７ａ，２７ｂ
を通してライン３６，３７へ伝達される。
の様にφＣＳ信号の立ち下がりに同期して遅延回路３０
から出力される出力信号ＣＳｄは、“０”レベルから
“１”レベルへと変化する。この信号変化に応じてトラ
ンスミッションゲート２７がオンし、ライン３３，３４
の救済情報がトランスミッションゲート２７ａ，２７ｂ
を通してライン３６，３７へ伝達される。
【００３３】ヒューズ末切断時には、ライン３６が
“０”レベルになり、ライン３７が“１”レベルになる
ため、トランスミッションゲート３１の一方のトランス
ミッションゲート３１ｂがオンになり、出力端子３８に
Ａｉ信号が出力される。また、ヒューズ切断時には、逆
に、ライン３６が“１”レベルになり、ライン３７が
“０”レベルになるため、トランスミッションゲート３
１の他方のトランスミッションゲート３１ａがオンにな
り、出力端子３８にＡｉバー信号（負論理のＡｉ信号）
が出力される。
“０”レベルになり、ライン３７が“１”レベルになる
ため、トランスミッションゲート３１の一方のトランス
ミッションゲート３１ｂがオンになり、出力端子３８に
Ａｉ信号が出力される。また、ヒューズ切断時には、逆
に、ライン３６が“１”レベルになり、ライン３７が
“０”レベルになるため、トランスミッションゲート３
１の他方のトランスミッションゲート３１ａがオンにな
り、出力端子３８にＡｉバー信号（負論理のＡｉ信号）
が出力される。
【００３４】（実施例２）図３は本発明の他の実施例を
示す回路図である。なお、図３においては、図１と同一
であるものには同一引用数字を用いたので、以下におい
ては重複する説明を省略する。
示す回路図である。なお、図３においては、図１と同一
であるものには同一引用数字を用いたので、以下におい
ては重複する説明を省略する。
【００３５】本実施例が前記実施例と異なるところは、
トランスミッションゲート２７に代えてゲートを１つの
み有するトランスミッションゲート３９を設け、インバ
ータ２９及びトランスミッションゲート３１を省略した
構成にある。トランスミッションゲート３９は、トラン
スミッションゲート２７におけるトランスミッションゲ
ート２７ｂを除去した構成に相当する。
トランスミッションゲート２７に代えてゲートを１つの
み有するトランスミッションゲート３９を設け、インバ
ータ２９及びトランスミッションゲート３１を省略した
構成にある。トランスミッションゲート３９は、トラン
スミッションゲート２７におけるトランスミッションゲ
ート２７ｂを除去した構成に相当する。
【００３６】この実施例では、ライン３３の信号のみに
依存した信号がトランスミッションゲート３９から出力
される。そして、回路動作は除去した部分を除き、図１
の実施例と同一であるので、ここでは重複する説明を省
略する。上記実施例１，２は、ロー・コラム（Ｒｏｗ
Ｃｏｌｕｍｎ）救済活性化回路、シグネチャ回路、パー
シャル活性化回路等に有効である。
依存した信号がトランスミッションゲート３９から出力
される。そして、回路動作は除去した部分を除き、図１
の実施例と同一であるので、ここでは重複する説明を省
略する。上記実施例１，２は、ロー・コラム（Ｒｏｗ
Ｃｏｌｕｍｎ）救済活性化回路、シグネチャ回路、パー
シャル活性化回路等に有効である。
【００３７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
【００３８】例えば、図４に示すように、図５に示した
と等価な回路（ここでは、ＮＭＯＳ素子を用い、極性を
図５とは逆にしている）の入力段にクロック発生回路４
０を設け、このクロック発生回路４０にＣＳバー信号
（負論理のＣＳ信号）を印加するようにしてもよい。
と等価な回路（ここでは、ＮＭＯＳ素子を用い、極性を
図５とは逆にしている）の入力段にクロック発生回路４
０を設け、このクロック発生回路４０にＣＳバー信号
（負論理のＣＳ信号）を印加するようにしてもよい。
【００３９】図４に示すように、電源（Ｖｃｃ）とアー
ス間にはヒューズ３、ＮＭＯＳ素子４１，４２，４３を
直列接続して挿入され、ＮＭＯＳ素子４１のゲートはク
ロック発生回路４０の出力端子に接続されている。ＮＭ
ＯＳ素子４２，４３の各々は、ドレインとゲートを接続
している。さらに、ＮＭＯＳ素子４１のドレインには、
ＮＭＯＳ素子４４のドレインが接続され、そのドレイン
とゲート間にはインバータ４５が接続されている。ま
た、インバータ４５の後段にはインバータ４６が接続さ
れている。
ス間にはヒューズ３、ＮＭＯＳ素子４１，４２，４３を
直列接続して挿入され、ＮＭＯＳ素子４１のゲートはク
ロック発生回路４０の出力端子に接続されている。ＮＭ
ＯＳ素子４２，４３の各々は、ドレインとゲートを接続
している。さらに、ＮＭＯＳ素子４１のドレインには、
ＮＭＯＳ素子４４のドレインが接続され、そのドレイン
とゲート間にはインバータ４５が接続されている。ま
た、インバータ４５の後段にはインバータ４６が接続さ
れている。
【００４０】この回路における各部材の機能は、ＮＭＯ
Ｓ素子４１，４２，４３が図５のＰＭＯＳトランジスタ
１，２に相当し、ＮＭＯＳ素子４４は図５のＰＭＯＳト
ランジスタ４に相当し、インバータ４５，４６は図５の
インバータ５，６に相当している。したがって、図４の
動作は図５の説明に置換した動作と同じになるので、こ
こでは説明を省略する。
Ｓ素子４１，４２，４３が図５のＰＭＯＳトランジスタ
１，２に相当し、ＮＭＯＳ素子４４は図５のＰＭＯＳト
ランジスタ４に相当し、インバータ４５，４６は図５の
インバータ５，６に相当している。したがって、図４の
動作は図５の説明に置換した動作と同じになるので、こ
こでは説明を省略する。
【００４１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。
【００４２】すなわち、チップセレクト信号に基づく信
号を入力とする少なくとも１つの半導体素子と、この半
導体素子の出力系内に挿入されると共に応答する回路の
必要時に切断が行われるヒューズとを備え、このヒュー
ズの切断または末切断の状況に応じて救済情報を生成す
る救済回路であって、前記チップセレクト信号に同期し
てパルス信号を生成するパルス発生手段と、このパルス
発生手段によるパルス信号によって動作するフリップフ
ロップ回路とを設けるようにしたので、ヒューズ部にお
ける電流消費をほぼ零にでき、動作時電源電流及び平均
動作時電流を低減することが可能になる。
号を入力とする少なくとも１つの半導体素子と、この半
導体素子の出力系内に挿入されると共に応答する回路の
必要時に切断が行われるヒューズとを備え、このヒュー
ズの切断または末切断の状況に応じて救済情報を生成す
る救済回路であって、前記チップセレクト信号に同期し
てパルス信号を生成するパルス発生手段と、このパルス
発生手段によるパルス信号によって動作するフリップフ
ロップ回路とを設けるようにしたので、ヒューズ部にお
ける電流消費をほぼ零にでき、動作時電源電流及び平均
動作時電流を低減することが可能になる。
【図１】本発明による救済回路を示す回路図である。
【図２】図１の実施例の動作を示すタイミングチャート
である。
である。
【図３】本発明の他の実施例を示す回路図である。
【図４】本発明の応用例を示す主要部の回路図である。
【図５】従来の救済回路を示す回路図である。
１，２ ＰＭＯＳ素子 ３ ヒューズ ４ ＰＭＯＳ素子 ５，６ インバータ ７，８，９ ＰＭＯＳ素子 １０，１３ ＮＭＯＳ素子 １１，１２ ＰＭＯＳ素子 １５ 出力端子 １６，１７，１８ ライン １９ ＰＭＯＳ素子 ２０ ヒューズ ２１，２２ ＮＭＯＳ素子 ２３ ヒューズ ２４ ＰＭＯＳ素子 ２５ パルス発生回路 ２６ フリップフロップ回路 ２７，２７ａ，２７ｂ トランスミッションゲート ２８，２９ インバータ ３０ 遅延回路 ３１，３１ａ，３１ｂ トランスミッションゲート ３２，３３，３４，３６，３７ ライン ３８ 出力端子 ３９ トランスミッションゲート ４０ クロック発生回路 ４１，４２，４３，４４ ＮＭＯＳ素子 ４５，４６ インバータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11
Claims (4)
- 【請求項１】 チップセレクト信号に基づく信号を入力
とする少なくとも１つの半導体素子と、この半導体素子
の出力系内に挿入されると共に対象となる回路の必要時
に切断が行われるヒューズとを備え、このヒューズの切
断または末切断の状況に応じて救済情報を生成する救済
回路であって、前記チップセレクト信号に同期してパル
ス信号を生成するパルス発生手段と、このパルス発生手
段によるパルス信号によって動作するフリップフロップ
回路とを具備することを特徴とする救済回路。 - 【請求項２】 前記フリップフロップ回路の出力信号及
び外部信号の２つを動作条件にするトランスミッション
ゲートを前記フリップフロップ回路の後段に接続するこ
とを特徴とする請求項１記載の救済回路。 - 【請求項３】 前記チップセレクト信号及びその反転信
号によって動作するトランスミッションゲートを前記フ
リップフロップ回路の後段に接続することを特徴とする
請求項１記載の救済回路。 - 【請求項４】 前記トランスミッションゲートへ入力す
るチップセレクト信号を遅延させるための遅延回路を設
けることを特徴とする請求項２または請求項３記載の救
済回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14468693A JPH0714924A (ja) | 1993-06-16 | 1993-06-16 | 救済回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14468693A JPH0714924A (ja) | 1993-06-16 | 1993-06-16 | 救済回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0714924A true JPH0714924A (ja) | 1995-01-17 |
Family
ID=15367904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14468693A Pending JPH0714924A (ja) | 1993-06-16 | 1993-06-16 | 救済回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714924A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5943281A (en) * | 1997-07-29 | 1999-08-24 | Nec Corporation | Semiconductor integrated circuit reducing undesired current |
-
1993
- 1993-06-16 JP JP14468693A patent/JPH0714924A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5943281A (en) * | 1997-07-29 | 1999-08-24 | Nec Corporation | Semiconductor integrated circuit reducing undesired current |
| KR100297149B1 (ko) * | 1997-07-29 | 2001-10-26 | 가네꼬 히사시 | 원치않는전류를감소시키는반도체집적회로 |
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