JPH1166881A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH1166881A
JPH1166881A JP9224949A JP22494997A JPH1166881A JP H1166881 A JPH1166881 A JP H1166881A JP 9224949 A JP9224949 A JP 9224949A JP 22494997 A JP22494997 A JP 22494997A JP H1166881 A JPH1166881 A JP H1166881A
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memory cell
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transistor
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Akiji Matsuki
章治 松木
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】 【課題】 不良メモリセル検出結果となるＣＯＭＰ信号
の負荷容量を減少させる。 【解決手段】 それぞれアドレスの各ビット毎の相補の
信号（アドレス信号Ａ０Ｔ〜Ａ３Ｔ及び反転アドレス信
号Ａ０Ｎ〜Ａ３Ｎ）をワイヤード接続し、トランジスタ
Ｔｒ１〜Ｔｒ４のそれぞれのゲート信号とし、それによ
り、不良メモリセル検出結果となるＣＯＭＰ信号をロウ
レベルとするトランジスタＴｒ１〜Ｔｒ４の数を従来の
ものと比べて半数とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、不良メモリセルを冗長メモリセルと置換す
ることで救済が行われる半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、この種の半導体記憶装置にお
いては、外部から与えられたアドレス信号によって指定
されたアドレスに対するデータの書き込み及び読み出し
を行うメモリセルアレイに不良のメモリセルが存在する
場合、そのメモリセルを予め冗長されたメモリセルと置
換することによって少しの不良からチップ全体を救済す
る冗長構成が採用されることが多く、そのために、与え
られたアドレス信号が不良メモリセルのアドレスかどう
かを判断するための不良アドレス検出回路が設けられて
いる。
【０００３】図５は、従来の不良アドレス検出回路の一
構成例を示す回路図である。
【０００４】本従来例は図５に示すように、アドレス信
号Ａ０Ｔ〜Ａ３Ｔがそれぞれ入力されるヒューズｆ１，
ｆ３，ｆ５，ｆ７と、アドレス信号Ａ０Ｔ〜Ａ３Ｔをそ
れぞれ反転させ、反転アドレス信号Ａ０Ｎ〜Ａ３Ｎとし
て出力するインバータＩｎｖ１〜Ｉｎｖ４と、インバー
タＩｎｖ１〜Ｉｎｖ４から出力された反転アドレス信号
Ａ０Ｎ〜Ａ３Ｎがそれぞれ入力されるヒューズｆ２，ｆ
４，ｆ６，ｆ８と、ゲート端子にヒューズｆ１〜ｆ８の
他端がそれぞれ接続され、不良メモリセル以外のアドレ
スを検出した場合にＯＮ状態となるトランジスタＴｒ１
〜Ｔｒ８と、ドレイン端子がトランジスタＴｒ１〜Ｔｒ
８のソース端子と共通接続され、不良アドレス検出結果
となるＣＯＭＰ信号のプリチャージを行うトランジスタ
Ｔｒ１８とから構成されている。
【０００５】ここで、上述したヒューズｆ１〜ｆ８にお
いては、メモリセルアレイに不良のメモリセルが存在し
た場合に外部アドレスがこの不良メモリセルのアドレス
を指定した時だけ、トランジスタＴｒ１〜Ｔｒ８が全て
ＯＦＦ状態となるようにヒューズｆ１〜ｆ８の中から所
定のヒューズを切断する。例えば、アドレス（Ａ０Ｔ，
Ａ１Ｔ，Ａ２Ｔ，Ａ３Ｔ）＝（０，１，１，０）のメモ
リセルが不良であった場合、ヒューズｆ２，ｆ３，ｆ
５，ｆ８を切断すれば、外部アドレスがこの不良メモリ
セルのアドレスを指定した時だけ、トランジスタＴｒ１
〜Ｔｒ８が全てＯＦＦ状態となり、外部アドレス信号が
この不良メモリセル以外のアドレスを指定した時は、ト
ランジスタＴｒ１〜Ｔｒ８のいずれかがＯＮ状態とな
る。
【０００６】以下に、上記のように構成された不良アド
レス検出回路の動作について説明する。
【０００７】まず、外部から入力されるプリチャージ信
号によってトランジスタＴｒ１８をある一定期間ＯＮ状
態とし、それにより、ＣＯＭＰ信号をハイレベルにプリ
チャージする。不良アドレス検出はこのプリチャージ終
了後に行われる。
【０００８】外部アドレス信号がメモリセルアレイの正
常のメモリセルのアドレスを指定した場合、トランジス
タＴｒ１〜Ｔｒ８のいずれかがＯＮ状態となるため、Ｃ
ＯＭＰ信号はロウレベルとなる。
【０００９】一方、外部アドレス信号が不良メモリセル
のアドレスを指定した場合は、トランジスタＴｒ１〜Ｔ
ｒ８が全てＯＦＦ状態となるため、ＣＯＭＰ信号はハイ
レベルを保持する。
【００１０】このＣＯＭＰ信号がロウレベルの場合はメ
モリセルアレイを動作状態、冗長メモリセルを非動作状
態とし、また、ＣＯＭＰ信号がハイレベルの場合はメモ
リセルアレイを非動作状態、冗長メモリセルを動作状態
とする。
【００１１】以上のように、メモリセルアレイに不良メ
モリセルが存在しても、この不良メモリセルを予め冗長
されたメモリセルと置換することでチップ全体を救済す
ることができる。
【００１２】
【発明が解決しようとする課題】上述したような従来の
不良アドレス検出回路においては、アドレス信号が入力
されるトランジスタとそのアドレス信号が反転した反転
アドレス信号が入力されるトランジスタとがアドレスの
各ビットのそれぞれにおいて別々に設けられており、外
部アドレス信号が不良メモリセルのアドレスを指定した
時だけ、トランジスタが全てＯＦＦ状態となるように、
各トランジスタに接続されたヒューズのうち所定のヒュ
ーズが切断されているため、その場合、切断されたヒュ
ーズに接続されたトランジスタは不良メモリセルのアド
レス検出に関して不必要となる。
【００１３】ここで、不必要なトランジスタの数が多く
なると、不良メモリセル検出結果となるＣＯＭＰ信号の
負荷容量が増大し、信号が遅延してしまうという問題点
がある。
【００１４】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、不良メモリ
セル検出結果となるＣＯＭＰ信号の負荷容量を減少させ
ることができる半導体記憶装置を提供することを目的と
する。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数のメモリセルから成り、外部からのア
ドレス信号により指定されたアドレスに対しデータの書
き込み及び読み出しを行うメモリセルアレイと、該メモ
リセルアレイに不良のメモリセルが存在する場合、前記
メモリセルアレイに代わってデータの書き込み及び読み
出しを行う冗長メモリセルアレイと、入力されたアドレ
スが前記不良のメモリセルのアドレスであるかかどうか
を判断するための不良アドレス検出回路とを有してなる
半導体記憶装置において、前記不良アドレス検出回路
は、前記アドレス信号のビット数分設けられ、該アドレ
ス信号が入力される第１のヒューズ郡と、前記アドレス
信号のビット数分設けられ、該アドレス信号が反転した
反転アドレス信号が入力される第２のヒューズ郡と、前
記アドレス信号のビット毎に設けられ、前記第１のヒュ
ーズ郡を介して入力される前記アドレス信号または前記
第２のヒューズ郡を介して入力される前記反転アドレス
信号に基づいて前記不良アドレスを検出する第１のトラ
ンジスタ郡とを有し、前記アドレス信号と前記反転アド
レス信号とは前記第１のトランジスタ郡のゲート端子に
てワイヤード接続されていることを特徴とする。
【００１６】また、前記不良アドレス検出回路は、前記
第１及び第２のヒューズ郡の導通状態を制御する第２の
トランジスタ郡と、該第２のトランジスタ郡の動作を制
御するための信号を発生させるフリップフロップとを有
することを特徴とする。
【００１７】また、前記フリップフロップは、前記不良
のメモリセルが存在する場合のみ、前記第１及び第２の
ヒューズ郡を導通状態とするための信号を発生させるこ
とを特徴とする。
【００１８】また、不良アドレス検出信号のプリチャー
ジ中は前記第１のトランジスタ郡はＯＦＦ状態となるこ
とを特徴とする。
【００１９】（作用）上記のように構成された本発明に
おいては、それぞれアドレスの各ビット毎の相補の信号
がワイヤード接続され、第１のトランジスタ郡のそれぞ
れのゲート信号とされているので、従来のものと比べて
第１のトランジスタ郡の数が半数となり、不良メモリセ
ル検出結果となるＣＯＭＰ信号の負荷容量が減少する。
【００２０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
【００２１】（第１の実施の形態）図１は、本発明の半
導体記憶装置に用いられる不良アドレス検出回路の第１
の実施の形態を示す回路図である。
【００２２】本形態は図１に示すように、Ｒｅｄ信号を
発生させるフリップフロップＦＦ１と、ゲート端子にフ
リップフロップＦＦ１にて発生したＲｅｄ信号が入力さ
れ、入力されたＲｅｄ信号に基づいて、アドレス信号Ａ
０Ｔ〜Ａ３Ｔをそれぞれ通過させるか遮断するかの制御
を行うトランジスタＴｒ９，Ｔｒ１１，Ｔｒ１３，Ｔｒ
１５と、アドレス信号Ａ０Ｔ〜Ａ３Ｔをそれぞれ反転さ
せ、反転アドレス信号Ａ０Ｎ〜Ａ３Ｎとして出力するイ
ンバータＩｎｖ１〜Ｉｎｖ４と、ゲート端子にフリップ
フロップＦＦ１にて発生したＲｅｄ信号が入力され、入
力されたＲｅｄ信号に基づいて、インバータＩｎｖ１〜
Ｉｎｖ４から出力された反転アドレス信号Ａ０Ｎ〜Ａ３
Ｎをそれぞれ通過させるか遮断するかの制御を行うトラ
ンジスタＴｒ１０，Ｔｒ１２，Ｔｒ１４，Ｔｒ１６と、
トランジスタＴｒ９，Ｔｒ１１，Ｔｒ１３，Ｔｒ１５の
ドレイン端子にそれぞれ接続された第１のヒューズ郡で
あるヒューズｆ１，ｆ３，ｆ５，ｆ７と、トランジスタ
Ｔｒ１０，Ｔｒ１２，Ｔｒ１４，Ｔｒ１６のドレイン端
子にそれぞれ接続された第２のヒューズ郡であるヒュー
ズｆ２，ｆ４，ｆ６，ｆ８と、ゲート端子にヒューズｆ
１，ｆ２の他端が接続され、不良メモリセル以外のアド
レスを検出した場合にＯＮ状態となるトランジスタＴｒ
１と、ゲート端子にヒューズｆ３，ｆ４の他端が接続さ
れ、不良メモリセル以外のアドレスを検出した場合にＯ
Ｎ状態となるトランジスタＴｒ２と、ゲート端子にヒュ
ーズｆ５，ｆ６の他端が接続され、不良メモリセル以外
のアドレスを検出した場合にＯＮ状態となるトランジス
タＴｒ３と、ゲート端子にヒューズｆ７，ｆ８の他端が
接続され、不良メモリセル以外のアドレスを検出した場
合にＯＮ状態となるトランジスタＴｒ４と、ドレイン端
子がトランジスタＴｒ１〜Ｔｒ４のソース端子と共通接
続され、不良アドレス検出結果となるＣＯＭＰ信号のプ
リチャージを行うトランジスタＴｒ１８と、ＣＯＭＰ信
号とＧＮＤとの間に接続され、ゲート端子にＲｅｄ信号
が反転した信号が入力されるトランジスタＴｒ１７とか
ら構成されており、フリップフロップＦＦ１において
は、内部にヒューズｆ９が設けられており、ヒューズｆ
９が切断されるとＲｅｄ信号が発生するように構成され
ている。なお、トランジスタＴｒ１〜Ｔｒ４から第１の
トランジスタ郡が構成され、トランジスタＴｒ９〜Ｔｒ
１６から第２のトランジスタ郡が構成されている。
【００２３】ここで、アドレスの各ビット毎に、相補の
信号はヒューズｆ１〜ｆ８の他端でワイヤード接続さ
れ、それぞれ不良アドレス検出結果となるＣＯＭＰ信号
をロウレベルとするトランジスタＴｒ１〜Ｔｒ４のゲー
ト端子に入力される（例えば、トランジスタＴｒ９とヒ
ューズｆ１を介したアドレス信号Ａ０Ｔと、トランジス
タＴｒ１０とヒューズｆ２を介した反転アドレス信号Ａ
０Ｎとがワイヤード接続され、トランジスタＴｒ１のゲ
ートに入力される）。
【００２４】また、トランジスタＴｒ１７においては、
Ｒｅｄ信号の反転信号ＮｏＲｅｄ信号によりＲｅｄ Ｐ
／Ｗ時、または不良メモリセルが無い場合、メモリセル
アレイを動作状態、冗長メモリセルを非動作状態とする
ためにＣＯＭＰ信号をロウレベルとする。すなわち、ヒ
ューズｆ９が切断されないと冗長メモリセルとの置換は
行われない。
【００２５】また、ヒューズｆ１〜ｆ８においては、メ
モリセルアレイに不良のメモリセルが存在し、外部アド
レスがこの不良メモリセルのアドレスを指定した時だ
け、トランジスタＴｒ１〜Ｔｒ４が全てＯＦＦ状態とな
るように切断される。
【００２６】以下に、上記のように構成された不良アド
レス検出回路の動作について説明する。
【００２７】図２は、図１に示した不良アドレス検出回
路の動作を説明するためのタイミングチャートである。
【００２８】メモリセルアレイに不良メモリセルが存在
する場合、ヒューズｆ９を切断するとともに、外部アド
レスがこの不良メモリセルのアドレスを指定した時だけ
トランジスタＴｒ１〜Ｔｒ４が全てＯＦＦ状態となるよ
うにヒューズｆ１〜ｆ８の中から所定のヒューズを切断
する。
【００２９】まず、外部から入力されるプリチャージ信
号によってトランジスタＴｒ１８をある一定期間ＯＮ状
態とし、それにより、ＣＯＭＰ信号をハイレベルにプリ
チャージする（Ｔ１）。不良アドレス検出はこのプリチ
ャージ終了後に行われる。
【００３０】外部アドレス信号がメモリセルアレイの正
常のメモリセルのアドレスを指定した場合、トランジス
タＴｒ１〜Ｔｒ４のいずれかがＯＮ状態となるため、Ｃ
ＯＭＰ信号はロウレベルとなる（Ｔ２）。
【００３１】一方、外部アドレス信号が不良メモリセル
のアドレスを指定した場合は、トランジスタＴｒ１〜Ｔ
ｒ４が全てＯＦＦ状態となるため、ＣＯＭＰ信号はハイ
レベルを保持する（Ｔ３）。
【００３２】このＣＯＭＰ信号がロウレベルの場合はメ
モリセルアレイを動作状態、冗長メモリセルを非動作状
態とし、また、ＣＯＭＰ信号がハイレベルの場合はメモ
リセルアレイを非動作状態、冗長メモリセルを動作状態
とする。
【００３３】（第２の実施の形態）図３は、本発明の半
導体記憶装置に用いられる不良アドレス検出回路の第２
の実施の形態を示す回路図であり、図１に示した回路に
貫通電流対策が施されたものが示されている。
【００３４】本形態は図３に示すように、トランジスタ
Ｔｒ１８からトランジスタＴｒ１〜Ｔｒ４のいずれかに
流れる貫通電流（例えば、図１中Ｉ１）対策のため、図
１に示した回路に、プリチャージ信号によりトランジス
タＴｒ１〜Ｔｒ４のゲート端子に対してロウレベルの信
号を出力し、プリチャージ中はトランジスタＴｒ１〜Ｔ
ｒ４をＯＦＦ状態とするトランジスタＴｒ１９〜Ｔｒ２
２と、フリップフロップＦＦ１にて発生するＲｅｄ信号
とプリチャージ信号の反転信号であり有効アドレスの出
力中はハイレベルを保持するＡＥ信号とを入力とし、Ａ
ＥＲｅｄ信号を出力するＡＮＤゲートＡ１と、ＮｏＲｅ
ｄ信号とＡＥ信号とを入力とし、ＡＥＮｏＲｅｄ信号を
出力するＡＮＤゲートＡ２とが新たに設けられて構成さ
れている。
【００３５】ここで、ヒューズｆ９が切断された場合、
プリチャージ中にアドレスからトランジスタＴｒ１９〜
Ｔｒ２２に流れる貫通電流（例えば、図３中Ｉ２）対策
のため、トランジスタＴｒ９〜Ｔｒ１６において、Ｎｏ
Ｒｅｄ信号によりアドレス信号Ａ０Ｔ〜Ａ３Ｔまたは反
転アドレス信号Ａ０Ｎ〜Ａ３Ｎを通過させるか遮断する
かの制御が行われる。
【００３６】一方、ヒューズｆ９が切断されない場合、
トランジスタＴｒ１８からトランジスタＴｒ１７に流れ
る貫通電流（例えば、図１中Ｉ３）対策のため、トラン
ジスタＴｒ１７によって、ＡＥＮｏＲｅｄ信号によりＣ
ＯＭＰ信号がロウレベルとなる。
【００３７】以下に、上記のように構成された不良アド
レス検出回路の動作について説明する。
【００３８】図４は、図３に示した不良アドレス検出回
路の動作を説明するためのタイミングチャートであり、
（ａ）はヒューズｆ９が切断されていない場合のタイミ
ングチャート、（ｂ）はヒューズｆ９が切断された場合
のタイミングチャートである。
【００３９】なお、不良アドレス検出に関する動作は、
前述した第１の実施の形態における動作と同様であるた
め省略し、ここでは、貫通電流対策に関する回路の動作
についてのみ説明する。
【００４０】ヒューズｆ９が切断されていない場合は図
４（ａ）に示すように、ＡＥＲｅｄ信号がロウレベルと
なるため、トランジスタＴｒ９〜Ｔｒ１６が全てＯＦＦ
状態となり、アドレス信号からトランジスタＴｒ１９〜
Ｔｒ２２に流れる貫通電流は無い。
【００４１】また、ＡＥＮｏＲｅｄ信号はプリチャージ
中にロウレベルとなるので（Ｔ１）、トランジスタＴｒ
１７がＯＦＦ状態となり、トランジスタＴｒ１８からト
ランジスタＴｒ１７に流れる貫通電流は無い。
【００４２】一方、ヒューズｆ９が切断されている場合
は図４（ｂ）に示すように、ＡＥＮｏＲｅｄ信号がロウ
レベルとなるため、トランジスタＴｒ１７がＯＦＦ状態
となり、トランジスタＴｒ１８からトランジスタＴｒ１
７に流れる貫通電流は無い。
【００４３】また、ＡＥＲｅｄ信号はプリチャージ中に
ロウレベルとなるので（Ｔ１）、トランジスタＴｒ９〜
Ｔｒ１６が全てＯＦＦ状態となり、アドレス信号からト
ランジスタＴｒ１９〜Ｔｒ２２に流れる貫通電流は無
い。
【００４４】上述したような不良アドレス検出回路が半
導体記憶装置に設けられることにより、外部から与えら
れたアドレス信号によって指定されたアドレスに対する
データの書き込み及び読み出しを行うメモリセルアレイ
に不良のメモリセルが存在する場合、そのメモリセル
が、冗長メモリセルアレイ内において予め冗長されたメ
モリセルと置換され、それにより、少しの不良からチッ
プ全体が救済される。
【００４５】
【発明の効果】以上説明したように本発明においては、
それぞれアドレスの各ビット毎の相補の信号がワイヤー
ド接続され、第１のトランジスタ郡のそれぞれのゲート
信号とされているため、従来のものと比べて第１のトラ
ンジスタ郡の数が半数となり、不良メモリセル検出結果
となるＣＯＭＰ信号の負荷容量を減少させることができ
る。
【００４６】それにより、不良アドレス検出結果となる
ＣＯＭＰ信号の動作の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置に用いられる不良アド
レス検出回路の第１の実施の形態を示す回路図である。
【図２】図１に示した不良アドレス検出回路の動作を説
明するためのタイミングチャートである。
【図３】本発明の半導体記憶装置に用いられる不良アド
レス検出回路の第２の実施の形態を示す回路図である。
【図４】図３に示した不良アドレス検出回路の動作を説
明するためのタイミングチャートであり、（ａ）はヒュ
ーズが切断されていない場合のタイミングチャート、
（ｂ）はヒューズが切断された場合のタイミングチャー
トである。
【図５】従来の不良アドレス検出回路の一構成例を示す
回路図である。
【符号の説明】
Ａ１，Ａ２ ＡＮＤゲート ＦＦ１ フリップフロップ ｆ１〜ｆ９ ヒューズ Ｉｎｖ１〜Ｉｎｖ４ インバータ Ｔｒ１〜Ｔｒ２２ トランジスタ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルから成り、外部からの
    アドレス信号により指定されたアドレスに対しデータの
    書き込み及び読み出しを行うメモリセルアレイと、 該メモリセルアレイに不良のメモリセルが存在する場
    合、前記メモリセルアレイに代わってデータの書き込み
    及び読み出しを行う冗長メモリセルアレイと、 入力されたアドレスが前記不良のメモリセルのアドレス
    であるかかどうかを判断するための不良アドレス検出回
    路とを有してなる半導体記憶装置において、前記不良ア
    ドレス検出回路は、 前記アドレス信号のビット数分設けられ、該アドレス信
    号が入力される第１のヒューズ郡と、 前記アドレス信号のビット数分設けられ、該アドレス信
    号が反転した反転アドレス信号が入力される第２のヒュ
    ーズ郡と、 前記アドレス信号のビット毎に設けられ、前記第１のヒ
    ューズ郡を介して入力される前記アドレス信号または前
    記第２のヒューズ郡を介して入力される前記反転アドレ
    ス信号に基づいて前記不良アドレスを検出する第１のト
    ランジスタ郡とを有し、 前記アドレス信号と前記反転アドレス信号とは前記第１
    のトランジスタ郡のゲート端子にてワイヤード接続され
    ていることを特徴とする半導体記憶装置。
  2. 【請求項２】 請求項１に記載の半導体記憶装置におい
    て、 前記不良アドレス検出回路は、 前記第１及び第２のヒューズ郡の導通状態を制御する第
    ２のトランジスタ郡と、 該第２のトランジスタ郡の動作を制御するための信号を
    発生させるフリップフロップとを有することを特徴とす
    る半導体記憶装置。
  3. 【請求項３】 請求項２に記載の半導体記憶装置におい
    て、 前記フリップフロップは、前記不良のメモリセルが存在
    する場合のみ、前記第１及び第２のヒューズ郡を導通状
    態とするための信号を発生させることを特徴とする半導
    体記憶装置。
  4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
    半導体記憶装置において、 不良アドレス検出信号のプリチャージ中は前記第１のト
    ランジスタ郡はＯＦＦ状態となることを特徴とする半導
    体記憶装置。
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