JP3307349B2

JP3307349B2 - プログラム回路および冗長アドレスデコーダ

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Publication number: JP3307349B2
Application number: JP35589998A
Authority: JP
Inventors: 智玉置
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-12-15
Filing date: 1998-12-15
Publication date: 2002-07-24
Anticipated expiration: 2018-12-15
Also published as: US6205050B1; JP2000182393A; KR100371652B1; KR20000048123A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、プログラム回路
および冗長アドレスデコーダに関し、特に、冗長メモリ
セルの置き換え設定を行う際に用いられるプログラム回
路およびこのプログラム回路を備えた冗長アドレスデコ
ーダに関する。

【０００２】

【従来の技術】従来、高集積化及び大容量化された半導
体記憶装置において、冗長セルを備えた半導体記憶装置
が知られている。これは、製造段階で不良となったセル
を予め作り込んでおいた冗長セルに置き換えることによ
り、良品の半導体記憶装置として出荷するためである。

【０００３】この半導体記憶装置における不良セルの検
出及び冗長セルの置き換え処理等は、例えば、複数のチ
ップが形成されたウェーハ状態において、冗長設定回路
に設けたフューズを切断することにより行われる。この
ため、フューズが切断されたことを確認する必要があっ
た。

【０００４】図１１は、従来のフューズの切断を判定す
る回路を示し、（ａ）は判定回路の説明図、（ｂ）は判
定回路を設けたアドレスデコーダの説明図である。図１
１に示すように、判定回路１は、ｐチャネル形ＭＯＳ
（ｐＭＯＳ）トランジスタｐ、フューズＦ、及びｎチャ
ネル形ＭＯＳ（ｎＭＯＳ）トランジスタｎが直列接続さ
れた判定信号線を有している（（ａ）参照）。

【０００５】この判定信号線を、プリチャージ（ＰＲＥ
ＣＨＡＲＧＥ）信号で充電し、イネイブル（ＥＮＡＢＬ
Ｅ）信号でこれを放電してリザルト（ＲＥＳＵＬＴ）信
号を出力することにより、切断されたか否かを判定す
る。ここで、トランジスタｐ，ｎを抵抗と考えれば、抵
抗の分割値で結果が決まることになり、フューズＦが切
断されていればフューズＦの所で抵抗が無限大になるの
で、リザルト信号は、ハイ（Ｈｉｇｈ）が出力される。

【０００６】判定回路１を備えたアドレスデコーダ２
は、冗長（ｒｅｄｕｎｄａｎｃｙ）回路を構成し、複数
のアドレス信号（Ａ０，Ａ０Ｂ，Ａ１，…，Ａ３Ｂ）が
入力される。通常は、このような判定回路が複数チップ
内に存在している判定信号線のトランジスタｎ及びフュ
ーズＦは、入力するアドレス信号の数に合わせて設けら
れている。

【０００７】このように、フューズＦを多く設けたアド
レスデコーダ２の場合、先ず、プリチャージ信号で接点
ＲＥＳＵＬＴをプリチャージする。ここで、ハイレベル
のアドレス線に対応するフューズＦが切断されていない
と、プリチャージされた電荷がフューズＦを介して速や
かにＧＮＤ（接地電位）へ抜けて、接点ＲＥＳＵＬＴの
電位はロー（Ｌｏｗ）となる。

【０００８】一方、フューズＦが完全に切断されている
と、プリチャージ信号を抜くトランジスタｎのスイッチ
がオンしたとしても、上述した電荷はフューズＦを介し
てＧＮＤへ抜けることはないので、接点ＲＥＳＵＬＴは
ハイ（Ｈｉｇｈ）のままとなる。

【０００９】これに対し、切断したはずのフューズが完
全に切断されず高抵抗でつながっている場合は、フュー
ズの切断抵抗を介して電荷がゆっくりとＧＮＤに抜ける
ので、プリチャージ後ハイからローになるまでの時間が
長くかかる。このような場合でも、正しいＲＥＳＵＬＴ
信号を得ようとすると、プリチャージ後からＲＥＳＵＬ
Ｔ判定までの時間を長く取る必要が起こり、判定に時間
がかかってしまう。また、場合によっては誤判定を招い
てしまうという欠点があった。

【００１０】このような切断不良の発生は、最近増加す
る傾向にある。つまり、最近のＤＲＡＭ（ｄｙｎａｍｉ
ｃｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）等の
メモリの場合、アドレスの増加に対応して切断用のフュ
ーズＦをかなり多く使用しているので、４層、５層等の
多層配線に対しＤＲＡＭを載せる場合、フューズＦとな
るシリサイド配線層が深くなり切断できない場合が生じ
てしまう。また、フューズＦとしてアルミニウム等の金
属配線を使用した場合も、切断し難くなる。

【００１１】図１２は、切断部分における配線切断不良
の発生状況を説明しており、（ａ）〜（ｄ）は、同一平
面上に設けたヒューズを示し、（ａ）は切断前の平面
図、（ｂ）は切断後の平面図、（ｃ）は切断前の断面
図、（ｄ）は切断後の断面図、（ｅ）及び（ｆ）は、上
層配線と下層配線を結ぶコンタクトプラグ部に設けたヒ
ューズを示し、（ｅ）は切断する前の断面図、（ｆ）は
切断後の断面図である。

【００１２】図１２（ａ）〜（ｄ）に示すように、ウェ
ーハ３の酸化膜３ａ中に設けられた、横方向に延在する
形状のヒューズ３ｂを切断する場合、フューズ３ｂに対
応して酸化膜３ａの表面を覆うカバー３ｃに開けられた
窓４から、フューズ３ｂに向けてレーザ光線Ｌを照射す
る（ａ），（ｃ）参照）。レーザ光線Ｌが照射される
と、フューズ３ｂが気化し飛散して溶断され（（ｂ），
（ｄ）参照）、プログラムされる。

【００１３】また、図１２（ｅ），（ｆ）に示すよう
に、上層配線３ｄと下層配線３ｅを結ぶコンタクトプラ
グ部に設けたヒューズ３ｆを切断する場合、フューズ３
ｆに対応して酸化膜３ａの表面を覆うカバー３ｃに開け
られた窓４から、フューズ３ｆに向けてレーザ光線Ｌを
照射する（（ｅ）参照）。レーザ光線Ｌが照射される
と、フューズ３ｆが気化し飛散して溶断され（（ｆ）参
照）、プログラムされる。

【００１４】フューズ３ｂ，３ｆとしては、ポリシリコ
ン配線やアルミニウム配線等が使用され、ウェーハ表面
を保護しているカバー３ｃとしては、例えばポリイミド
が使用される。

【００１５】ところで、最近のアルミニウムフューズ等
の金属フューズの場合、反射率が高いので、照射された
レーザ光線Ｌを反射してしまい、溶断し難い。このた
め、例えばコンタクトプラグ部に設けたヒューズ３ｆ
が、配線３ｄ，３ｅの材質とは異なった材質であるタン
グステン等により形成されている場合、熱吸収率が異な
ることから、一様に切断されない。

【００１６】また、レーザ光線Ｌの照射に際し、例えば
ショットが僅かにずれたり照射部分の膜厚が厚かったり
して、確実に切断されない場合が起こり易い。ポリシリ
コンフューズの場合、レーザ光線Ｌの照射により照射部
分が気化し飛散してその部分が抜け切断されるが、抜け
跡の底部や角部等に配線の一部がフューズ残りＳとして
残ってしまい易い（（ｄ）参照）。アルミニウムフュー
ズ等の金属ヒューズの場合、飛散に際し一旦溶融してか
ら気化するが、この際、アルミニウム等の金属蒸気が飛
散によりできた孔の表面に付着して膜状のヒューズ残り
Ｓが発生してしまう（（ｆ）参照）。このヒューズ残り
Ｓは、切断前に比べて数十倍〜百倍程度の抵抗値を有す
る。

【００１７】従って、不要なアドレスを別なアドレスに
置き換えるためにフューズ３ｂ，３ｆの切断を行うが、
フューズ３ｂ，３ｆにシリサイド配線や金属配線を使用
した場合、フューズ３ｂ，３ｆの切断がし難くなる。こ
れにより、フューズ３ｂ，３ｆの切断が不十分となり、
切断したにも拘わらず高抵抗で繋がった状態になってし
まう。

【００１８】このような、フューズを完全に切断できな
い生切れの場合に対応したものとして、特開昭６４−６
７７９８号公報に開示された冗長セルを有する半導体
記憶装置がある。

【００１９】図１３は、従来の冗長セルを備えた半導体
記憶装置の回路構成図である。図１３に示すように、半
導体記憶装置５は、正規メモリセルアレイ６ａ、冗長メ
モリセルアレイ６ｂ、Ｘ及びＹデコーダ６ｃ，６ｄ、冗
長メモリセルアレイ６ｂを直接駆動するＡＮＤゲート、
入力アドレス番号に対応して設けられた複数のプログラ
ム回路７ａ〜７ｎ、冗長メモリ駆動回路８、及びワンシ
ョット信号発生回路９を有している。ワンショット信号
発生回路９は、プログラム回路７ａ〜７ｎと冗長メモリ
駆動回路８に入力するワンショット信号を発生させる。

【００２０】図１４は、図１３のプログラム回路の回路
図である。図１４に示すように、例えばプログラム回路
７ａは、フューズＦと、フリップフロップＦ・Ｆと、ｎ
ＭＯＳトランジスタｎ１，ｎ２と、ｐＭＯＳトランジス
タｐ１，ｐ２とが、それぞれ組み合わされて構成され、
アドレス信号が入力されるトランスファゲートＧ１，Ｇ
２とからなっている。プログラム回路７ａ〜７ｎは、同
一の構成を有する。

【００２１】この冗長セルを備えた半導体記憶装置５に
より、ワンショット信号を入力してプルダウン或いはプ
ルアップ回路をオンさせ、仮にヒューズ切断が不完全な
生切れの場合でも、フリップフロップＦ・Ｆの出力は、
時間と共に自動的に所望のレベルに反転して、所望のプ
ログラム出力が得られ、冗長セルの置換を行うことが可
能になる。

【００２２】

【発明が解決しようとする課題】しかしながら、冗長
セルを有する半導体記憶装置においては、ワンショット
信号発生回路９が必要になる。このワンショット信号発
生回路９は、基本的にはチップ全体に設けなければなら
ない。また、最近はメモリが大きくなっていることか
ら、各デコーダ６ｃ，６ｄの側に回路を付けたものがい
くつも並ぶことになり、デコーダ部が大きくなって全体
的に大型化するのが避けられない。また、遅延回路のタ
イミング設定が困難である。

【００２３】この発明の目的は、ワンショット信号を必
要とせず全体的に大型化することのないプログラム回路
およびこのプログラム回路を備えた冗長アドレスデコー
ダを提供することである。

【００２４】

【課題を解決するための手段】上記目的を達成するた
め、この発明に係るプログラム回路は、一対のトランジ
スタとそれに対応する一対の負荷素子とを含むフリップ
フロップで構成され、前記一対の負荷素子の一方を、プ
ログラム手段として使用し、前記一対の負荷素子の他方
は、前記プログラム手段の切断前抵抗値より大きく切断
後抵抗値より小さい抵抗値を有することを特徴としてい
る。

【００２５】このように、フリップフロップの負荷素子
の一方としてプログラム手段を設け、負荷素子の他方
を、プログラム手段の切断前抵抗値より大きく切断後抵
抗値より小さい抵抗値を有するようにしたことにより、
ワンショット信号を必要とせず全体的に大型化すること
がないプログラム回路とすることができる。

【００２６】また、この発明に係る冗長アドレスデコー
ダは、一対のトランジスタとそれに対応する一対の負荷
素子を備えたフリップフロップを用い、前記一対の負荷
素子の一方を、不良メモリセルを冗長メモリセルで置き
換えるアドレスのプログラム手段として使用し、前記一
対の負荷素子の他方は、前記プログラム手段の切断前抵
抗値より大きく切断後抵抗値より小さい抵抗値を有する
ことを特徴としている。

【００２７】上記構成を有することにより、一対のトラ
ンジスタとそれに対応する一対の負荷素子を備え、その
一方が、不良メモリセルを冗長メモリセルで置き換える
アドレスのプログラム手段として使用され、その他方
は、プログラム手段の切断前抵抗値より大きく切断後抵
抗値より小さい抵抗値を有する、フリップフロップが用
いられる。これにより、ワンショット信号を必要とせず
全体的に大型化することのないプログラム回路を備え
た、冗長アドレスデコーダとすることができる。

【００２８】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。

【００２９】（第１の実施の形態）図１は、この発明の
第１の実施の形態に係るプログラム回路の回路構成図で
ある。図１に示すように、プログラム回路１０は、フリ
ップフロップを構成する一対のｐチャネル形ＭＯＳ（ｐ
ＭＯＳ）トランジスタｐ１，ｐ２、及び一対の負荷素子
である２個のフューズＦａ，Ｆｂを有し、フューズＦｂ
は、直列接続された２個のフューズＦｂ１，Ｆｂ２から
なる。

【００３０】この２個のフューズＦａ，Ｆｂの内の一方
のフューズＦａは、プログラム手段として使用され、他
方のフューズＦｂは、フューズＦａの切断前抵抗値より
大きく切断後抵抗値より小さい抵抗値を有している。こ
こで、フューズＦｂは、例えば、抵抗体により形成して
もよい。また、フューズＦｂを、フューズＦａを複数個
直列に接続して形成してもよく、例えば、２個のフュー
ズＦａからなるフューズＦｂ１，Ｆｂ２（図１参照）と
してもよい。

【００３１】ｐＭＯＳトランジスタｐ１及びｐ２のソー
スは、高電位の電源電圧ＶＤＤノードに接続されてい
る。ｐＭＯＳトランジスタｐ１のドレイン及びｐＭＯＳ
トランジスタｐ２のゲートの共通接続接点Ａは、フュー
ズＦａを介して、ｐＭＯＳトランジスタｐ２のドレイン
及びｐＭＯＳトランジスタｐ１のゲートの共通接続接点
Ｂは、フューズＦｂを介して、共に低電位のＧＮＤ（接
地）ノードに接続されている。

【００３２】即ち、切断するフューズＦａと切断しない
フューズＦｂとを、フリップフロップの負荷として用い
て、両フューズを流れる電流を比較して切断の有無を判
定する。なお、フューズ切断による抵抗値は、例えばメ
タルフューズの場合、切断前の千倍以上の数キロ乃至数
メガオーム程になり、切断不良の生切れ状態では、数百
キロオーム程になる。

【００３３】次に、このプログラム回路１０による動作
を説明する。プログラム回路１０において、フューズＦ
ａが切断されている場合、フューズＦａの抵抗値がフュ
ーズＦｂの抵抗値より大きいので、ｐＭＯＳトランジス
タｐ１がオンして共通接続接点Ａが電源電圧ＶＤＤに繋
がり、共通接続接点Ａの電位はハイ（Ｈｉｇｈ）とな
り、ｐＭＯＳトランジスタｐ２がオフして共通接続接点
ＢがＧＮＤに繋がり、共通接続接点Ｂの電位はロー（Ｌ
ｏｗ）となる。一方、フューズＦａが切断されていない
場合、フューズＦａの抵抗値がフューズＦｂの抵抗値よ
り小さいので逆転し、共通接続接点Ａの電位はロー（Ｌ
ｏｗ）となり、共通接続接点Ｂの電位はハイ（Ｈｉｇ
ｈ）となる。

【００３４】このようにフューズが切断されているとき
でも切断されていないときでも、プログラム回路１０の
フリップフロップが安定状態に速やかに決着し、ＲＥＳ
ＵＬＴ信号が出力されて切断されたか否かが判定され
る。

【００３５】図２は、この発明の第１の実施の形態の変
形例に係るプログラム回路の回路構成図である。図２に
示すように、プログラム回路１１は、プログラム回路１
０のｐＭＯＳトランジスタｐ１，ｐ２をｎＭＯＳトラン
ジスタｎ１，n２に変えて構成されている他は、プログ
ラム回路１０と同様である。

【００３６】このプログラム回路１１において、フュー
ズＦａが切断されている場合、ｎＭＯＳトランジスタｎ
１がオンして共通接続接点ＡがＧＮＤに繋がり、共通接
続接点Ａの電位はロー（Ｌｏｗ）となり、ｎＭＯＳトラ
ンジスタｎ２がオフして共通接続接点Ｂが電源電圧ＶＤ
Ｄに繋がり、共通接続接点Ｂの電位はハイ（Ｈｉｇｈ）
となる。一方、フューズＦａが切断されていない場合、
逆転し、共通接続接点Ａの電位はハイ（Ｈｉｇｈ）とな
り、共通接続接点Ｂの電位はロー（Ｌｏｗ）となる。

【００３７】この状態で、プログラム回路１１のフリッ
プフロップが安定状態に決着し、ＲＥＳＵＬＴ信号が出
力されて切断されたか否かが判定される。プログラム回
路１１においては、ＲＥＳＵＬＴ信号がプログラム回路
１０の場合と逆転することとなるが、そのような条件で
使用すればよい。

【００３８】このように、上述したプログラム回路１
０，１１により、ワンショット信号を必要とせず全体的
に大型化することがないプログラム回路を得ることがで
きる。このように、切断判定の機能を果たす一方で、切
断判定後に定常的に電流が流れてしまうという問題があ
る。そこで、省電力化の観点から、定常的に電流が流れ
ることのないプログラム回路を次に示す。

【００３９】（第２の実施の形態）図３は、この発明の
第２の実施の形態に係るプログラム回路の回路構成図で
ある。図３に示すように、プログラム回路２０は、フリ
ップフロップを構成する一対のｐＭＯＳトランジスタｐ
１，ｐ２、第２のフリップフロップを構成する一対のｎ
ＭＯＳトランジスタｎ１，ｎ２、及び２個のフューズＦ
ａ，Ｆｂを有する。

【００４０】即ち、プログラム回路２０は、一対の負荷
素子である２個のフューズＦａ，Ｆｂのそれぞれが接続
された各接点を有する、第１のフリップフロップのトラ
ンジスタとは異なる導電形の一対のトランジスタからな
る第２のフリップフロップを有している。その他の構成
は、第１のフリップフロップからなるプログラム回路１
０と同様である。

【００４１】ｎＭＯＳトランジスタｎ１のドレインは、
フューズＦａを介して共通接続接点Ａに接続され、ｎＭ
ＯＳトランジスタｎ２のドレインは、フューズＦｂを介
して共通接続接点Ｂに接続されている。ｎＭＯＳトラン
ジスタｎ１及びｎ２のソースは、共に低電位のＧＮＤノ
ードに接続されている。ｎＭＯＳトランジスタｎ１のゲ
ートは、共通接続接点Ｂに接続され、ｎＭＯＳトランジ
スタｎ２のゲートは、共通接続接点Ａに接続されてい
る。

【００４２】このプログラム回路２０による動作を、図
４及び図５を参照して説明する。図４は、図３のプログ
ラム回路による判定動作に伴う電圧及び電流の過渡的変
化を示す波形図である。

【００４３】図４に示すように、先ず、フューズＦａが
切断されていない場合、電源電圧ＶＤＤが、ＧＮＤから
上昇し、ｐＭＯＳトランジスタｐ１の閾値（ｔｈｒｅｓ
ｈｏｌｄ）Ｖｔｐを越えると、ｐＭＯＳトランジスタｐ
１がオンする。即ち、プログラム判定に際し、プログラ
ム回路２０への電源電圧ＶＤＤの印加により、フリップ
フロップは過渡的に応答し、ｐＭＯＳトランジスタｐ１
がオンすることにより、共通接続接点Ａ及びＢは、電源
電圧ＶＤＤに対し閾値ＶＴｐだけ低い値を維持して上昇
する。

【００４４】この時点では、ｎＭＯＳトランジスタｎ
１，ｎ２のゲート電位が、それぞれ共通接続接点Ａ，Ｂ
の電位であり、この値がｎＭＯＳトランジスタｎ１，ｎ
２の閾値ＶＴｎを超えていないので、ｎＭＯＳトランジ
スタｎ１，ｎ２はオフしており、フューズＦａ，Ｆｂに
は電流が流れない。

【００４５】電源電圧ＶＤＤが更に上昇し、共通接続接
点Ａ，ＢがｎＭＯＳトランジスタｎ１，ｎ２の閾値Ｖｔ
ｎを越えると、ｎＭＯＳトランジスタｎ１，ｎ２がオン
する。ｎＭＯＳトランジスタｎ１，ｎ２がオンすること
により、共通接続接点Ａ，Ｂを流れる電流の差から電位
差が発生し、電源電圧ＶＤＤからＧＮＤへ、フューズＦ
ａ，Ｆｂを介して電流が流れる。

【００４６】ここで、フューズＦａの抵抗値をｒ、ｐＭ
ＯＳトランジスタのオン抵抗値をＲｐ、ｎＭＯＳトラン
ジスタのオン抵抗値をＲｎ、フューズＦｂの数に基づく
係数をｋとすると、共通接続接点Ａ，Ｂの各電流ＩＡ，
ＩＢ及び各電圧ＶＡ，ＶＢは、次のようになる。

【００４７】ＩＡ＝ＶＤＤ／（ｒ＋Ｒｎ＋Ｒｐ）ＶＡ＝ＶＤＤ×（ｒ＋Ｒｎ）／（ｒ＋Ｒｐ＋Ｒｎ）＝ＶＤＤ×｛１−Ｒｐ／（ｒ＋Ｒｐ＋Ｒｎ）｝ＩＢ＝ＶＤＤ／（ｋ×ｒ＋Ｒｎ＋Ｒｐ）ＶＢ＝ＶＤＤ×｛１−Ｒｐ／（ｋ×ｒ＋Ｒｐ＋Ｒｎ）｝このとき、ＶＡ＜ＶＢとなって、共通接続接点Ａ，Ｂの
電圧が各トランジスタのゲート電圧として作用し、共通
接続接点Ｂの電位が電源電圧ＶＤＤ、共通接続接点Ａの
電位がＧＮＤとなって、プログラム回路２０のフリップ
フロップが安定状態に決着する。決着の結果、ＲＥＳＵ
ＬＴ信号が出力され切断されたか否かが判定される。安
定状態の時ｐＭＯＳトランジスタｐ２はオンであるが、
ｎＭＯＳトランジスタｎ２はオフになるので、第１の実
施の形態のように安定時に電流が流れることはない。

【００４８】次に、フューズＦａが切断されている場
合、切断されたフューズＦａの抵抗値をＲｆとすると、
共通接続接点Ａの電流ＩＡ及び電圧ＶＡは、次のように
なる。

【００４９】ＩＡ＝ＶＤＤ／（Ｒｆ＋Ｒｎ＋Ｒｐ）ＶＡ＝ＶＤＤ×｛１−Ｒｐ／（Ｒｆ＋Ｒｐ＋Ｒｎ）｝ここで、フューズＦａが完全に切断されていれば、ＶＡ
＝ＶＤＤとなって共通接続接点Ｂの電位はＧＮＤとな
り、プログラム回路２０のフリップフロップが安定状態
に決着し、ＲＥＳＵＬＴ信号が出力されて切断されたか
否かが判定される。

【００５０】また、フューズＦａが完全に切断されてい
ない切断不良の場合でも、少なくとも（５０〜１００）
×ｒ＜Ｒｆの条件は期待できることから、１＜ｋ＜５０
とすれば、ＶＡ＞ＶＢとなり切断を判定することができ
る。このとき、ｎＭＯＳトランジスタｎ１はオフなの
で、ｐＭＯＳトランジスタｐ２がオンしていても電源電
圧ＶＤＤとＧＮＤ間に電流は流れない。

【００５１】図５は、図３のプログラム回路による判定
動作を示すフローチャートである。図５に示すように、
先ず、ＧＮＤ電位と同電位の電源電圧ＶＤＤ（ＶＤＤ＝
ＧＮＤ）がＧＮＤから上昇し（ステップＳ１０１）、ｐ
ＭＯＳトランジスタｐ１，ｐ２の閾値Ｖｔｐを越える
と、両ｐＭＯＳトランジスタｐ１，ｐ２がオン（ＯＮ）
する（ステップＳ１０２）。

【００５２】ｐＭＯＳトランジスタｐ１，ｐ２がオンす
ると、共通接続接点Ａ，Ｂは、電源電圧ＶＤＤに対し閾
値ＶＴｐだけ低い値（ＶＤＤ−ＶＴｐ）を維持して上昇
する（ステップＳ１０３）。電源電圧ＶＤＤが更に上昇
し、共通接続接点Ａ，ＢがｎＭＯＳトランジスタの閾値
Ｖｔｎを越えると、両ｎＭＯＳトランジスタｎ１，ｎ２
がオンする（ステップＳ１０４）。

【００５３】次に、共通接続接点Ａが電源電圧ＶＤＤと
同電位（Ａ＝ＶＤＤ）であるか否かが判定される（ステ
ップＳ１０５）。判定結果が同電位である（Ｙｅｓ）場
合、即ち、フューズＦａが完全に切断されている場合、
フューズ切断と判定されてハイ（ＲＥＳＵＬＴ＝Ｈ）を
出力した（ステップＳ１０６）後、電源電圧ＶＤＤの上
昇が停止して接点ＲＥＳＵＬＴが電源電圧ＶＤＤ（ＲＥ
ＳＵＬＴ＝ＶＤＤ）となり（ステップＳ１０７）、終了
する。

【００５４】ステップＳ１０５の判定結果が同電位でな
い（Ｎｏ）場合、共通接続接点Ａの電圧ＶＡが共通接続
接点Ｂの電圧ＶＢより大きいか否かが判定され（ステッ
プＳ１０８）、大きい（Ｙｅｓ）場合、即ち、フューズ
Ｆａが不完全に切断されている場合、ｐＭＯＳトランジ
スタｐ１がオンしてＶＡ＝ＶＤＤとなり（ステップＳ１
０９）、フューズ切断と判定される（ステップＳ１０
６）。

【００５５】一方、ステップＳ１０８の判定結果が大き
くない（Ｎｏ）場合、即ち、フューズＦａが切断されて
いない場合、ｎＭＯＳトランジスタｎ１がオンしてＶＡ
＝ＧＮＤとなり（ステップＳ１１０）、フューズ未切断
と判定されてロー（ＲＥＳＵＬＴ＝Ｌ）を出力した（ス
テップＳ１１１）後、電源電圧ＶＤＤの上昇が停止して
接点ＲＥＳＵＬＴがＧＮＤ（ＲＥＳＵＬＴ＝ＧＮＤ）と
なり（ステップＳ１１２）、終了する。

【００５６】つまり、フューズＦａが切断されている場
合、喩え切断不良でも、切断された抵抗値が切断されて
いない抵抗値よりも高ければ、完全な切断状態と同様に
ハイが出力される。一方、フューズＦａが切断されてい
ない場合、常に切断されないフューズＦｂの抵抗が勝る
ためローが出力される。いずれの場合も、電流カット用
のｎＭＯＳトランジスタｎ１，ｎ２を入れているので安
定状態時は電流を流さない。

【００５７】従って、このプログラム回路２０には、フ
ューズＦａが中途半端に繋がっていたとしても、この繋
がった状態の抵抗値が、切断しないフューズＦｂの抵抗
値よりも高ければ、切断判定が可能であるという利点が
ある。また、フリップフロップなので、必ずハイかロー
かの何れかに判定され、更に、フリップフロップの決着
時間が判定時間になるので、切断されなかったからとい
って判定時間が遅くなったり速くなったりするというこ
とがない。

【００５８】（第３の実施の形態）図６は、この発明の
第３の実施の形態に係る冗長アドレスデコーダの回路構
成図である。図６に示すように、冗長アドレスデコーダ
３０は、上述したプログラム回路２０を備えた冗長メモ
リの設定を行うアドレスデコーダである。

【００５９】この冗長アドレスデコーダ３０は、プログ
ラム回路２０に加えて、２個のｐＭＯＳトランジスタｐ
３，ｐ４、ｎＭＯＳトランジスタｎ３、複数のｎＭＯＳ
トランジスタｎ４ａ〜ｎ４ｈ、及び複数のフューズＦａ
１〜Ｆａ７を有する。ｎＭＯＳトランジスタｎ４ａ〜ｎ
４ｈ及びフューズＦａ１〜Ｆａ７は、入力する複数のア
ドレス信号に対応して設けられる。

【００６０】ｎＭＯＳトランジスタｎ４及びフューズＦ
ａは、一例として、入力するアドレス信号（Ａ０，Ａ０
Ｂ，Ａ１，…，Ａ３Ｂ）の数に対応する８個（ｎ４ａ〜
ｎ４ｈ、Ｆａ，Ｆａ１〜Ｆａ７）が設けられている（図
６参照）。各フューズＦａ，Ｆａ１〜Ｆａ７は、適宜切
断するフューズであり、フューズＦｂは、複数個（例え
ば２個）のフューズＦａを直列接続したものである。

【００６１】ｐＭＯＳトランジスタｐ３は、ソースが電
源電圧ＶＤＤに、ドレインがｐＭＯＳトランジスタｐ２
のドレイン、即ち共通接続接点Ｂに、それぞれ接続さ
れ、ゲートにプリチャージ（ＰＲＥＣＨＡＲＧＥ）信号
が入力する。ｐＭＯＳトランジスタｐ４は、ソースが電
源電圧ＶＤＤに、ドレインがＲＥＳＵＬＴ信号の出力
端、即ち共通接続接点Ａに、それぞれ接続され、ゲート
にプリチャージ信号が入力する。

【００６２】ｎＭＯＳトランジスタｎ３は、ドレインが
フューズＦｂに、ソースがｎＭＯＳトランジスタｎ２の
ドレインに、それぞれ接続され、ゲートにイネイブル
（ＥＮＡＢＬＥ）信号が入力する。

【００６３】ｎＭＯＳトランジスタｎ４ａは、ドレイン
がフューズＦａに、ソースがｎＭＯＳトランジスタｎ１
のドレインに、それぞれ接続され、ゲートにアドレス信
号Ａ０が入力する。同様に、各ｎＭＯＳトランジスタｎ
４ｂ〜ｎ４ｈは、ドレインが各フューズ（Ｆａ１〜Ｆａ
７）に、ソースがｎＭＯＳトランジスタｎ１のドレイン
に、それぞれ接続され、ゲートに各アドレス信号（Ａ０
Ｂ〜Ａ３Ｂ）が入力する。

【００６４】この冗長アドレスデコーダ３０における切
断判定動作を、図７及び図８を参照して説明する。図７
は、図６の冗長アドレスデコーダにおける判定動作を示
し、（ａ）はヒューズが切断されていない（プログラム
されていない）ときのタイミングチャート、（ｂ）はヒ
ューズが切断されている（プログラムされている）とき
のタイミングチャートである。この冗長アドレスデコー
ダ３０は、プログラム回路２０（図１参照）の場合とほ
ぼ同様に動作する。

【００６５】先ず、フューズＦａが切断されていない
（プログラムされていない）ときは、１本のフューズも
切断されていないのだから、全てのフューズ抵抗はｒで
ある。従って、どのアドレス信号がハイ（Ｈｉｇｈ）に
なってもそれに対応するフューズの抵抗はｒなので、ｍ
本のアドレス信号がハイ（Ｈｉｇｈ）のとき、フューズ
Ｆａ，Ｆａ１〜Ｆａ７からなるヒューズアレイ部の並列
抵抗は、ｍ本分の非切断フューズの並列合成抵抗、即
ち、ｒ／ｍとなる。アドレス信号が（Ａ０，Ａ０Ｂ，Ａ
１，Ａ１Ｂ，……，Ａ３，Ａ３Ｂ）の８本のとき、ｍは
必ず４本となる。

【００６６】図７（ａ）に示すように、予めプリチャー
ジされた共通接続接点Ｂと接点ＲＥＳＵＬＴに対して、
アドレス（ＡＤＤＲＥＳＳ）信号とイネイブル（ＥＮＡ
ＢＬＥ）信号がほぼ同時（（ａ）、ｔ１参照）に入力さ
れる。アドレス信号とイネイブル信号が入力された直後
に、共通接続接点ＢとＧＮＤの間に電位差が発生して電
流が流れる。

【００６７】このとき、ｐＭＯＳトランジスタｐ１，ｐ
２は、電源電圧ＶＤＤプリチャージのためオフしている
ので、共通接続接点ＢとＧＮＤの間の電流差から、アド
レス入力直後の共通接続接点Ｂの電流ＩＢ及び接点ＲＥ
ＳＵＬＴの電流ＩＲは、次のように決定される。ｋはフ
ューズＦｂを構成する直列接続されたフューズの数、ｍ
はハイ（Ｈｉｇｈ）入力されるアドレスフューズの本
数、ＲｎはｎＭＯＳトランジスタｎ３，ｎ４のオン抵抗
値である。

【００６８】ＩＢ＝ＶＤＤ／（ｋ×ｒ＋Ｒｎ）ＩＲ＝ＶＤＤ／｛（ｒ／ｍ）＋Ｒｎ｝ここで、ＩＲ＞ＩＢとなり、共通接続接点Ｂの電圧ＶＢ
及び接点ＲＥＳＵＬＴの電圧ＶＲは、ＶＢ＞ＶＲへ推移
する。

【００６９】そして、ある程度の差電位が生じ、接点Ｒ
ＥＳＵＬＴの電位がｐＭＯＳトランジスタの閾値Ｖｔｐ
を越えると、共通接続接点Ｂに接続されたｐＭＯＳトラ
ンジスタｐ２がオンする。ｐＭＯＳトランジスタｐ２が
オンして、共通接続接点Ｂを電源電圧ＶＤＤにまで押し
上げ、フリップフロップを一気に、共通接続接点Ｂを電
源電圧ＶＤＤに接点ＲＥＳＵＬＴをＧＮＤにして、安定
状態へと決着させる（図７（ａ）、ｔ２参照）。決着の
結果、ＲＥＳＵＬＴ信号のレベルにより入力されたアド
レスは、冗長回路で帰還されたメモリのアドレスでない
ことが分かる。

【００７０】次に、フューズＦａが切断されている（プ
ログラムされている）ときは、切断されたフューズＦａ
に対応するアドレス信号がハイ（Ｈｉｇｈ）のときと、
ロー（Ｌｏｗ）のときの、２通りの場合が起こる。ここ
で、アドレス信号がハイ（Ｈｉｇｈ）のときをヒットと
称し、ロー（Ｌｏｗ）のときをミスヒットと称す。
（ａ）ｑ本のアドレスフューズの内、ｍ本がヒットでｎ
本がミスヒットのとき（ｍ＋ｎ＝ｑ）は、フューズ切断
時抵抗値をＲｆとして、Ｒｆの抵抗がｍ本、ｒの抵抗が
ｎ本の並列合成抵抗、即ち、｛（Ｒｆ／ｍ）×（ｒ／ｎ）｝／｛（Ｒｆ／ｍ）＋（ｒ
／ｎ）｝＝｛（Ｒｆ×ｒ）／（ｎ×Ｒｆ＋ｍ×ｒ）｝となる。

【００７１】従って、ＩＢ＝ＶＤＤ／（ｋ×ｒ＋Ｒｎ）ＩＲ＝ＶＤＤ／［｛Ｒｆ／ｎ×Ｒｆ＋ｍ×ｒ｝×ｒ＋Ｒ
ｎ｝このとき、ｎ＝０（ヒット）のとき以外は、常に、｛Ｒ
ｆ／ｎ×Ｒｆ＋ｍ×ｒ｝×ｒ＜ｋ×Ｒであるので、ＩＢ
＜ＩＲとなり、共通接続点Ｂの電圧ＶＢ及び接点ＲＥＳ
ＵＬＴの電圧ＶＲは、ＶＢ＜ＶＲへ推移する。そして、
ｋが２以上の値で必ずＲＥＳＵＬＴ信号がローになり、
フリップフロップが安定状態手に決着し判定可能にな
る。

【００７２】そして、ｎ＝０のとき、即ち、全アドレス
がヒットのときは、フューズＦｂを流れる電流ＩＢ及び
フューズＦａを流れる電流ＩＲは、次のように決定され
る。

【００７３】ＩＢ＝ＶＤＤ／（ｋ×ｒ＋Ｒｎ）ＩＲ＝ＶＤＤ／｛（Ｒｆ／ｍ）＋Ｒｎ｝このとき、ＩＢ＞ＩＲとなれば切断を判断できるので、
ｋ×ｒ＜Ｒｆ／ｍである。よって、ｋ＜（Ｒｆ／ｒ）×
（１／ｍ）となり、フューズ切断したのに切断不良の生
切れ状態であったとしても、繋がった状態の抵抗値が５
０倍で、アドレスヒット時に入力されるアドレス本数を
１０本とすると、１＜ｋ＜５を得る。

【００７４】図８は、図７の判定動作を示すフローチャ
ートである。図８に示すように、先ず、共通接続接点Ｂ
と接点ＲＥＳＵＬＴに対し、電源電圧ＶＤＤがプリチャ
ージされる（ステップＳ２０１）。その後、アドレス
（ＡＤＤＲＥＳＳ）信号とイネイブル（ＥＮＡＢＬＥ）
信号がほぼ同時に入力され（ステップＳ２０２）、両信
号の入力により、共通接続接点ＢとＧＮＤの間に電位差
が発生して電流が流れる（ステップＳ２０３）。

【００７５】次に、接点ＲＥＳＵＬＴが電源電圧ＶＤＤ
と同電位（ＲＥＳＵＬＴ＝ＶＤＤ）であるか否かが判定
される（ステップＳ２０４）。判定結果が同電位である
（Ｙｅｓ）場合、即ち、フューズが完全に切断されてい
る場合、フューズ切断と判定されてハイ（ＲＥＳＵＬＴ
＝Ｈ）を出力した（ステップＳ２０５）後、接点ＲＥＳ
ＵＬＴが電源電圧ＶＤＤ（ＲＥＳＵＬＴ＝ＶＤＤ）とな
り（ステップＳ２０６）、終了する。

【００７６】ステップＳ２０４の判定結果が同電位でな
い（Ｎｏ）場合、共通接続接点Ｂの電圧ＶＢが接点ＲＥ
ＳＵＬＴより小さいか否かが判定され（ステップＳ２０
７）、小さい（Ｙｅｓ）場合、即ち、フューズが不完全
に切断されている場合、ｐＭＯＳトランジスタがオンし
て接点ＲＥＳＵＬＴが電源電圧ＶＤＤ（ＲＥＳＵＬＴ＝
ＶＤＤ）となり（ステップＳ２０８）、フューズ切断と
判定される（ステップＳ２０５）。

【００７７】一方、ステップＳ２０７の判定結果が小さ
くない（Ｎｏ）場合、即ち、フューズが切断されていな
い場合、ｎＭＯＳトランジスタがオンして接点ＲＥＳＵ
ＬＴがＧＮＤとなり（ステップＳ２０９）、フューズ未
切断と判定されてロー（ＲＥＳＵＬＴ＝Ｌ）を出力した
（ステップＳ２１０）後、接点ＲＥＳＵＬＴがＧＮＤ
（ＲＥＳＵＬＴ＝ＧＮＤ）となり（ステップＳ２１
１）、終了する。

【００７８】従って、デコーダ３０により、フューズ切
断が不完全な場合でも、プログラム回路１０から所望の
プログラム出力を送出することができ、冗長セルの置換
を行うことが可能になる。

【００７９】（第４の実施の形態）図９は、この発明の
第４の実施の形態に係るモード切替回路の回路構成図で
あり、図１０は、図９のモード切替回路の動作を示し、
（ａ）はＲＥＳＵＬＴ信号がハイ（Ｈｉｇｈ）の場合の
タイミングチャート、（ｂ）はＲＥＳＵＬＴ信号がロー
（Ｌｏｗ）の場合のタイミングチャートである。

【００８０】図９に示すモード切替回路４０は、上述し
たプログラム回路１０，２０を用いて、製品品種の切り
替えを行う。汎用ＤＲＡＭの場合、アドレスを入力せず
にメモりに内蔵されたアドレスカウンタによりアドレス
を内部で自動発生しリフレッシュする動作モードの、Ｃ
ＢＲ（ＣＡＳｂｅｆｏｒｅＲＡＳ）リフレッシュ期
間を変更でさるように構成されている場合があり、これ
をフューズで行った場合の例を示す。このモード切替回
路４０により、例えば、ＣＢＲリフレッシュを１Ｋリフ
レッシュで行う場合と２Ｋリフレッシュで行う場合と
に、切り替える。

【００８１】図１０（ａ）に示すように、プログラム回
路４１が切断されると、ＲＥＳＵＬＴ信号にハイ（Ｈｉ
ｇｈ）が出力され、これを入力するアドレスカウンタ
（ＡＤＤＲＥＳＳＣＯＵＮＴＥＲ）４２の最上位ビッ
ト（ＭＳＢ）Ｘ１０Ｎ、Ｘ１０Ｔの両信号が、ハイ（Ｈ
ｉｇｈ）を出力する。

【００８２】これにより、Ｘデコーダ４３は、Ｘ９〜Ｘ
０のアドレスのみでデコードし、ＤＲＡＭセルアレイ部
４４のＸｌ０Ｔ領域及びＸ１０Ｎ領域の両方のワード線
Ｘを活性化することで、１Ｋアドレスとして動作させ
る。

【００８３】また、図１０（ｂ）に示すように、プログ
ラム回路４１が切断されていないと、ＲＥＳＵＬＴ信号
にロー（Ｌｏｗ）が出力され、これを入力するアドレス
カウンタ４２は、カウンタの最上位ビットＸ１０Ｎ、Ｘ
１０Ｔまで動作させ、最上位ビットＸ１０Ｎ、Ｘ１０Ｔ
の何れかの信号をハイ（Ｈｉｇｈ）出力し、２Ｋアドレ
スとして動作させる。

【００８４】このように、この発明に係るプログラム回
路１０，１１，２０及び冗長アドレスデコーダ３０にお
いては、切断するのは一対のフューズの内の一方だけと
なるので、切断する方のフューズに対応した窓のみ設け
ればよく、切断するフューズが分からず両方のフューズ
に対応して窓を設けなければならない従来のものに比べ
て、フューズ切断用レーザ光線を照射するためのウェー
ハ表面のカバーに開ける窓を少なくすることができる。
更に、ワンショット信号を必要としないので、全体的に
大型化することなく小さな回路構成で、フューズが切断
されたか否かを判定することができる。

【００８５】また、プログラム回路１０，１１，２０及
び冗長アドレスデコーダ３０は、フリップフロップ構成
を有し、フリップフロップのトランジスタサイズを揃え
てフューズの抵抗比を利用し、電流比で切断判定をして
いるため、切断不良のフューズの抵抗値が、切断前に比
べて、Ｒ１×Ｒ２×…×Ｒｎ／｛（Ｒ１＋Ｒ２＋…＋Ｒ
ｎ）ｋ×ｒ｝倍以上あれば十分動作する。ここで、ｒは
未切断時の抵抗値、Ｒは切断時の抵抗値であり、確実に
切断されていればＲは無限大となるが、生切れの場合は
何らかの値を有する。

【００８６】そして、この判定動作により、判定後の各
接点が急速に電源電圧ＶＤＤ、ＧＮＤへ決着するため、
判定の高速化が可能となり、その上、切断の良・不良に
拘わらず判定時間が変わることがない。

【００８７】また、プログラム回路２０においては、判
定後に貫通電流を流さない。更に、上述したプログラム
回路を用いたモード切替回路４０により、製品品種の切
り替えを行うことができる。

【００８８】なお、上記実施の形態においては、ＭＯＳ
回路を例に挙げたが、バイポーラ回路でもよく、また、
フューズとして金属膜を想定したが、当然、ポリシリ膜
でも同様の効果を得ることができる。

【００８９】

【発明の効果】以上説明したように、この発明によれ
ば、一対のトランジスタとそれに対応する一対の負荷素
子とを含むフリップフロップで構成されたプログラム回
路の、一対の負荷素子の一方が、プログラム手段として
使用されるので、ワンショット信号を必要とせず全体的
に大型化することなく、一定の判定時間で切断判定がで
きる。また、判定の高速化が可能となり、その上、切断
の良・不良に拘わらず判定時間が変わらない。

【００９０】また、判定後に貫通電流を流さないプログ
ラム回路及び冗長アドレスデコーダとすることができ、
更に、品種の切り替えを行うことができるモード切替回
路とすることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係るプログラム
回路の回路構成図である。

【図２】この発明の第１の実施の形態の変形例に係るプ
ログラム回路の回路構成図である。

【図３】この発明の第２の実施の形態に係るプログラム
回路の回路構成図である。

【図４】図３のプログラム回路による判定動作に伴う電
圧及び電流の変化を示す波形図である。

【図５】図３のプログラム回路による判定動作を示すフ
ローチャートである。

【図６】この発明の第３の実施の形態に係る冗長アドレ
スデコーダの回路構成図である。

【図７】図６の冗長アドレスデコーダにおける判定動作
を示し、（ａ）はヒューズが切断されていない（プログ
ラムされていない）ときのタイミングチャート、（ｂ）
はヒューズが切断されている（プログラムされている）
ときのタイミングチャートである。

【図８】図７の判定動作を示すフローチャートである。

【図９】この発明の第４の実施の形態に係るモード切替
回路の回路構成図である。

【図１０】図９のモード切替回路の動作を示し、（ａ）
はＲＥＳＵＬＴ信号がハイ（Ｈｉｇｈ）の場合のタイミ
ングチャート、（ｂ）はＲＥＳＵＬＴ信号がロー（Ｌｏ
ｗ）の場合のタイミングチャートである。

【図１１】従来のフューズの切断を判定する回路を示
し、（ａ）は判定回路の説明図、（ｂ）は判定回路を設
けたアドレスデコーダの説明図である。

【図１２】切断部分における配線切断不良の発生状況を
説明しており、（ａ）〜（ｄ）は、同一平面上に設けた
ヒューズを示し、（ａ）は切断前の平面図、（ｂ）は切
断後の平面図、（ｃ）は切断前の断面図、（ｄ）は切断
後の断面図、（ｅ）及び（ｆ）は、上層配線と下層配線
を結ぶコンタクトプラグ部に設けたヒューズを示し、
（ｅ）は切断する前の断面図、（ｆ）は切断後の断面図
である。

【図１３】従来の冗長セルを備えた半導体記憶装置の回
路構成図である。

【図１４】図１３のプログラム回路の回路図である。

【符号の説明】

１０，１１，２０プログラム回路３０冗長アドレスデコーダ４０モード切替回路４１プログラム回路４２アドレスカウンタ４３Ｘデコーダ４４ＤＲＡＭセルアレイ部Ａ，Ｂ共通接続接点Ｆａ，Ｆａ１〜Ｆａ７，Ｆｂ，Ｆｂ１，Ｆｂ２フュー
ズＶｔｐｐＭＯＳトランジスタの閾値ＶＴｎｎＭＯＳトランジスタの閾値ｎ１，ｎ２，ｎ３，ｎ４，ｎ４ａ〜ｎ４ｈｎＭＯＳト
ランジスタｐ１，ｐ２，ｐ３，ｐ４ｐＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 11/401 G11C 16/06 H01L 21/82 H03K 3/286 H03K 3/356

Claims

(57)【特許請求の範囲】

【請求項１】一対のトランジスタとそれに対応する一対
の負荷素子とを含むフリップフロップで構成され、前記一対の負荷素子の一方を、プログラム手段として使
用し、前記一対の負荷素子の他方は、前記プログラム手
段の切断前抵抗値より大きく切断後抵抗値より小さい抵
抗値を有することを特徴とするプログラム回路。
【請求項２】前記プログラム手段は、溶断するヒューズ
からなることを特徴とする請求項１に記載のプログラム
回路。
【請求項３】前記一対の負荷素子の他方は、溶断しない
抵抗体からなることを特徴とする請求項１または２に記
載のプログラム回路。
【請求項４】前記一対の負荷素子の他方は、前記プログ
ラム手段を複数個直列接続して形成されることを特徴と
する請求項１〜３のいずれかに記載のプログラム回路。
【請求項５】前記プログラム回路が安定状態時に電流を
流さないように、前記フリップフロップに電流カット用
のトランジスタを挿入したことを特徴とする請求項１〜
４のいずれかに記載のプログラム回路。
【請求項６】前記電流カット用トランジスタは前記フリ
ップフロップとは逆導電型のトランジスタからなり、そ
れぞれ前記一対のトランジスタを負荷素子とする第２の
フリップフロップを構成していることを特徴とする請求
項５に記載のプログラム回路。
【請求項７】一対のトランジスタとそれに対応する一対
の負荷素子を備えたフリップフロップを用い、前記一対
の負荷素子の一方を、不良メモリセルを冗長メモリセル
で置き換えるアドレスのプログラム手段として使用し、
前記一対の負荷素子の他方は、前記プログラム手段の切
断前抵抗値より大きく切断後抵抗値より小さい抵抗値を
有することを特徴とする冗長アドレスデコーダ。
【請求項８】前記プログラム手段はアドレス信号数分並
列に接続されていることを特徴とする請求項７に記載の
冗長アドレスデコーダ。
【請求項９】前記プログラム手段は、溶断するヒューズ
からなることを特徴とする請求項７または８に記載の冗
長アドレスデコーダ。
【請求項１０】前記一対の負荷素子の他方は、溶断しな
い抵抗体からなることを特徴とする請求項７〜９のいず
れかに記載の冗長アドレスデコーダ。
【請求項１１】前記プログラム手段が安定状態時に電流
を流さないように、前記フリップフロップに電流カット
用のトランジスタを挿入したことを特徴とする請求項７
〜１０のいずれかに記載の冗長アドレスデコーダ。
【請求項１２】前記電流カット用のトランジスタは前記
フリップフロップとは逆導電型のトランジスタからな
り、それぞれ前記一対のトランジスタを負荷素子とする
第２のフリップフロップを構成していることを特徴とす
る請求項１１に記載の冗長アドレスデコーダ。
【請求項１３】請求項１〜６のいずれかに記載のプログ
ラム回路を備え、前記プログラム手段からの結果信号を
用いて、製品品種の切り替えが行われる複数の製品の各
々が接続されていることを特徴とするモード切替回路。