JP2804471B2 - 半導体メモリ装置のリダンダンシー回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ装置の
リダンダンシー回路に関し、特にディラム（ＤＲＡ
Ｍ）、エスラム（ＳＲＡＭ）等に用いられ、欠陥セルを
選びだすアドレスが入力される時、素子内部で発生する
ノイズ等によって他のアドレスがアクティブされること
により生じる誤動作を防止する半導体メモリ装置のリダ
ンダンシー回路に関する。

【０００２】

【従来の技術】リダンダンシー装置とは、セル アレイ
内部の任意のセルに欠陥が発生した場合に、欠陥セルに
接続されているワードラインを余分のスペア(spare )ワ
ードラインに取替え欠陥を補修する装置をいう。又、不
良セルを取替えるためのリペア（補修）構造のリペア動
作は、欠陥が発生したセルを選びだすアドレスが素子内
部に印加される時、欠陥セルを選び出す正常パス(path)
が切断され、その代りにリダンダンシー装置が動作して
リペアしたセルをイネーブルさせる動作である。

【０００３】図１は、リペア動作のための従来のリダン
ダンシー回路の回路図であり、このリダンダンシー回路
１は、第１のフリーチャージ信号（ｉｎ１）の入力によ
り第１のノード（Ｎ１）にフリーチャージ電位（Ｖｃ
ｃ）を供給する第１のＰＭＯＳ型トランジスタである第
１のフリーチャージ トランジスタ（ＭＰ１）と、第２
のフリーチャージ信号（ｉｎ２）の入力により前記第１
のフリーチャージ トランジスタ（ＭＰ１）から伝えら
れたフリーチャージ電位（Ｖｃｃ）を、前記第１のノー
ド（Ｎ１）に供給する第２のＰＭＯＳ型トランジスタで
ある第２のフリーチャージ トランジスタ（ＭＰ２）
と、前記第１のフリーチャージ信号（ｉｎ１）の入力に
より前記第１のノード（Ｎ１）に接地電位（Ｖｓｓ）を
供給する第１のＮＭＯＳ型トランジスタ（ＭＮ１）と、
前記第１のノード（Ｎ１）に並列接続されゲートにそれ
ぞれ入力されるアドレス（Ａ０１〜Ａｉｊ）により、前
記第１のノード（Ｎ１）に接地電位を供給するＮＭＯＳ
型トランジスタである多数のリペア トランジスタ（Ｍ
Ｎ２〜ＭＮ７）と、前記第１のノード（Ｎ１）と前記リ
ペア トランジスタ等（ＭＮ２〜ＭＮ７）の間に接続さ
れ欠陥アドレスをプログラミングする多数のヒューズ
（Ｆ０〜Ｆｊ）と、前記第１のノード（Ｎ１）と出力端
子（Ｎ２）の間に接続された第１のインバータ（Ｉ１）
と、前記出力端子（Ｎ２）の信号により前記第１のノー
ド（Ｎ１）に電源電位（Ｖｃｃ）を供給する第３のＰＭ
ＯＳ型トランジスタ（ＭＰ３）で構成される。

【０００４】前記構成によるリダンダンシー回路１の動
作を図２（ａ）乃至（ｆ）に示す動作タイミング図を参
照しながら説明することにする。

【０００５】先ず、図２の（ａ）に示す第１のフリーチ
ャージ信号（ｉｎ１）が“ハイ”から“ロー”に変化し
た後、図２の（ｂ）に示す第２のフリーチャージ信号
（ｉｎ２）が“ハイ”から“ロー”に変化した場合に
は、第１、第２のフリーチャージトランジスタ（ＭＰ
１、ＭＰ２）がターンオンされ、第１のノード（Ｎ１）
に電源電位（Ｖｃｃ）が供給されることになる。その
後、リペア トランジスタ（ＭＮ２〜ＭＮ７）にアドレ
ス（Ａ０１〜Ａｉｊ）が伝えられると、ヒューズ（Ｆ０
〜Ｆｊ）のブローウィング(blowing )如何により第１の
ノード（Ｎ１）が“ハイ”又は“ロー”となり出力信号
（ｏｕｔ）を駆動する。

【０００６】ここで、欠陥のあるセルを選び出すアドレ
スがＡ／０１、Ａｉ／ｊとした場合、その欠陥セルをリ
ペア セルに取り替えるためにはヒューズＦ１、Ｆｉを
切断しなければならない。この状態で入力されるアドレ
スは、Ａ／０１、Ａｉ／ｊが“ハイ”となり、残りのア
ドレスに“ロー”が入力されると、第１のノード（Ｎ
１）は前記第１、第２のフリーチャージ トランジスタ
（ＭＰ１、ＭＰ２）を介して伝えられたフリーチャージ
電位（Ｖｃｃ）により“ハイ”状態をそのまま維持する
ことになり、出力信号（ｏｕｔ（Ｇｏｏｄ））は“ロ
ー”に維持され欠陥セルをリペア セルに取り替えるた
めのリペア回路が動作することになる。

【０００７】また、ヒューズＦ１、Ｆｉが切断された状
態で他の正常セルを選び出すアドレス信号、例えば、ア
ドレスＡ／０１、Ａｉ／ｊが“ハイ”となり、他のアド
レスに“ロー”が入力されれば、リペア トランジスタ
（ＭＮ２とＭＮ７）がターンオンされ、第１のノード
（Ｎ１）が“ロー”となって、出力信号（ｏｕｔ（Ｇｏ
ｏｄ））が“ハイ”になることによりリペア回路が動作
をしなくなる。

【０００８】

【発明が解決しようとする課題】ここで、アドレスＡ／
０１、Ａｉ／ｊに“ハイ”が入力されるリペア動作にお
いて、第１のノード（Ｎ１）の“ハイ”電位は、出力端
子Ｎ２がゲートに連結される第３のＰＭＯＳ型トランジ
スタ（ＭＰ３）により引続き“ハイ”状態を維持しなけ
ればならない。しかし、この時、チップ内部にノイズが
発生し“ロー”として存在しなければならない他のアド
レスが図２の（ｅ）に示す如く、ノイズが発生してアド
レスＡｉｊの如くグラウンド(ground)電位でない閾電位
（Ｖｔｈ）以上の電位を有することになれば、このアド
レスをゲートに入力するリペア トランジスタ（ＭＮ
７）がターンオンされることにより、第１のノード（Ｎ
１）を“ロー”にディスチャージ(discharge)させるこ
とになり、出力信号（ｏｕｔ（Ｆａｉｌ））が“ロー”
から“ハ イ”に変化することになる。これにより、不
良セルを選び出すアドレスＡ／０１、Ａｉ／ｊが入力さ
れたとしても、チップ内部で発生したノイズにより出力
信号が変化することによりリペア回路が動作できなくな
る問題が発生する。

【０００９】そこで、本発明は、欠陥セルをスペア セ
ルに取り替えるリペア動作でチップ内部から発生するノ
イズに影響を受けずに正常なリペア動作を可能にした半
導体メモリ装置のリダンダンシー回路を提供することを
目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成させるた
め、請求項１記載の発明は、半導体メモリ装置のリダン
ダンシー回路において、第１のフリーチャージ信号の入
力に基づいて第１のノードにフリーチャージ電位を供給
する第１のフリーチャージ手段と、第２のフリーチャー
ジ信号の入力に基づいて前記第１のフリーチャージ手段
から入力されたフリーチャージ電位を、前記第１のノー
ドに供給する第２のフリーチャージ手段と、第１のノー
ドから入力された信号を反転させた信号を出力する出力
端子と、前記出力端子からの信号の入力に基づいて前記
第１のノードに電源電位を供給する第１のスイッチ手段
と、前記第２のフリーチャージ信号の反転信号の入力に
基づいて第２のノードに接地電位を供給する第２のスイ
ッチ手段と、前記出力端子からの信号により前記第２の
ノードに接地電位を供給する第３のスイッチ手段と、前
記第１のノードと前記第２のノードの間に並列接続され
ゲートにそれぞれ入力されるアドレスにより、前記第１
のノードに前記第２のノードから伝えられた接地電位を
供給する第４のスイッチ手段と、前記第１のノードと前
記第４のスイッチの間に接続され、欠陥アドレスをプロ
グラミングするヒューズを備えたことを特徴としてい
る。

【００１１】請求項２記載の発明は、請求項１記載の半
導体メモリ装置のリダンダンシー回路において、前記第
１のフリーチャージ信号の入力に基づいて、前記第１の
ノードに接地電位を供給する第５のスイッチ手段を備え
たことを特徴とする。

【００１２】請求項３記載の発明は、請求項２記載の半
導体メモリ装置のリダンダンシー回路において、前記第
５のスイッチ手段は、ＮＭＯＳ型トランジスタであるこ
とを特徴としている。

【００１３】請求項４記載の発明は、請求項１〜３の何
れかに記載の半導体メモリ装置のリダンダンシー回路に
おいて、前記アドレスは、ロー アドレスであることを
特徴としている。

【００１４】請求項５記載の発明は、請求項１〜３の何
れかに記載の半導体メモリ装置のリダンダンシー回路に
おいて、前記アドレスは、カラム アドレスであること
を特徴としている。

【００１５】請求項６記載の発明は、請求項１〜５の何
れかに記載の半導体メモリ装置のリダンダンシー回路に
おいて、前記第２のフリーチャージ信号は、前記第１の
フリーチャージ信号が反転した後に、一定期間の間のみ
反転することを特徴としている。

【００１６】請求項７記載の発明は、請求項１〜６の何
れかに記載の半導体メモリ装置のリダンダンシー回路に
おいて、前記ヒューズは、該ヒューズに接続された前記
第４のスイッチ手段に欠陥セルを選び出すアドレスが入
力された場合に切断されることを特徴としている。

【００１７】請求項８記載の発明は、請求項１〜７の何
れかに記載の半導体メモリ装置のリダンダンシー回路に
おいて、前記第１、第２のフリーチャージ手段は、ＰＭ
ＯＳ型トランジスタであることを特徴としている。

【００１８】請求項９記載の発明は、前記第１、第２、
第３、及び第４のスイッチ手段はＮＭＯＳ型トランジス
タであることを特徴としている。

【００１９】また、請求項１０記載の発明は、半導体メ
モリ装置のリダンダンシー回路において、第１のフリー
チャージ信号の入力に基づいて第１のノードにフリーチ
ャージ電位を供給する第１のフリーチャージ手段と、第
２のフリーチャージ信号の入力に基づいて前記第１のフ
リーチャージ手段から入力されたフリーチャージ電位
を、前記第１のノードに供給する第２のフリーチャージ
手段と、前記第１のノードから入力された信号を反転さ
せた信号を出力する出力端子と、前記出力端子からの信
号の入力に基づいて、前記第１のノードに電源電位を供
給する第１のスイッチ手段と、前記出力端子からの信号
を入力して一定期間の間遅延したエッジ信号を発生させ
るエッジ信号発生手段と、前記エッジ信号発生手段から
の出力信号に基づいて第２のノードに接地電位を供給す
る第２のスイッチ手段と、前記第１のノードと前記第２
のノードの間に並列接続され、ゲートにそれぞれ入力さ
れるアドレスにより前記第１のノードに前記第２のノー
ドから伝えられた接地電位を供給する第３のスイッチ手
段と、前記第１のノードと前記第３のスイッチ手段の間
に接続され、欠陥アドレスをプログラミングするヒュー
ズを備えたことを特徴としている。

【００２０】請求項１１記載の発明は、請求項１０記載
の半導体メモリ装置のリダンダンシー回路において、前
記第１のフリーチャージ信号の入力に基づいて、前記第
１のノードに接地電位を供給する第４のスイッチ手段を
備えたことを特徴としている。

【００２１】請求項１２記載の発明は、請求項１１記載
の半導体メモリ装置のリダンダンシー回路において、前
記第４のスイッチ手段は、ＮＭＯＳ型トランジスタであ
ることを特徴としている。

【００２２】請求項１３記載の発明は、請求項１０〜１
２の何れかに記載の半導体メモリ装置のリダンダンシー
回路において、前記エッジ信号発生手段は、前記出力端
子の信号を一定期間の間遅延させた反転信号を出力する
反転ディレイ部と、前記反転ディレイ部の出力信号と、
前記出力端子の信号と、を入力してＮＯＲ論理演算した
信号を出力するＮＯＲゲートと、前記ＮＯＲゲートの出
力信号を、反転させて出力するインバータと、を有する
ことを特徴としている。

【００２３】請求項１４記載の発明は、請求項１３記載
の半導体メモリ装置のリダンダンシー回路において、前
記反転ディレイ部は、奇数個のインバータから構成され
ていることを特徴としている。

【００２４】請求項１５記載の発明は、請求項１３〜１
４の何れかに記載の半導体メモリ装置のリダンダンシー
回路において、前記反転ディレイ部から出力される出力
信号が反転するタイミングは、第１のフリーチャージ信
号が反転するタイミングと同期していることを特徴とし
ている。

【００２５】請求項１６記載の発明は、請求項１０〜１
５の何れかに記載の半導体メモリ装置のリダンダンシー
回路において、前記アドレスは、ロー アドレスである
ことを特徴としている。

【００２６】請求項１７記載の発明は、請求項１０〜１
５の何れかに記載の半導体メモリ装置のリダンダンシー
回路において、前記アドレスは、カラム アドレスであ
ることを特徴としている。

【００２７】請求項１８記載の発明は、請求項１０〜１
７の何れかに記載の半導体メモリ装置のリダンダンシー
回路において、前記第２のフリーチャージ信号は、前記
第１のフリーチャージ信号が反転した後に、一定期間の
間のみ反転することを特徴としている。

【００２８】請求項１９記載の発明は、請求項１０〜１
８の何れかに記載の半導体メモリ装置のリダンダンシー
回路において、前記ヒューズは、該ヒューズに接続され
た前記第３のスイッチ手段に欠陥セルを選び出すアドレ
スが入力された場合に切断されることを特徴としてい
る。

【００２９】請求項２０記載の発明は、請求項１０〜１
９の何れかに記載の半導体メモリ装置のリダンダンシー
回路において、前記第１、第２のフリーチャージ手段
は、ＰＭＯＳ型トランジスタであることを特徴としてい
る。

【００３０】請求項２１記載の発明は、請求項１０〜２
０の何れかに記載の半導体メモリ装置のリダンダンシー
回路において、前記第１、第２、及び第３のスイッチ手
段はＮＭＯＳ型トランジスタであることを特徴としてい
る。

【００３１】また、請求項２２記載の発明は、半導体メ
モリ装置のリダンダンシー回路において、第１のフリー
チャージ信号の入力に基づいて第１のノードにフリーチ
ャージ電位を供給する第１のフリーチャージ手段と、第
２のフリーチャージ信号の入力に基づいて前記第１のフ
リーチャージ手段から入力されたフリーチャージ電位
を、前記第１のノードに供給する第２のフリーチャージ
手段と、前記第１のノードから入力された信号を反転さ
せた信号を出力する出力端子と、前記出力端子からの信
号の入力に基づいて、前記第１のノードに電源電位を供
給する第１のスイッチ手段と、前記第２のフリーチャー
ジ信号と前記出力端子からの信号をインバータを介して
反転させた信号を入力し、一定期間のエッジ信号を発生
させるエッジ信号発生手段と、前記エッジ信号発生手段
からの出力信号に基づいて第２のノードに接地電位を供
給する第２のスイッチ手段と、前記第１のノードと前記
第２のノードの間に並列接続され、ゲートにそれぞれ入
力されるアドレスにより前記第１のノードに前記第２の
ノードから伝えられた接地電位を供給する第３のスイッ
チ手段と、前記第１のノードと前記第３のスイッチ手段
の間に接続され、欠陥アドレスをプログラミングするヒ
ューズを備えたことを特徴としている。

【００３２】請求項２３記載の発明は、請求項２２記載
の半導体メモリ装置のリダンダンシー回路において、前
記第１のフリーチャージ信号の入力に基づいて、前記第
１のノードに接地電位を供給する第４のスイッチ手段を
備えたことを特徴としている。

【００３３】請求項２４記載の発明は、請求項２３記載
の半導体メモリ装置のリダンダンシー回路において、前
記第４のスイッチ手段は、ＮＭＯＳ型トランジスタであ
ることを特徴としている。

【００３４】請求項２５記載の発明は、請求項２２〜２
４の何れかに記載の半導体メモリ装置のリダンダンシー
回路において、前記エッジ信号発生手段は、前記出力端
子からの信号を入力して反転させた信号を出力するイン
バータと、前記第２のフリーチャージ信号と、前記イン
バータからの出力信号と、を入力してＮＡＮＤ論理演算
した信号を出力するＮＡＮＤゲートを有することを特徴
としている。

【００３５】請求項２６記載の発明は、請求項２２〜２
５の何れかに記載の半導体メモリ装置のリダンダンシー
回路において、前記アドレスは、ロー アドレスである
ことを特徴としている。

【００３６】請求項２７記載の発明は、請求項２２〜２
５の何れかに記載の半導体メモリ装置のリダンダンシー
回路において、前記アドレスは、カラム アドレスであ
ることを特徴としている。

【００３７】請求項２８記載の発明は、請求項２２〜２
７の何れかに記載の半導体メモリ装置のリダンダンシー
回路において、前記第２のフリーチャージ信号は、前記
第１のフリーチャージ信号が反転した後に、一定期間の
間のみ反転することを特徴としている。

【００３８】請求項２９記載の発明は、請求項２２〜２
８の何れかに記載の半導体メモリ装置のリダンダンシー
回路において、前記ヒューズは、該ヒューズに接続され
た前記第３のスイッチ手段に欠陥セルを選び出すアドレ
スが入力された場合に切断されることを特徴としてい
る。

【００３９】請求項３０記載の発明は、請求項２２〜２
９の何れかに記載の半導体メモリ装置のリダンダンシー
回路において、前記第１、第２のフリーチャージ手段
は、ＰＭＯＳ型トランジスタであることを特徴としてい
る。

【００４０】請求項３１記載の発明は、請求項２２〜３
０の何れかに記載の半導体メモリ装置のリダンダンシー
回路において、前記第１、第２、及び第３のスイッチ手
段はＮＭＯＳ型トランジスタであることを特徴としてい
る。

【００４１】本発明によるリダンダンシー回路を半導体
メモリ装置の内部に具現することになれば、欠陥セルを
スペアセルに取り替えるリペア動作でチップ内部に発生
するノイズにより選び出されないはずのアドレスが選び
出されリペア動作が生じない誤動作を防止させることが
出来て、安定したリペア動作特性を有することとなる。

【００４２】

【発明の実施の形態】以下、図３〜図８を参照して本発
明に係るの実施の形態を詳細に説明する。

【００４３】［第１の実施の形態］図３は、本発明に係
る第１実施の形態の半導体装置のリダンダンシー回路の
詳細回路図であり、このリダンダンシー回路２は、第１
のフリーチャージ信号（ｉｎ１）を入力し（図４（ａ）
参照）、第１ノード（Ｎ１）にフリーチャージ電位（Ｖ
ｃｃ）を供給する第１のＰＭＯＳ型トランジスタである
第１のフリーチャージ トランジスタ（ＭＰ１）と、第
２のフリーチャージ信号（ｉｎ２）を入力し（図４
（ｂ）参照）、前記第１のフリーチャージ トランジス
タ（ＭＰ１）から伝えられたフリーチャージ電位（Ｖｃ
ｃ）を、前記第１のノード（Ｎ１）に供給する第２のＰ
ＭＯＳ型トランジスタである第２のフリーチャージ ト
ランジスタ（ＭＰ２）と、前記第１のフリーチャージ信
号（ｉｎ１）の入力により前記第１のノード（Ｎ１）に
接地電位（Ｖｓｓ）を供給する第１のＮＭＯＳ型トラン
ジスタ（ＭＮ１）と、前記第１のノード（Ｎ１）と出力
端子（Ｎ２）の間に接続した第１のインバータ（Ｉ１）
と、前記出力端子（Ｎ２）の信号の入力により前記第１
のノード（Ｎ１）に電源電位（Ｖｃｃ）を供給する第３
のＰＭＯＳ型トランジスタ（ＭＰ３）と、前記第２のフ
リーチャージ信号（ｉｎ２）を反転させた信号の入力に
より第４のノード（Ｎ４）に接地電位（Ｖｓｓ）を供給
する第８のＮＭＯＳ型トランジスタ（ＭＮ８）と、前記
出力端子（Ｎ２）の信号（ｏｕｔ）の入力により前記第
４のノード（Ｎ４）に接地電位（Ｖｓｓ）を供給する第
９のＮＭＯＳ型トランジスタ（ＭＮ９）と、前記第１の
ノード（Ｎ１）と前記第４のノード（Ｎ４）の間に並列
接続され、ゲートにそれぞれ入力されるアドレス（Ａ０
１〜Ａｉｊ）により前記第１のノード（Ｎ１）に前記第
４のノード（Ｎ４）から伝えられた接地電位（Ｖｓｓ）
を供給するＮＭＯＳ型トランジスタである多数のリペア
トランジスタ（ＭＮ２〜ＭＮ７）と、前記第１のノー
ド（Ｎ１）と前記リペア トランジスタ等（ＭＮ２〜Ｍ
Ｎ７）の間に接続され、欠陥アドレスをプログラミング
する多数のヒューズ（Ｆ０〜Ｆｊ）等で構成されてい
る。

【００４４】次に、前記構成のリダンダンシー回路２の
動作を図４に示す動作タイミング図を参照して説明す
る。

【００４５】先ず、第１のフリーチャージ信号（ｉｎ
１）が“ハイ”から“ロー”になった後、第２のフリー
チャージ信号（ｉｎ２）が“ハイ”から“ロー”になれ
ば、第１のノード（Ｎ１）は“ハイ”状態に変化する。
この時、第２のフリーチャージ信号（ｉｎ２）の反転信
号を入力する第３のノード（Ｎ３）の電位は“ハイ”な
ので（図４の（ｃ）参照）、第８のＮＭＯＳ型トランジ
スタ（ＭＮ８）がターンオンされ、第４のノード（Ｎ
４）が“ロー”となる。

【００４６】ここで、欠陥セルを選び出すアドレスがＡ
／０１、Ａｉ／ｊとすれば、ヒューズＦ１、Ｆｉはリペ
ア動作のため切断されることとなる。この状態でアドレ
スＡ０１、Ａｉｊに“ハイ”が入力されれば、これ等の
アドレスが印加されるリペアトランジスタ（ＭＮ２及び
ＭＮ７）がターンオンされ、第１のノード（Ｎ１）は
“ハイ”から“ロー”になる。従って、出力信号（ｏｕ
ｔ）も“ロー”から“ハイ”に変化され、この出力信号
が印加される第９のＮＭＯＳ型トランジスタ（ＭＮ９）
がターンオンされる。そして、第１のノード（Ｎ１）の
電位を引続き“ロー”に維持させることにより出力信号
（ｏｕｔ）を“ハイ”に維持させることになりリペア回
路は動作しなくなる。

【００４７】もし、アドレスＡ／０１、Ａｉ／ｊに“ハ
イ”が入力され、他のアドレスに全て“ロー”が入力さ
れれば、第１ノード（Ｎ１）は“ハイ”となり、出力信
号（ｏｕｔ）は“ロー”となって第９のＮＭＯＳ型トラ
ンジスタ（ＭＮ９）はターンオフされ、第１のノード
（Ｎ１）は引続き“ハイ”に維持されて出力信号（ｏｕ
ｔ）も引続き“ロー”を維持することになりリペア回路
は正常に動作する。

【００４８】この時、若し、チップ内部にノイズが発生
し、図４の（ｄ）のアドレスＡｉｊのように選び出され
ないアドレスに閾電位（Ｖｔｈ）以上の電位が印加され
た場合、この選び出されないアドレスＡｉｊがゲートに
接続するリペア トランジスタ（ＭＮ７）がターンオン
されても、第８、第９のＮＭＯＳ型トランジスタ（ＭＮ
８、ＭＮ９）がターンオフされた状態であるため、第１
のノード（Ｎ１）は引続き“ハイ”を維持してリペア回
路を正常に動作させる。

【００４９】従って、本発明の第１の実施の形態のリダ
ンダンシー回路２によれば、欠陥セルをスペアセルに取
り替えるリペア動作でチップ内部に発生するノイズによ
り、選び出されないはずのアドレスが選び出されても、
リペア動作が生じない誤動作を防止することが出来る。

【００５０】［第２の実施の形態］図５は本発明の第２
の実施の形態のリダンダンシー回路の詳細な回路図であ
り、このリダンダンシー回路３は、第１のフリーチャー
ジ信号（ｉｎ１）の入力により第１のノード（Ｎ１）に
フリーチャージ電位（Ｖｃｃ）を供給する第１のＰＭＯ
Ｓ型トランジスタである第１のフリーチャージ トラン
ジスタ（ＭＰ１）と、第２のフリーチャージ信号（ｉｎ
２）の入力により前記第１のフリーチャージトランジス
タ（ＭＰ１）から供給されたフリーチャージ電位（Ｖｃ
ｃ）を、前記第１のノード（Ｎ１）に伝える第２のＰＭ
ＯＳ型トランジスタである第２のフリーチャージ トラ
ンジスタ（ＭＰ２）と、前記第１のフリーチャージ信号
（ｉｎ１）の入力により前記第１のノード（Ｎ１）に接
地電位（Ｖｓｓ）を供給にする第１のＮＭＯＳ型トラン
ジスタ（ＭＮ１）と、前記第１のノード（Ｎ１）と出力
端子（Ｎ２）の間に接続された第１インバータ（Ｉ１）
と、前記出力端子（Ｎ２）の信号の入力により前記第１
ノード（Ｎ１）に電源電位（Ｖｃｃ）を供給する第３の
ＰＭＯＳ型トランジスタ（ＭＰ３）と、前記出力端子
（Ｎ２）からの信号を入力して一定時間幅で遅延したエ
ッジ信号を発生させるエッジ信号発生回路部（１１）
と、前記エッジ信号発生回路部（１１）からの出力信号
により第５ノード（Ｎ５）に接地電位（Ｖｓｓ）を供給
する第１０のＮＭＯＳ型トランジスタ（ＭＮ１０）と、
前記第１のノード（Ｎ１）と前記第５のノード（Ｎ５）
の間に並列接続され、ゲートにそれぞれ入力されるアド
レス（Ａ０１〜Ａｉｊ）により、前記第１のノード（Ｎ
１）に前記第５のノード（Ｎ５）から伝えられた接地電
位（Ｖｓｓ）を供給するＮＭＯＳ型トランジスタで構成
されたリペア トランジスタ等（ＭＮ２〜ＭＮ７）と、
前記第１ノード（Ｎ１）と前記リペア トランジスタ
（ＭＮ２〜ＭＮ７）の間に接続され欠陥アドレスをプロ
グラミングするヒューズ等（Ｆ０〜Ｆｊ）を備える。

【００５１】前記エッジ信号発生回路部（１１）は、前
記出力端子（Ｎ２）の信号を一定期間の間遅延させた反
転信号を出力する反転ディレイ回路部（１２）と、前記
反転ディレイ回路部（１２）の出力信号と前記出力端子
（Ｎ２）の信号を入力してＮＯＲ論理演算した信号を出
力するＮＯＲゲート（ＮＯ１）と、前記ＮＯＲゲート
（ＮＯ１）の出力信号を反転させて出力する第３のイン
バータ（Ｉ３）で構成される。

【００５２】次に、前記構成のリダンダンシー回路３の
動作を図６に示す動作タイミング図を参照して説明す
る。

【００５３】先ず、第１のフリーチャージ信号（ｉｎ
１）が“ハイ”から“ロー”になった後（図６の（ａ）
参照）、第２のフリーチャージ信号（ｉｎ２）が“ハ
イ”から“ロー”になれば（図６の（ｂ）参照）、第１
のノード（Ｎ１）は“ハイ”状態に変化する。

【００５４】ここで、欠陥セルを選び出すリペア アド
レスがリペア トランジスタ（ＭＮ２〜ＭＮ７）に入力
されれば、第１のノード（Ｎ１）は“ロー”から“ハ
イ”に変化され、出力信号（ｏｕｔ）は“ハイ”から
“ロー”に変化する。この時、この出力信号（ｏｕｔ）
を入力して一定時間幅の遅延したエッジ信号を出力する
エッジ信号発生回路部（１１）は、先ず奇数個のインバ
ータからなる反転ディレイ回路部（１２）により一定時
間の間遅延した反転信号（図６の（ｃ））を第６のノー
ド（Ｎ６）を介してＮＯＲゲート（ＮＯ１）に出力す
る。

【００５５】次に、ＮＯＲゲート（ＮＯ１）は入力した
前記ディレイ回路部（１２）の出力信号と出力端子（Ｎ
２）の信号をＮＯＲ理論演算して第７のノード（Ｎ７）
に出力した後、この信号を第３のインバータ（Ｉ３）に
より反転させて第８のノード（Ｎ８）に出力する。この
際、前記反転ディレイ回路部（１２）から出力した第６
のノード（Ｎ６）の信号は図６の（ｃ）に示すように
“ロー”から“ハイ”に進む時間が図６の（ａ）に示す
ように第１のフリーチャージ信号（ｉｎ１）が“ロー”
から“ハイ”に変化する時と同期するよう前記反転ディ
レイ回路部（１２）を構成する。

【００５６】そうすることにより、図６の（ｄ）に示す
同様のパルス信号を有する第８のノード（Ｎ８）の信号
は、出力端子（Ｎ２）の信号（ｏｕｔ）が“ロー”とな
ってリペア回路を動作させる間は“ハイ”から“ロー”
に変化され、第１０のＮＭＯＳ型トランジスタ（ＭＮ１
０）をターンオフさせることになる。この時、チップ内
部で発生したノイズにより図６の（ｅ）に示すアドレス
Ａｉｊのように選び出されないアドレスに閾電位（Ｖｔ
ｈ）以上の電位が印加され、該当リペア トランジスタ
（ＭＮ７）をターンオンさせても前記第１０のＮＭＯＳ
型トランジスタ（ＭＮ１０）がターンオフされた状態に
維持されているため、第１のノード（Ｎ１）には電位変
化が発生しない。その後、出力信号（ｏｕｔ）により前
記第６のノード（Ｎ６）が“ロー”から“ハイ”になれ
ば第８のノード（Ｎ８）は“ロー”から“ハイ”とな
り、前記第１０のＮＭＯＳ型トランジスタ（ＭＮ１０）
をターンオンさせ新しいアドレスを受け入れることにな
る。

【００５７】従って、この第２の実施の形態のリダンダ
ンシー回路３によれば、チップ内部で発生したノイズに
影響を受けず安定したリペア動作を行うことができる。

【００５８】［第３の実施の形態］図７は、本発明の第
３の実施の形態のリダンダンシー回路の詳細回路図であ
り、このリダンダンシー回路４は、第１のフリーチャー
ジ信号（ｉｎ１）の入力により第１のノード（Ｎ１）に
フリーチャージ電位（Ｖｃｃ）を供給する第１のＰＭＯ
Ｓ型トランジスタで構成された第１のフリーチャージ
トランジスタ（ＭＰ１）と、第２のフリーチャージ信号
（ｉｎ２）の入力により前記第１のフリーチャージ ト
ランジスタ（ＭＰ１）から伝えられたフリーチャージ電
位（Ｖｃｃ）を前記第１のノード（Ｎ１）に供給する第
２のＰＭＯＳ型トランジスタで構成された第２のフリー
チャージ トランジスタ（ＭＰ２）と、前記第１のフリ
ーチャージ信号（ｉｎ１）の入力により前記第１のノー
ド（Ｎ１）に接地電位（Ｖｓｓ）を供給する第１のＮＭ
ＯＳ型トランジスタ（ＭＮ１）と、前記第１のノード
（Ｎ１）と出力端子（Ｎ２）の間に接続された第１のイ
ンバータ（Ｉ１）と、前記出力端子（Ｎ２）からの信号
により前記第１のノード（Ｎ１）に電源電位（Ｖｃｃ）
を供給する第３のＰＭＯＳ型トランジスタ（ＭＰ３）
と、前記第２のフリーチャージ信号（ｉｎ２）と前記出
力端子（Ｎ２）からの信号（ｏｕｔ）を入力してＮＡＮ
Ｄ演算した信号を出力するＮＡＮＤゲート（ＮＡ１）
と、前記ＮＡＮＤゲート（ＮＡ１）からの出力信号によ
り第９のノード（Ｎ９）に接地電位（Ｖｓｓ）を供給す
る第１１のＮＭＯＳ型トランジスタ（ＭＮ１１）と、前
記第１のノード（Ｎ１）と前記第９のノード（Ｎ９）の
間に並列接続されゲートにそれぞれ入力されるアドレス
（Ａ０１〜Ａｉｊ）により、前記第１のノード（Ｎ１）
に前記第９のノード（Ｎ９）から伝えられた接地電位
（Ｖｓｓ）を供給するＮＭＯＳ型トランジスタからなる
リペア トランジスタ等（ＭＮ２〜ＭＮ７）と、前記第
１のノード（Ｎ１）と前記リペア トランジスタ等（Ｍ
Ｎ２〜ＭＮ７）の間に接続され欠陥アドレスをプログラ
ミングするヒューズ（Ｆ０〜Ｆｊ）を備える。

【００５９】次に、前記構成のリダンダンシー回路４に
よる動作を図８に示す動作タイミング図を参照して説明
する。

【００６０】先ず、第１のフリーチャージ信号（ｉｎ
１）が“ハイ”から“ロー”に変化された（図８の
（ａ）参照）後、第２のフリーチャージ信号（ｉｎ２）
が“ハイ”から“ロー”にされる（図８の（ｂ）参照）
と、第１、第２のフリーチャージトランジスタ（ＭＰ
１，ＭＰ２）を介し第１のノード（Ｎ１）にフリーチャ
ージ電位（Ｖｃｃ）が印加され、第１のノード（Ｎ１）
は“ハイ”となり、出力端子の出力信号（ｏｕｔ）は
“ロー”となる。

【００６１】そうすると、前記第２のフリーチャージ信
号（ｉｎ２）と前記出力端子の出力信号（ｏｕｔ）を第
４のインバータ（１４）により反転させた信号を入力す
るＮＡＮＤゲート（ＮＡ１）の出力信号は、前記第２の
フリーチャージ信号（ｉｎ２）が“ロー”の区間におい
てのみ“ハイ”に変化する。

【００６２】従って、前記第２のフリーチャージ信号
（ｉｎ２）が“ロー”の区間、即ち、出力信号（ｏｕ
ｔ）が“ロー”となりリペア動作が生じる時だけ前記第
１１のＮＭＯＳ型トランジスタ（ＭＮ１１）がターンオ
フされることにより、第１ノード（Ｎ１）は引続き“ハ
イ”を維持して出力信号（ｏｕｔ）を“ロー”に引続き
維持させることになる。

【００６３】その時、チップ内部で発生したノイズによ
り図８の（ｄ）に示すアドレスＡｉｊのように選び出さ
れなかったアドレスに閾電位（Ｖｔｈ）以上の電位が印
加され、該当リペア トランジスタ（ＭＮ７）をターン
オンされるとしても、前記第１１のＮＭＯＳ型トランジ
スタ（ＭＮ１１）がターンオフされた状態なので、第１
のノード（Ｎ１）には電位変化が生じない。その後、出
力端子の出力信号（ｏｕｔ）が“ロー”から“ハイ”に
変化することになれば、前記第１のＮＡＮＤゲート（Ｎ
Ａ１）の出力信号は“ハイ”となり、前記第１１のＮＭ
ＯＳ型トランジスタ（ＭＮ１１）をターンオンさせるこ
とにより新しいアドレスを受け入れることになる。

【００６４】従って、本発明の第３の実施の形態のリダ
ンダンシー回路４によれば、欠陥セルをスペアセルに取
り替えるリペア動作でチップ内部に発生するノイズによ
り、選び出されないはずのアドレスが選び出されても、
リペア動作が生じない誤動作を防止することができる。

【００６５】

【発明の効果】以上で説明したように、本発明によるリ
ダンダンシー回路を半導体メモリ装置の内部に具現する
ことになれば、欠陥セルをスペアセルに取り替えるリペ
ア動作でチップ内部に発生するノイズにより選び出され
ないはずのアドレスが選び出されリペア動作が生じない
誤動作を防止させることが出来て、安定したリペア動作
特性を有することとなる。

【図面の簡単な説明】

【図１】リペア動作のための従来のリダンダンシー回路
の回路図である。

【図２】図１に示すリダンダンシー回路の動作タイミン
グ図である。

【図３】本発明の第１の実施の形態に係るリダンダンシ
ー回路の詳細回路図である。

【図４】図３に示す第１の実施の形態に係るリダンダン
シー回路の動作タイミング図である。

【図５】本発明の第２の実施の形態に係るリダンダンシ
ー回路の詳細回路図である。

【図６】図５に示す第２の実施の形態に係るリダンダン
シー回路の動作タイミング図である。

【図７】本発明の第３の実施の形態に係るリダンダンシ
ー回路の詳細回路図である。

【図８】図７に示す第３の実施の形態に係るリダンダン
シー回路の動作タイミング図である。

【符号の説明】

１ 従来のリダンダンシー回路 ２ 第１の実施の形態に係るリダンダンシー回路 ３ 第２の実施の形態に係るリダンダンシー回路 ４ 第３の実施の形態に係るリダンダンシー回路 １１ エッジ信号発生回路部 １２ 反転ディレイ回路部 ＭＰ１ 第１のフリーチャージ トランジスタ（第１の
ＰＭＯＳ型トランジスタ） ＭＰ２ 第２のフリーチャージ トランジスタ（第２の
ＰＭＯＳ型トランジスタ） ＭＰ３ 第３のフリーチャージ トランジスタ（第３の
ＰＭＯＳ型トランジスタ） ＭＮ１ 第１のＮＭＯＳ型トランジスタ ＭＮ２ 第２のＮＭＯＳ型トランジスタ ＭＮ３ リペア トランジスタ ＭＮ４ リペア トランジスタ ＭＮ５ リペア トランジスタ ＭＮ６ リペア トランジスタ ＭＮ７ リペア トランジスタ ＭＮ８ 第８のＮＭＯＳ型トランジスタ ＭＮ９ 第９のＮＭＯＳ型トランジスタ ＭＮ１０ 第１のＮＭＯＳ型トランジスタ ＭＮ１１ 第１１のＮＭＯＳ型トランジスタ ＮＯ１ ＮＯＲゲート Ｎ１ 第１のノード Ｎ２ 出力端子 Ｎ３ 第３のノード Ｎ４ 第４のノード Ｎ５ 第５のノード Ｎ６ 第６のノード Ｎ７ 第７のノード Ｎ８ 第８のノード Ｉ１ 第１のインバータ Ｉ２ 第２のインバータ Ｉ３ 第３のインバータ

Claims (31)

(57)【特許請求の範囲】
1. 【請求項１】 第１のフリーチャージ信号の入力に基づ
   いて第１のノードにフリーチャージ電位を供給する第１
   のフリーチャージ手段と、 第２のフリーチャージ信号の入力に基づいて前記第１の
   フリーチャージ手段から入力されたフリーチャージ電位
   を、前記第１のノードに供給する第２のフリーチャージ
   手段と、 第１のノードから入力された信号を反転させた信号を出
   力する出力端子と、 前記出力端子からの信号の入力に基づいて前記第１のノ
   ードに電源電位を供給する第１のスイッチ手段と、 前記第２のフリーチャージ信号の反転信号の入力に基づ
   いて第２のノードに接地電位を供給する第２のスイッチ
   手段と、 前記出力端子からの信号により前記第２のノードに接地
   電位を供給する第３のスイッチ手段と、 前記第１のノードと前記第２のノードの間に並列接続さ
   れゲートにそれぞれ入力されるアドレスにより、前記第
   １のノードに前記第２のノードから伝えられた接地電位
   を供給する第４のスイッチ手段と、 前記第１のノードと前記第４のスイッチの間に接続さ
   れ、欠陥アドレスをプログラミングするヒューズを備え
   たことを特徴とする半導体メモリ装置のリダンダンシー
   回路。
2. 【請求項２】 前記第１のフリーチャージ信号の入力に
   基づいて、前記第１のノードに接地電位を供給する第５
   のスイッチ手段を備えたことを特徴とする請求項１記載
   の半導体メモリ装置のリダンダンシー回路。
3. 【請求項３】 前記第５のスイッチ手段は、ＮＭＯＳ型
   トランジスタであることを特徴とする請求項２記載の半
   導体メモリ装置のリダンダンシー回路。
4. 【請求項４】 前記アドレスは、ロー アドレスである
   ことを特徴とする請求項１〜３何れかに記載の半導体メ
   モリ装置のリダンダンシー回路。
5. 【請求項５】 前記アドレスは、カラム アドレスであ
   ることを特徴とする請求項１〜３何れかに記載の半導体
   メモリ装置のリダンダンシー回路。
6. 【請求項６】 前記第２のフリーチャージ信号は、前記
   第１のフリーチャージ信号が反転した後に、一定期間の
   間のみ反転することを特徴とする請求項１〜５何れかに
   記載の半導体メモリ装置のリダンダンシー回路。
7. 【請求項７】 前記ヒューズは、該ヒューズに接続され
   た前記第４のスイッチ手段に欠陥セルを選び出すアドレ
   スが入力された場合に切断されることを特徴とする請求
   項１〜６何れかに記載の半導体メモリ装置のリダンダン
   シー回路。
8. 【請求項８】 前記第１、第２のフリーチャージ手段
   は、ＰＭＯＳ型トランジスタであることを特徴とする請
   求項１〜７何れかに記載の半導体メモリ装置のリダンダ
   ンシー回路。
9. 【請求項９】 前記第１、第２、第３、及び第４のスイ
   ッチ手段はＮＭＯＳ型トランジスタであることを特徴と
   する請求項１〜８何れかに記載の半導体メモリ装置のリ
   ダンダンシー回路。
10. 【請求項１０】 第１のフリーチャージ信号の入力に基
    づいて第１のノードにフリーチャージ電位を供給する第
    １のフリーチャージ手段と、 第２のフリーチャージ信号の入力に基づいて前記第１の
    フリーチャージ手段から入力されたフリーチャージ電位
    を、前記第１のノードに供給する第２のフリーチャージ
    手段と、 前記第１のノードから入力された信号を反転させた信号
    を出力する出力端子と、 前記出力端子からの信号の入力に基づいて、前記第１の
    ノードに電源電位を供給する第１のスイッチ手段と、 前記出力端子からの信号を入力して一定期間の間遅延し
    たエッジ信号を発生させるエッジ信号発生手段と、 前記エッジ信号発生手段からの出力信号に基づいて第２
    のノードに接地電位を供給する第２のスイッチ手段と、 前記第１のノードと前記第２のノードの間に並列接続さ
    れ、ゲートにそれぞれ入力されるアドレスにより前記第
    １のノードに前記第２のノードから伝えられた接地電位
    を供給する第３のスイッチ手段と、 前記第１のノードと前記第３のスイッチ手段の間に接続
    され、欠陥アドレスをプログラミングするヒューズを備
    えたことを特徴とする半導体メモリ装置のリダンダンシ
    ー回路。
11. 【請求項１１】 前記第１のフリーチャージ信号の入力
    に基づいて、前記第１のノードに接地電位を供給する第
    ４のスイッチ手段を備えたことを特徴とする請求項１０
    記載の半導体メモリ装置のリダンダンシー回路。
12. 【請求項１２】 前記第４のスイッチ手段は、ＮＭＯＳ
    型トランジスタであることを特徴とする請求項１１記載
    の半導体メモリ装置のリダンダンシー回路。
13. 【請求項１３】 前記エッジ信号発生手段は、前記出力
    端子の信号を一定期間の間遅延させた反転信号を出力す
    る反転ディレイ部と、 前記反転ディレイ部の出力信号と、前記出力端子の信号
    と、を入力してＮＯＲ論理演算した信号を出力するＮＯ
    Ｒゲートと、 前記ＮＯＲゲートの出力信号を、反転させて出力するイ
    ンバータと、を有することを特徴とする請求項１０〜１
    ２何れかに記載の半導体メモリ装置のリダンダンシー回
    路。
14. 【請求項１４】 前記反転ディレイ部は、奇数個のイン
    バータから構成されていることを特徴とする請求項１３
    に記載の半導体メモリ装置のリダンダンシー回路。
15. 【請求項１５】 前記反転ディレイ部から出力される出
    力信号が反転するタイミングは、第１のフリーチャージ
    信号が反転するタイミングと同期していることを特徴と
    する請求項１３〜１４何れかに記載の半導体メモリ装置
    のリダンダンシー回路。
16. 【請求項１６】 前記アドレスは、ロー アドレスであ
    ることを特徴とする請求項１０〜１５何れかに記載の半
    導体メモリ装置のリダンダンシー回路。
17. 【請求項１７】 前記アドレスは、カラム アドレスで
    あることを特徴とする請求項１０〜１５何れかに記載の
    半導体メモリ装置のリダンダンシー回路。
18. 【請求項１８】 前記第２のフリーチャージ信号は、前
    記第１のフリーチャージ信号が反転した後に、一定期間
    の間のみ反転することを特徴とする請求項１０〜１７何
    れかに記載の半導体メモリ装置のリダンダンシー回路。
19. 【請求項１９】 前記ヒューズは、該ヒューズに接続さ
    れた前記第３のスイッチ手段に欠陥セルを選び出すアド
    レスが入力された場合に切断されることを特徴とする請
    求項１０〜１８何れかに記載の半導体メモリ装置のリダ
    ンダンシー回路。
20. 【請求項２０】 前記第１、第２のフリーチャージ手段
    は、ＰＭＯＳ型トランジスタであることを特徴とする請
    求項１０〜１９何れかに記載の半導体メモリ装置のリダ
    ンダンシー回路。
21. 【請求項２１】 前記第１、第２、及び第３のスイッチ
    手段はＮＭＯＳ型トランジスタであることを特徴とする
    請求項１０〜２０何れかに記載の半導体メモリ装置のリ
    ダンダンシー回路。
22. 【請求項２２】 第１のフリーチャージ信号の入力に基
    づいて第１のノードにフリーチャージ電位を供給する第
    １のフリーチャージ手段と、 第２のフリーチャージ信号の入力に基づいて前記第１の
    フリーチャージ手段から入力されたフリーチャージ電位
    を、前記第１のノードに供給する第２のフリーチャージ
    手段と、 前記第１のノードから入力された信号を反転させた信号
    を出力する出力端子と、 前記出力端子からの信号の入力に基づいて、前記第１の
    ノードに電源電位を供給する第１のスイッチ手段と、 前記第２のフリーチャージ信号と前記出力端子からの信
    号をインバータを介して反転させた信号を入力し、一定
    期間のエッジ信号を発生させるエッジ信号発生手段と、 前記エッジ信号発生手段からの出力信号に基づいて第２
    のノードに接地電位を供給する第２のスイッチ手段と、 前記第１のノードと前記第２のノードの間に並列接続さ
    れ、ゲートにそれぞれ入力されるアドレスにより前記第
    １のノードに前記第２のノードから伝えられた接地電位
    を供給する第３のスイッチ手段と、 前記第１のノードと前記第３のスイッチ手段の間に接続
    され、欠陥アドレスをプログラミングするヒューズを備
    えたことを特徴とする半導体メモリ装置のリダンダンシ
    ー回路。
23. 【請求項２３】 前記第１のフリーチャージ信号の入力
    に基づいて、前記第１のノードに接地電位を供給する第
    ４のスイッチ手段を備えたことを特徴とする請求項２２
    記載の半導体メモリ装置のリダンダンシー回路。
24. 【請求項２４】 前記第４のスイッチ手段は、ＮＭＯＳ
    型トランジスタであることを特徴とする請求項２３記載
    の半導体メモリ装置のリダンダンシー回路。
25. 【請求項２５】 前記エッジ信号発生手段は、前記出力
    端子からの信号を入力して反転させた信号を出力するイ
    ンバータと、 前記第２のフリーチャージ信号と、前記インバータから
    の出力信号と、を入力してＮＡＮＤ論理演算した信号を
    出力するＮＡＮＤゲートを有することを特徴とする請求
    項２２〜２４何れかに記載の半導体メモリ装置のリダン
    ダンシー回路。
26. 【請求項２６】 前記アドレスは、ロー アドレスであ
    ることを特徴とする請求項２２〜２５何れかに記載の半
    導体メモリ装置のリダンダンシー回路。
27. 【請求項２７】 前記アドレスは、カラム アドレスで
    あることを特徴とする請求項２２〜２５何れかに記載の
    半導体メモリ装置のリダンダンシー回路。
28. 【請求項２８】 前記第２のフリーチャージ信号は、前
    記第１のフリーチャージ信号が反転した後に、一定期間
    の間のみ反転することを特徴とする請求項２２〜２７何
    れかに記載の半導体メモリ装置のリダンダンシー回路。
29. 【請求項２９】 前記ヒューズは、該ヒューズに接続さ
    れた前記第３のスイッチ手段に欠陥セルを選び出すアド
    レスが入力された場合に切断されることを特徴とする請
    求項２２〜２８何れかに記載の半導体メモリ装置のリダ
    ンダンシー回路。
30. 【請求項３０】 前記第１、第２のフリーチャージ手段
    は、ＰＭＯＳ型トランジスタであることを特徴とする請
    求項２２〜２９何れかに記載の半導体メモリ装置のリダ
    ンダンシー回路。
31. 【請求項３１】 前記第１、第２、及び第３のスイッチ
    手段はＮＭＯＳ型トランジスタであることを特徴とする
    請求項２２〜３０何れかに記載の半導体メモリ装置のリ
    ダンダンシー回路。