KR100224772B1 - 재 리페어가 가능한 리페어 회로 - Google Patents

Abstract

본 발명은 재 리페어가 가능한 리페어 회로에 관한 것으로, 동작 중이딘 셀에 결함이 발생하였을 경우 여분의 셀을 이용하여 리페어 시킨 상태에서 다시 상기 리페어된 셀에 결함이 발생할 경우, 상기 리페어를 위해 동작시킨 리던던시 워드 라인에 연결된 리페어 캔설 퓨즈를 끊어, 리던던시 워드 라인을 디스에이블 시켜 리페어 동작을 취소시킴과 동시에, 남아있는 다른 여분의 셀을 이용해 재 리페어를 실행해 정상적인 셀 역할을 하도록 하므로써, 칩의 수율을 높이는 잇점이 있다.

Description

재 리페어가 가능한 리페어 회로

제1도는 일반적인 리페어 회로도.

제2a도는 제1도의 리페어 회로에서 리페어 전의 신호 상태를 나타내는 타이 밍도.

제2b도는 제1도의 리페어 회로에서 리페어 후의 신호 상태를 나타내는 타이 밍도.

제3도는 본 발명에 의한 재 리페어가 가능한 리페어 회로도.

제4a도는 제3도와 리페어 회로에서 퓨즈박스(10)내의 퓨즈만 컷팅하는 경우의 타이밍도.

제4b도는 제3도의 리페어 회로에서 퓨즈박스(10)내의 퓨즈를 컷팅한 후 리페어 캔설 퓨즈(51)를 컷팅하고 퓨즈박스(30)내의 퓨즈를 컷팅하는 경우의 타이밍도.

제5도는 본 발명의 다른 리페어 회로를 나타내는 실시예도.

* 도면의 주요부분에 대한 부호의 설명

10, 30 : 퓨즈 박스 11, 31 : 퓨즈

12, 32 : N 모스 트랜지터부 20, 40 : 리페어부

50, 60, 70, 80 : 재 리페어부 51, 61, 71, 81 : 리페어 캔설 퓨즈

본 발명은 재 리페어가 가능한 리페어 회로에 관한 것으로, 보다 상세하게는 결함이 발생된 셀을 여분의 셀(redundant cell)회로를 이용하여 리페어 한 상태에서 다시 상기 리페어 시킨 여분의 셀에 결함이 발생하였을 경우 이 여분 의 셀을 재 리페어 시키는 메모리 칩에서의 리페어 회로에 관한 것이다.

일반적으로, 반도체 메모리 소자에는 일정한 셀 영역마다 여분의 셀을 추가 설계하여 셀에 결함이 발생하였을 때 이 결함이 발생된 셀을 상기 여분의 셀과 교체시켜 정상적인 일을 계속 수행할 수 있도록 하는데, 여기서 상기 결함이 발생된 셀과 여분의 셀을 교체하는 작업은 퓨즈 박스 및 리페어 회로라는 별도의 회로를 사용하여 교체를 하고 있다.

이 리페어 회로는 결함이 발생된 셀과 연결된 퓨즈를 끊고, 상기 끊긴 어드레스를 여분의 셀에 입력하여 이 여분의 셀로 하여금 상기 결함이 발생된 셀이 하던 작업을 그대로 할 수 있도록 한다.

이를 도면을 참조하여 예를 들어 설명하면 제1도에 도시된 바와 같이 메모리 셀의 어드레스를 입력받아 정상적인 상태 일때에는 연결되어 있고, 어느 하나의 셀에 결함이 발생되면 상기 발생된 셀의 어드레스 입력에 따라 상기 어드레스에 해당하는 퓨즈를 끊으므로써, 정상 워드라인 또는 컬럼 워드라인을 지정하는 신호를 차단하는 제1퓨즈 박스(10)와, 상기 퓨즈 박스에 연결되어 퓨즈 박스(10)에서 출력되는 신호에 따라 리던던시 워드 라인(RWLI)의 동작을 제어하는 리페어부(20)를 포함한다.

상기 제1퓨즈 박스(10)는 일정한 셀 영역을 인에이블 시키는 신호인 클럭 1 (CLK 1)을 게이트 단으로 입력받는 P 모스 트랜지스터(P1)와, 상기 P 모스 트랜지스터(P1)의 출력단 노드1에 공통 연결된 복수개의 퓨즈(11)들과, 상기 퓨즈(11)들의 일측단에 연결되며, 셀 어드레스를 게이트 단으로 입력받는 복수 개의 N 모스 트랜지스터부(12), 및 상기 클럭1 (CLK 1) 상태를 반전시켜 상기 N 모스 트랜지스터부(12)의 일측단에 제공하는 인버터(INV1)을 포함한다.

상기 리페어부(20)는 상기 노드 1의 상태를 반전시키는 각각의 인버터(INV2, INV3)와, 상기 각 인버터(INV2, INV3)사이에 접속되어 인버터(INV2)에서 출력되는 신호(노드 2)를 재 반전시켜 상기 인버터(INV2)로 궤환시키는 인버터(INV4)와, X-디코더를 인에이블 시키는 신호인 클럭2 (CLK 2)를 게이트 단으로 입력받는 각각의 P 모스 트랜지스터(P2) 및 N 모스 트랜지스터(N1)와, 상기 N 모스 트랜지스터(N1)의 일측단에 연결되며, 일측은 접지되고, 상기 인버터(INV3)에서 출력되는 신호를 게이트 단으로 입력받는 N 모스 트랜지스터(N2)와, 상기 P 모스 N 모스 트랜지스터(P2, N1)의 공통 출력(노드 3)을 각 게이트 단으로 입력받아 리던던시 워드 라인(RWL1)의 동작을 제어하는 각각의 P 모스 트랜지스터(P3)와 N 모스 트랜지스터(N3), 및 상기 리던던시 워드 라인 (RWL1)의 피드 백된 신호를 게이트 단으로 입력받고, 그 출력은 상기 노드 3 에 연결된 P 모스 트랜지스터(P4)를 포함한다.

그리고 상기와 동일한 구성을 가지는 제2퓨즈 박스(30 ; P 모스 트랜지스터(P5), 퓨즈(31), N 모스 트랜지스터부(32), 인버터(INV5)) 및, 리페어부(40 ; 인버터(INV6, INV7, INV8), N 모스 트랜지스터(N4, N5, N6), P 모스 트랜지스터(P6, P7, P8))가 존재한다.

즉, 2개의 로오 라인(row line)을 리페어하는 회로에 해당된다.

상기와 같이 구성된 리페어 회로의 동작 과정을 리페어 전과 리페어 후의 타이밍도를 참조하여 설명하면, 제2a도는 리페어 전의 각 노드들 및 클럭 상태를 나타내는 타이밍도로, 노드 1(제2a도에서 (나))의 '하이' 상태를 유지 하여 먼저 프리차지 상태를 만든 후 클럭 1(CLK1 ; 제2a도에서 (가)) 신호가 '하이' 값으로 인가되면 인버터(INV1)를 거친 '로우' 신호에 의해 노드 1(제2a도에서 (나))에 차지되어 있던 전원이 접지를 통해 흘러 노드 1(제 2도(a)에서 (나))은 '로우' 상태가 된다.

이에 따라 인버터(INV2, 3)를 거친 신호는 다시 '로우' 상태가 되고 상기 노드 2(제2a도에서 (다))의 신호를 인가받는 N 모스 트랜지스터(N2)는 턴-오프된다.

이와 같은 상태에서 클럭 2 (CLK2 ; 제2a도에서 (라))의 신호가 '로우' 상태이면 P 모스 트랜지스터(P2)는 턴-온되고 N 모스 트랜지스터(N1)는 턴-오프된다.

이에 따라 노드 3의 상태는 '하이' 상태가 되고 이 신호는 P 모스 트랜지 스터(P4)를 턴-오프 시키고, N 모스 트랜지스터(N3)는 턴-온되어 리던던시 워드 라인(RWLI ; 제2a도에서 (마))을 통해 출력되는 신호는 '로우'가 된다.

상기 리던던시 워드 라인(RWL1 ; 제2a도에서 (마)) 신호는 다시 키드 백 되어 P 모스 트랜지스터(P4)를 턴-온시켜 노드 3에 전원 전압을 인가하도록 한다.

이러한 상태에서 클럭 2 신호(CLK2 ; 제2a도에서 (라))가 '하이' 상태로 천이되면 P 모스 트랜지스터(P2)는 턴-오프되고, N 모스 트랜지스터(N1)는 턴-온되지만 그 하단부에 있는 N 모스 트랜지스터(N2)가 계속 턴-오프되어 있기 때문에 노드 3은 항상 '하이' 상태를 유지하고, 이에 따라 리던던시 워드 라인(RWL1 ; 제2a도에서 (마))은 동작하지 않는 상태에 있다.

제2b도는 결함이 발생된 셀을 리페어시킨 상태의 타이밍을 나타내는 도면으로, 결함이 발생된 셀의 어드레스를 입력하여 퓨즈 박스 내의 퓨즈(11)를 컷팅하면 노드 1(제2b도에서 (나))의 상태가 '하이'로 천이되고, 이에 따라 노드 2(제2b도에서 (다))의 상태도 '하이'로 천이된다.

따라서 N 모스 트랜지스터(N2)는 턴-온되고, 노드 3의 '하이'상태의 전압이 접지단으로 흐르게 되며, 클럭 2의 '하이' 신호가 인가되는 타이밍에 맞추어 리던던시 워드 라인(RWL1)이 '하이'로 천이되면서 리페어가 실행된다.

제2퓨즈 박스(30)와 리페어부(40)의 동작은 상기 제1퓨즈 박스(10) 및 리페어부(20)의 동작과 동일하므로 설명을 생략한다.

상기와 같이 동작하는 종래 리페어 회로는 결함이 발생된 셀을 한번 리페어 하고 나면 다시는 리페어를 할 수 없게 되는데, 이는 회로 작동 중 상기 리페어 시킨 여분의 셀(RWL1)에도 결함이 발생하였을 경우를 말하는 것으로 이 여분의 셀에 결함이 다시 발생하면 나머지 여분의 셀(RWL2)이 남아있다 하더라도 한번 퓨즈를 끊어 셀을 리페어 시켰기 때문에 재 리페어가 불가능하다.

이에 따라 여분의 셀이 남아 있어도 칩을 사용하지 못하고 버리게 되며, 또한 리페어를 하다가 실수로 퓨즈 컷팅을 잘못하였을 경우에도 재 리페어를 하지 못하여 칩을 버리게 되는 문제점이 있다.

따라서 본 발명은 상술한 바와 같은 종래 문제점을 해결하기 위해, 상기 한번 리페어를 시도한 여분의 셀에 다시 결함이 발생하면 이 결함이 발생한 여분의 셀의 퓨즈를 다시 끊고 나머지 남아있는 여분의 셀로 다시 교체시키도록 하여, 칩 양산시 수율을 증가시키는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위해 본 발명에서는 리페어 회로 부분 및 퓨즈 박스 부분에 재 리페어 퓨즈 수단을 부가 설계하여 한번 리페어 된 여분의 셀에 다시 결함이 발생하였을 경우 상기 재 리페어 퓨즈 수단을 통해 상기 리페어된 여분의 셀을 다시 퓨즈 컷팅하고, 남아있는 또 다른 여분의 셀을 연결 하여 셀로 사용하도록 하는 것이다.

상기처럼 동작되도록 하는 본 발명의 일실시예에 따른 리페어 회로 구성은, 외부 클럭 신호의 입력상태에 따라 공통접속노드로 소정의 전원을 인가받는 복수의 퓨즈를 갖추고서, 정상 워드라인 또는 컬럼라인을 지정하는 신호를 차단 하는 퓨즈박스와 ; 상기 공통접속노드에 연결되어 상기 퓨즈박스에서 출력되는 신호에 따라 리던던시 워드 라인을 동작시키는 신호를 출력하는 리페어부를 구비하는 반도체 메모리 칩의 리페어 회로에 있어서,

상기 공통접속노드에 연결되고, 상기 리페어부를 통해 여분의 셀로 리페어 시킨 셀에 다시 결함이 발생하였을 경우 퓨즈에 인가되는 전압을 제어하여 상기 결함이 발생된 셀의 재 리페어를 가능케 하는 재 리페어 수단을 구비하고,

상기 재 리페어 수단은 일측단으로 전압을 인가받고 리페어된 여분의 셀에 결함이 발생하였을 경우 컷팅되는 리페어 캔설 퓨즈와 ; 상기 리페어 캔설 퓨즈의 타측에 연결되어 전압을 차지하는 캐패시터와 ; 상기 리페어 캔설 퓨즈와 캐패시터 사이에 연결된 인버터와 ; 상기 인버터의 입력단과 접지단 사이에 열결 되고 상기 인버터의 출력신호에 의해 동작제어되는 N 모스 트랜지스터 및 ; 상기 인버터로부터의 신호에 의해 상보적으로 동작하고, 공통출력단자가 상기 공통접속노드에 연결된 P 모스 트랜지스터 및 N 모스 트랜지스터로 된 CMOS인 버터를 구비하는 것을 특징으로 한다.

그리고, 본 발명의 목적을 달성하기 위한 다른 실시예는, 외부 클럭 신호의 입력상태에 따라 공통접속노드로 소정의 전원을 인가받는 복수의 퓨즈를 갖추고서, 정상 워드라인 또는 컬럼라인을 지정하는 신호를 차단하는 퓨즈박스와 ; 상기 공통접속노드에 연결되어 상기 퓨즈박스에서 출력되는 신호에 따라 리던던시 워드 라인을 동작시키는 신호를 출력하는 리페어부를 구비하는 반도체 메모리 칩의 리페어 회로에 있어서,

상기 리페어부에 연결되고, 상기 리페어부를 통해 여분의 셀로 리페어 시킨 셀에 다시 결함이 발생하였을 경우 퓨즈에 인가되는 전압을 제어하여 상기 결함이 발생된 셀의 재 리페어를 가능케 하는 재 리페어 수단을 구비하고,

상기 재 리페어 수단은 일측단으로 전압을 인가받고 리페어된 여분의 셀에 결함이 발생하였을 경우 컷팅되는 리페어 캔설 퓨즈와 ; 상기 리페어 캔설 퓨즈의 타측에 연결되어 전압을 차지하는 캐패시터와 ; 상기 리페어 캔설 퓨즈와 캐패시터 사이에 연결된 인버터와, 상기 인버터의 입력단과 접지단 사이에 연결 되고 상기 인버터의 출력신호에 의해 동작제어되는 N 모스 트랜지스터 및 ; 상기 리페어부내의 MOS트랜지스터와 접지단 사이에 연결되고 상기 인버터의 출력신호를 게이트로 입력받으며 상기 게이트가 상기 리페어부내의 전달 게이트의 일단에 접속된 N 모스 트랜지스터를 구비하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 특징, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하며, 종래와 같은 구성은 동일부호를 부여하여 설명한다.

제3도는 본 발명의 재 리페어를 가능하게 하는 리페어 회로도로서, 종래 제1, 제 2퓨즈 박스(10, 30) 부분에 재 리페어부(50, 60)를 부가 구성한 것이다.

상기 재 리페어부(50, 60)는 상기 퓨즈박스(10, 30) 내의 복수개의 퓨즈의 일단이 공통접속된 노드(노드 1, 노드 4)에 연결된다.

상기 재 리페어부(50)는 리페어된 여분의 셀에 결함이 발생하였을 경우 기 실행되었던 리페어를 취소하도록 컷팅되는 리페어 캔설(cancel) 퓨즈(51)와 ; 상기 리페어 캔설 퓨즈(51)의 일측에 연결되어 전압을 차지하는 캐패시터(C1)와 ; 상기 리페어 캔설 퓨즈(51)와 캐패시터(C1) 사이(노드 7)에 연결된 인버터 (INV9)와 ; 상기 인버터(INV9)의 입력단(즉, 노드 7)과 접지단 사이에 연결되고 상기 인버터(INV9)의 출력신호에 의해 동작제어되는 N 모스 트랜지스터(N7) 및 ; 상기 인버터(INV9)로부터의 신호에 의해 상보적으로 동작하고, 공통출력단자가 상기 퓨즈(11)의 공통접속노드(노드 1)에 연결된 P 모스 트랜지스터(P9) 및 N 모스 트랜지스터(N8)로 된 CMOS인버터를 포함한다.

그리고, 리던던시 워드 라인(RWL2)에 대응하는 상기 재 리페어부(60)는 상술한 재 리페어부(50)의 내부구성과 동일한 구성(즉, 리페어 캔설 퓨즈(61), 캐패시터(C2), N 모스 트랜지스터(N9, N10), P 모스 트랜지스터(P10))을 가진다. 퓨즈 박스(10, 30) 및 리페어부(20, 40)는 종래와 동일한 구성을 가지므로 설명을 생략한다.

상기와 같이 구성된 본 발명의 제 리페어를 가능하게 하는 캔설 퓨즈 동작에 대해 제4도 (a)와 (b)의 타이밍도를 참조하여 설명한다. 제4a도는 종래 처럼 결함이 발생된 하나의 셀 만을 리페어 시킬때의 동작을 나타내는 타이밍도로, 결함이 발생된 셀의 어드레스를 입력하여 퓨즈(11)를 컷팅한다.

이에 따라 노드 1(제4a도에서 (나))과 노드 2(제4a도에서 (다))는 '하이' 상태가 되고, N 모스 트랜지스터(N2)는 턴-온된다.

이러한 상태에서 클럭 1(CLK 1 ; 제4a도에서 (가))이 '하이'로 된 후 클럭 2(CLK 2 ; 제4a도에서 (라))가 '하이'로 천이되면 노드 3의 상태가 '로우' 가 되고 그와 동시에 리던던시 워드 라인(RWL1 ; 제4a도에서 (마))이 '하이'가 되어 리페어동작을 수행하게 되며, 리던던시 워드 라인(RWL2)은 여전히 '로우' 상태로써 여분의 셀로 그대로 남아있는 상태다.

이때 각 재 리페어 수단(50, 60)의 상태를 보면, 리페어 캔설 퓨즈(51, 61)는 온 되어 있는 상태로써, 각각의 캐패시터(C1, C2)에는 전압이 차지되고, P 모스 트랜지스터(P9)만 턴-온된 상태이다.

상기와 같은 상태에서 현재 리던던시 워드 라인(RWL1)을 통해 리페어된 여분의 셀이 동작 중이다가 다시 결함이 발생되면, 재 리페어부(50) 내의 리페어 캔설 퓨즈(51)를 끊어 현재 동작 중인 여분의 셀을 다시 캔설 시키고, 여분으로 남아 있는 리던던시 워드 라인(RWL2)을 이용하여 상기 결함이 발생된 셀을 대신하도록 한다.

이를 제4b도를 참조하여 설명하면, 리페어 캔설 퓨즈(51)를 끊게 되면 어느 정도 일정기간 동안은 캐패시터(C1)에 차지된 전압에 의해 인버터(INV9)에 '하이' 전원이 인가되지만 캐패시터(C1)의 모든 전압이 N 모스 트랜지스터(N7)를 통해 방전되고 나면 인버터(INV9)에는 '로우' 값이 인가되어 P모스 트랜지스터(P9)와, N 모스 트랜지스터(N8)에는 각각 '하이' 전압이 인가되어 공통접속노드(노드 1 ; 제4b도에서 (나))의 상태가 다시 '로우'로 천이된다.

이에 따라 노드 2(제4b도에서 (다)) 역시 '로우' 상태가 되고, N 모스 트랜지스터(N2)는 턴-오프되며, P 모스 트랜지스터(P3) 또한 턴-오프되어 리던던시 워드 라인(RWL1; 제4b도에서 (마))이 '로우'로 천이되면서 리페어되었던 것이 취소된다. 그리고, 상기와 동시에 리던던시 워드 라인(RWL2)을 이용하여 결함이 발생된 셀의 어드레스를 입력해 퓨즈(31)를 컷팅하여 리던던시 워드 라인(RWL2)을 통한 재 리페어가 실행되도록 한다.

제5도는 상기 본 발명에 대한 다른 실시예를 나타내는 리페어 회로도로서, 이는 재 리페어부(70, 80)를 리페어부(20, 40)에 부가 설계한 구성을 나타낸다. 동 도면에서 퓨즈 박스(10, 30)는 종래와 동일한 구성을 가지므로 설명을 생략한다. 그리고, 제3도의 리페어부에서는 전원단과 접속되고 클럭 2(clk 2)을 게이트로 입력받는 모스 트랜지스터를 P 모스 트랜지스터(P2; P6)로 하였즈나, 제5도에서는 그 P 모스 트랜지스터에 또다른 P 모스 트랜지스터를 결합시킨 전달 게이트(P2, P11; P6, P12)를 이용하였다는 점이 차이난다.

상기 재 리페어부(70)는 리페어된 여분의 셀에 결함이 발생하였을 경우 기 실행되었던 리페어를 취소하도록 컷팅되는 리페어 캔설(cancel) 퓨즈(71)와; 상기 리페어 캔설 퓨즈(71)의 일측에 연결되어 전압을 차지하는 캐패시터(C3)와; 상기 리페어 캔설 퓨즈(71)와 캐패시터(C3) 사이(노드 9)에 연결된 인버터 (INV11)와, 상기 인버터(INV11)의 입력단과 접지단 사이에 연결되고 상기 인버터(INV11)의 출력신호에 의해 동작제어 되는 N 모스 트랜지스터(N11) 및; 상기 리페어부(20)내의 MOS트랜지스터(N2)와 접지단 사이에 연결되고 상기 인버터(INV11)의 출력신호를 게이트로 입력받으며 상기 게이트가 상기 리페어부(20) 내의 전달 게이트(P2와 P11로 됨)의 일단(즉, P11의 게이트)에 접속된 N 모스 트랜지스터(N12)를 구비한다.

리던던시 워드 라인(RWL2)에 해당하는 회로 역시 상기 재 리페어 퓨즈부(70)와 동일한 구성(재 리페어 퓨즈부(80)(리페어 캔설 퓨즈(81), 캐패시터(C4), 인버터(INV12), N 모스 트랜지스터(N13, N14))을 가진다.

상기와 같이 구성된 리페어 회로의 동작 과정을 설명하면, 결함이 발생된 셀을 리던던시 워드 라인(RWL1)을 이용하여 리페어 한 상태에서 회로 동작을 수행하다가 상기 리페어 시킨 셀에 또다시 결함이 발생하면 상기 동작과 동일하게 재 리페어부(70)의 리페어 캔설 퓨즈(71)를 끊어 리던던시 워드 라인 (RWL1)을 '로우'로 천이 시킨다.

그리고 상기 동작과 동시에 리던던시 워드 라인(RWL2)을 '하이' 상태로 천이시켜 결함이 발생된 여분의 셀을 대신할 수 있도록 한다.

이와 같은 동작은 제3도에서 설명한 재 리페어부(50)의 동작설명에서 상세히 설명하였으므로 동작 설명은 생략한다.

참고로 상기처럼 본 발명과 본 발명의 다른 실시예에 보인 회로는 메모리 칩의 설계 면적을 고려하여 설계자가 필요에 따라 선택적으로 사용할 수 있음은 물론이다.

이상에서 상세히 설명한 바와 같이 본 발명은 동작 중이던 셀에 결함이 발생하였을 경우 여분의 셀을 이용하여 리페어 시킨 상태에서 다시 상기 리페어된 셀에 결함이 발생할 경우, 상기 리페어를 위해 동작시킨 리던던시 워드 라인에 연결된 리페어 캔설 퓨즈를 끊어 리던던시 워드 라인을 디스에이블시켜 리페어 동작을 취소시킴과 동시에, 남아있는 다른 여분의 셀을 이용해 재 리페어를 실행해 정상적인 셀 역할을 하도록 하므로써, 칩의 수율을 높이는 잇점이 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능 할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

1. 외부 클럭 신호의 입력상태에 따라 공통접속노드로 소정의 전원을 인가받는 복수의 퓨즈를 갖추고서, 정상 워드라인 또는 컬럼라인을 지정하는 신호를 차단하는 퓨즈박스와, 상기 공통접속노드에 연결되어 상기 퓨즈박스에서 출력되는 신호에 따라 리던던시 워드 라인을 동작시키는 신호를 출력하는 리페어부를 구비하는 반도체 메모리 칩의 리페어 회로에 있어서,

   상기 공통접속노드에 연결되고, 상기 리페어부를 통해 여분의 셀로 리페어 시킨 셀에 다시 결함이 발생하였을 경우 퓨즈에 인가되는 전압을 제어하여 상기 결함이 발생된 셀의 재 리페어를 가능케 하는 재 리페어 수단을 구비하고,

   상기 재 리페어 수단은 일측단으로 전압을 인가받고 리페어된 여분의 셀에 결함이 발생하였을 경우 컷팅되는 리페어 캔설 퓨즈와, 상기 리페어 캔설 퓨즈의 타측에 연결되어 전압을 차지하는 캐패시터와, 상기 리페어 캔설 퓨즈와 캐패시터 사이에 연결된 인버터와, 상기 인버터의 입력단과 접지단 사이에 연결되고 상기 인버터의 출력신호에 의해 동작제어되는 N 모스 트랜지스터 및, 상기 인버터로부터의 신호에 의해 상보적으로 동작하고, 공통출력단자가 상기 공통접속노드에 연결된 P 모스 트랜지스터 및 N 모스 트랜지스터로 된 CMOS인버터를 구비하는 것을 특징으로 하는 리페어 회로.
2. 제1항에 있어서, 상기 재 리페어 수단은 리페어 회로에 포함되는 각각의 퓨즈 박스 수에 대응되도록 연결되는 것을 특징으로 하는 리페어 회로.
3. 외부 클럭 신호의 입력상태에 따라 공통접속노드로 소정의 전원을 인가받는 복수의 퓨즈를 갖추고서, 정상 워드라인 또는 컬럼라인을 지정하는 신호를 차단하는 퓨즈박스와, 상기 공통접속노드에 연결되어 상기 퓨즈박스에서 출력되는 신호에 따라 리던던시 워드 라인을 동작시키는 신호를 출력하는 리페어부를 구비하는 반도체 메모리 칩의 리페어 회로에 있어서,

   상기 재 리페어 수단은 일측단으로 전압을 인가받고 리페어된 여분의 셀에 결함이 발생하였을 경우 컷팅되는 리페어 캔설 퓨즈와, 상기 리페어 캔설 퓨즈의 타측에 연결되어 전압을 차지하는 캐패시터와, 상기 리페어 캔설 퓨즈와 캐패시터 사이에 연결된 인버터와, 상기 인버터의 입력단과 접지단 사이에 연결되고 상기 인버터의 출력신호에 의해 동작제어되는 N 모스 트랜지스터 및, 상기 리페어부내의 MOS트랜지스터와 접지단 사이에 연결되고 상기 인버터의 출력신호를 게이트로 입력받으며 강기 게이트가 상기 리페어부내의 전달 게이트의 일단에 접속된 N 모스 트랜지스터를 구비하는 것을 특징으로 하는 리페어 회로.
4. 제4항에 있어서,

   재 리페어 수단은 리페어 회로에 포함되는 각각의 리페어부 수에 대응되도록 연결되는 것을 특징으로 하는 리페어 회로.