KR100301598B1 - 리페어어드레스선택회로 - Google Patents
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Abstract
1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 불량난 셀을 대체하기 위한 리페어 셀을 포함하는 반도체 메모리 소자의 리페어 동작시 리페어 동작시간을 단축시킬 수 있는 리페어 어드레스 선택 회로에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
반도체 메모리 소자의 리페어 동작시 리페어 동작시간을 단축시킴.
3.발명의 해결방법의 요지
어드레스 버퍼의 출력단자로 출력되는 어드레스를 액티브 드라이버 트랜지스터의 게이트 입력으로 사용함.
4.발명의 중요한 용도
불량난 셀을 대체하기 위한 리페어 셀을 포함하는 반도체 메모리 소자의 리페어 회로.
Description
본 발명은 리페어 어드레스 선택 회로에 관한 것으로, 특히 불량(Fail)난 셀을 대체하기 위한 리페어 셀을 포함하는 반도체 메모리 소자의 리페어 동작시 리페어 동작시간을 단축시킬 수 있는 리페어 어드레스 선택 회로에 관한 것이다.
도 1은 리페어 어드레스 선택 및 어드레스의 입출력 관계를 나타낸 블록도로서, 어드레스 입력 버퍼(1), 프리-디코더(2) 및 리페어 어드레스 선택회로(3)로 구성된다. 리페어 어드레스 선택회로(3)의 입력은 어드레스 입력버퍼(1)를 통해 출력되는 비반전 및 반전된 어드레스(Ai 및 Aib)이며, 퓨즈(도시 안됨)의 연결상태에 따라 출력단자(RAi)로 비반전 어드레스(Ai)를 전달하거나, 반전된 어드레스(Aib)를 각각 전달하게 된다. 또한, 출력단자(RAi)는 또 다른 비반전 및 반전된 어드레스(Aj 및 Ajb)로부터 또다른 리페어 어드레스 선택회로(도시 안됨)에 의해 선택된 어드레스와 조합되어, 불량(Fail)된 셀의 어드레스가 입력될 경우에 리페어 할 경로(Pass)를 선택하게 된다.
도 2는 종래의 리페어 어드레스 선택 회로도로서, 퓨즈(4)의 연결 상태에 따라 제 1 노드(K1)의 전위가 결정되게 된다. 즉, 상기 퓨즈(4)가 연결되어 있을 경우에는 상기 제 1 노드(K1)의 전압은 하이(High) 상태로 된다. 이때, 상기 제 1 노드(K1)의 전압을 입력으로 하는 인버터(I1)의 출력인 제 2 노드(K2)의 전압은 로우(Low)상태로 된다. 그러므로, 리페어 어드레스 선택회로의 출력단자(RAi)에는 상기 제 1 노드(K1)의 전압을 입력으로 하는 제 1 NMOS 트랜지스터(N1)와 상기 제 2 노드(K2)의 전압을 입력으로 하는 제 1 PMOS 트랜지스터(P1)를 통해 비반전된 어드레스(Ai)가 공급되게 된다.
반대로, 상기 퓨즈(4)가 절단되어 있을 경우에는 상기 제 1 노드(K1)의 전압은 로우 상태로 된다. 이때, 상기 제 1 노드(K1)의 전압을 입력으로 하는 인버터(I1)의 출력인 제 2 노드(K2)의 전압은 하이 상태로 된다. 그러므로, 리페어 어드레스 선택회로의 출력단자(RAi)에는 상기 제 2 노드(K2)의 전압을 입력으로 하는 제 2 NMOS 트랜지스터(N2)와 상기 제 1 노드(K1)의 전압을 입력으로 하는 제 2 PMOS 트랜지스터(P2)를 통해 반전된 어드레스(Aib)가 공급되게 된다.
따라서, 불량난 셀의 어드레스가 하이 상태이면 퓨즈를 절단(Blow)할 필요가 없고, 불량난 셀의 어드레스가 로우 상태일 경우에만 퓨즈를 절단하여 불량 어드레스를 선택하여 리페어셀로 대체하게 된다.
그러나, 이러한 종래의 리페어 어드레스 선택회로는 어드레스 버퍼(1)의 각 출력단자(Ai 및 Aib)에 의해 구동되는 부하(Loading) 용량이 큰 문제가 있다. 예를 들어, 리페어 셀이 4개인 경우, 퓨즈가 모두 연결되어 있는 상태에서 어드레스 버퍼(1)의 출력단자(Ai)가 구동해야할 부하 용량은 도 2의 상기 제 1 NMOS 및 PMOS 트랜지스터(N1 및 P1)의 접합 캐패시터 2×4배의 용량, 상기 제 2 NMOS 및 PMOS 트랜지스터(N2 및 P2)의 접합 캐패시터 1×4배의 용량 및 리페어 디코더 경로의 라인(Line) 캐패시터 4배의 용량과, 상기 리페어 어드레스 선택회로(3)의 출력단자(RAi)를 입력으로 하는 리페어 디코더의 게이트 입력단의 캐패시터 4배의 용량 및 정상적인 프리-디코더 경로의 라인 캐패시터 및 게이트 입력단의 캐패시터 용량을 포함한 부하가 걸리게 된다. 즉, 상기 리페어 어드레스 선택회로(3)의 출력단자(RAi) 및 어드레스 버퍼(1)의 각 출력단자(Ai 및 Aib)에 큰 부하(Loading)에 의한 큰 스큐(Skew)가 발생됨으로 인해 리페어 시간이 지연되는 단점이 있다. 이는 리페어 경로의 지연에 국한되지 않고, 정상 디코딩 경로까지 지연시키게 된다. 이는 어드레스 버퍼(1)의 출력단자(Ai)가 일반적인 디코딩 경로의 입력으로 연결되기 때문이다. 또한, 리페어시에는 리페어 할 어드레스인지를 퓨즈 상태에 따라 선택한 후에 정상 경로의 디코딩 경로를 턴오프(Turn off) 시키고, 리페어 경로를 선택하기 때문이다. 즉, 리페어 어드레스의 선택이 늦게되면 이에 시간(Timing)을 맞추기 위해 정상 경로까지 지연시키게 된다.
따라서, 본 발명은 어드레스 버퍼의 출력단자로 출력되는 어드레스를 액티브 드라이버 트랜지스터의 게이트 입력으로 사용함으로써, 반도체 메모리 소자의 리페어 동작시 리페어 동작시간을 단축시킬 수 있는 리페어 어드레스 선택 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 리페어 어드레스 선택 회로는 두 개의 출력 노드를 가지며 퓨즈의 연결 상태에 따라 서로 반전된 전압을 출력하기 위한 퓨즈 회로와, 상기 퓨즈 회로 출력 노드 각각의 출력 전압을 입력으로 하며 제 1 및 그 반전 전압인 제 2 전압에 따라 출력단자로 각기 다른 제어전압을 출력하기 위한 제 1 및 제 2 구동부를 포함하여 구성된 것을 특징으로 한다.
도 1은 리페어 어드레스 선택 및 어드레스의 입출력 관계를 나타낸 블록도.
도 2는 종래의 리페어 어드레스 선택 회로도.
도 3은 본 발명에 따른 리페어 어드레스 선택 회로도.
도 4는 본 발명에 따른 리페어 어드레스 선택 회로의 또다른 실시 예.
<도면의 주요 부분에 대한 부호의 설명>
1: 어드레스 입력 버퍼 2: 프리-디코더
3: 리페어 어드레스 선택 회로 11 및 14: 퓨즈 회로
12, 15 및 13, 16: 제 1 및 제 2 구동부
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 리페어 어드레스 선택 회로도로서, 퓨즈 회로(11)와 제 1 및 제 2 구동부(12 및 13)로 구성된다.
상기 퓨즈 회로(11)는 전원단자(Vcc) 및 제 1 출력 노드(K11)간에 접속되는 퓨즈(5)와, 상기 제 1 출력 노드(K11)의 전압을 반전시켜 제 2 출력 노드(K12)로 출력 시키기 위한 인버터(I2)와, 상기 제 1 출력 노드(K11) 및 접지단자(Vss)간에 접속되며 상기 제 2 출력 노드(K12)의 전압을 입력으로 하는 트랜지스터(ND2)로 구성된다.
제 1 구동부(12)는 전원단자(Vcc) 및 접지단자(Vss) 간에 어드레스 입력 버퍼의 출력단자를 통해 출력되는 반전된 어드레스(Aib)를 입력으로 하는 제 1 PMOS트랜지스터(P11)와, 상기 제 2 출력 노드(K12)의 전압을 입력으로 하는 제 2 PMOS 및 제 2 NMOS 트랜지스터(P12 및 N12)와, 상기 어드레스 입력 버퍼의 출력단자를 통해 출력되는 비반전된 어드레스(Ai)를 입력으로 하는 제 1 NMOS트랜지스터(N11)가 직렬로 접속되게 된다.
상기 제 2 구동부(13)는 전원단자(Vcc) 및 접지단자(Vss) 간에 어드레스 입력 버퍼의 출력단자를 통해 출력되는 비반전된 어드레스(Ai)를 입력으로 하는 제 3 PMOS트랜지스터(P13)와, 상기 제 1 출력 노드(K11)의 전압을 입력으로 하는 제 4 PMOS 및 제 4 NMOS 트랜지스터(P14 및 N14)와, 상기 어드레스 입력 버퍼의 출력단자를 통해 출력되는 반전된 어드레스(Aib)를 입력으로 하는 제 3NMOS트랜지스터(N13)가 직렬로 접속되게 된다.
상술한 바와 같이 구성된 본 발명에 따른 리페어 어드레스 선택 회로는 상기 퓨즈(5)가 연결되어 있을 경우에는 제 1 출력 노드(K11)의 전압은 하이 상태로 된다. 이때, 상기 제 1 출력 노드(K11)의 전압을 입력으로 하는 인버터(I2)의 출력인 제 2 출력 노드(K12)의 전압은 로우 상태로 된다. 그러므로, 상기 어드레스 입력 버퍼(1)의 반전된 출력(Aib)이 로우 상태일 때 리페어 어드레스 선택 회로의 출력단자(RAi)에는 상기 제 1 및 제 2 PMOS 트랜지스터(P11 및 P12)를 통해 하이 상태의 전압이 출력되게 된다.
반대로, 상기 퓨즈(5)가 절단되어 있을 경우에는 상기 제 1 출력 노드(K11)의 전압은 로우 상태로 된다. 이때, 상기 제 1 출력 노드(K11)의 전압을 입력으로하는 인버터(I2)의 출력인 제 2 출력 노드(K12)의 전압은 하이 상태로 된다. 그러므로, 상기 어드레스 입력 버퍼(1)의 비반전된 출력(Ai)이 로우 상태일 때 리페어 어드레스 선택 회로의 출력단자(RAi)에는 상기 제 3 및 제 4 PMOS 트랜지스터(P13 및 P14)를 통해 하이 상태의 전압이 출력되게 된다.
즉, 리페어 어드레스 선택회로의 출력단자(RAi)로 출력되는 전압은 퓨즈의 연결 상태에 따라 상기 어드레스 입력 버퍼(1)의 비반전된 출력 및 반전된 출력(Ai 및 Aib)의 전압에 따라 결정된다.
예를 들어, 리페어 셀이 4개인 경우, 퓨즈가 모두 연결되어 있는 상태에서 어드레스 버퍼(1)의 출력단자(Ai)가 구동해야할 부하 용량은 도 3의 상기 제 1 PMOS 및 NMOS 트랜지스터(P1 및 N1)의 캐패시터 4배의 용량 및 정상적인 프리-디코더 경로의 라인 캐패시터 및 게이트 입력단의 캐패시터 용량을 포함한 부하가 걸리게 된다. 즉, 본 발명에 따른 리페어 어드레스 선택 회로는 어드레스 버퍼(1)의 출력단자(Ai)가 구동해야할 부하 용량이 크게 감소하게 된다.
도 4는 본 발명에 따른 리페어 어드레스 선택 회로의 또다른 실시 예로서, 퓨즈 회로(14)와 제 1 및 제 2 구동부(15 및 16)로 구성된다.
상기 퓨즈 회로(14)는 전원단자(Vcc) 및 제 1 출력 노드(K11)간에 접속되는 퓨즈(6)와, 상기 제 1 출력 노드(K11)의 전압을 반전시켜 제 2 출력 노드(K12)로 출력 시키기 위한 인버터(I3)와, 상기 제 1 출력 노드(K11) 및 접지단자(Vss)간에 접속되며 상기 제 2 출력 노드(K12)의 전압을 입력으로 하는 트랜지스터(ND3)로 구성된다.
상기 제 1 구동부(15)는 전원단자(Vcc) 및 접지단자(Vss) 간에 상기 제 2 출력 노드(K12)의 전압을 입력으로 하는 제 1 PMOS 트랜지스터(P15)와, 상기 어드레스 입력 버퍼의 출력단자를 통해 출력되는 반전된 어드레스(Aib)를 각각 입력으로 하는 제 2 PMOS 및 제 2 NMOS 트랜지스터(P16 및 N16)와, 상기 제 1 출력 노드(K11)의 전압을 입력으로 하는 제 1 NMOS트랜지스터(N15)가 직렬로 접속되게 된다.
상기 제 2 구동부(16)는 전원단자(Vcc) 및 접지단자(Vss) 간에 상기 제 1 출력 노드(K11)의 전압을 입력으로 하는 제 3 PMOS 트랜지스터(P17)와, 상기 어드레스 입력 버퍼의 출력단자를 통해 출력되는 비반전된 어드레스(Ai)를 각각 입력으로하는 제 4 PMOS 및 제 4 NMOS 트랜지스터(P18 및 N18)와, 상기 제 2 출력 노드(K12)의 전압을 입력으로 하는 제 3 NMOS트랜지스터(N17)가 직렬로 접속되게 된다.
상술한 바와 같이 구성된 본 발명에 따른 리페어 어드레스 선택 회로는 상기 퓨즈(6)가 연결되어 있을 경우에는 제 1 출력 노드(K11)의 전압은 하이 상태로 된다. 이때, 상기 제 1 출력 노드(K11)의 전압을 입력으로하는 인버터(I3)의 출력인 제 2 출력 노드(K12)의 전압은 로우 상태로 된다. 그러므로, 상기 어드레스 입력 버퍼(1)의 반전된 출력(Aib)이 로우 상태일 때 리페어 어드레스 선택 회로의 출력단자(RAi)에는 상기 제 1 및 제 2 PMOS 트랜지스터(P15 및 P16)를 통해 하이 상태의 전압이 출력되게 된다.
반대로, 상기 퓨즈(6)가 절단되어 있을 경우에는 상기 제 1 출력 노드(K11)의 전압은 로우 상태로 된다. 이때, 상기 제 1 출력 노드(K11)의 전압을 입력으로하는 인버터(I3)의 출력인 제 2 출력 노드(K12)의 전압은 하이 상태로 된다. 그러므로, 상기 어드레스 입력 버퍼(1)의 비반전된 출력(Ai)이 로우 상태일 때 리페어 어드레스 선택 회로의 출력단자(RAi)에는 상기 제 3 및 제 4 PMOS 트랜지스터(P17 및 P18)를 통해 하이 상태의 전압이 출력되게 된다.
즉, 리페어 어드레스 선택회로의 출력단자(RAi)로 출력되는 전압은 퓨즈의 연결 상태에 따라 상기 어드레스 입력 버퍼(1)의 비반전된 출력 및 반전된 출력(Ai 및 Aib)의 전압에 따라 결정된다.
상술한 바와 같이 본 발명에 의하면 어드레스 버퍼의 출력단자로 출력되는 어드레스를 액티브 드라이버 트랜지스터의 게이트 입력으로 사용함으로써, 반도체 메모리 소자의 리페어 동작시 리페어 동작시간을 단축시킬 수 있는 탁월한 효과가 있다.
Claims (8)
- 불량난 셀을 대체하기 위한 리페어 셀을 포함하는 반도체 메모리 소자에 있어서,두 개의 출력 노드를 가지며 퓨즈의 연결 상태에 따라 서로 반전된 전압을 출력하기 위한 퓨즈 회로와,상기 퓨즈 회로 출력 노드 각각의 출력 전압을 입력으로 하며 제 1 전압 및 그 반전 전압인 제 2 전압에 따라 출력단자로 각기 다른 제어전압을 출력하기 위한 제 1 및 제 2 구동부를 포함하여 구성된 것을 특징으로 하는 리페어 어드레스 선택 회로.
- 제 1 항에 있어서,상기 퓨즈 회로는 전원단자 및 제 1 출력 노드간에 접속되는 퓨즈와,상기 제 1 출력 노드의 전압을 반전시켜 제 2 출력 노드로 출력시키기 위한 인버터와,상기 제 1 출력 노드 및 접지단자간에 접속되며 상기 제 2 출력 노드의 전압을 입력으로 하는 트랜지스터를 포함하여 구성된 것을 특징으로 하는 리페어 어드레스 선택 회로.
- 제 1 항에 있어서,상기 제 1 구동부는 상기 제 1 전압을 입력으로 하는 제 1 PMOS 트랜지스터와,상기 퓨즈 회로의 제 2 출력 노드의 전압을 입력으로 하는 제 2 PMOS 및 제 2 NMOS 트랜지스터와,상기 제 2 전압을 입력으로 하는 제 1 NMOS트랜지스터를 포함하여 구성된 것을 특징으로 하는 리페어 어드레스 선택 회로.
- 제 1 항에 있어서,상기 제 2 구동부는 상기 제 2 전압을 입력으로 하는 제 3 PMOS트랜지스터와,상기 퓨즈 회로의 제 1 출력 노드의 전압을 입력으로 하는 제 4 PMOS 및 제 4 NMOS 트랜지스터와,상기 제 1 전압을 입력으로 하는 제 3 NMOS트랜지스터를 포함하여 구성된 것을 특징으로 하는 리페어 어드레스 선택 회로.
- 불량난 셀을 대체하기 위한 리페어 셀을 포함하는 반도체 메모리 소자에 있어서,두 개의 출력 노드를 가지며 퓨즈의 연결 상태에 따라 서로 반전된 전압을 출력하기 위한 퓨즈 회로와,제 1 및 그 반전 전압인 제 2 전압을 입력으로 하며 상기 퓨즈 회로 출력 노드 각각의 출력 전압에 따라 출력단자로 각기 다른 제어전압을 출력하기 위한 제 1 및 제 2 구동부를 포함하여 구성된 것을 특징으로 하는 리페어 어드레스 선택 회로.
- 제 5 항에 있어서,상기 퓨즈 회로는 전원단자 및 제 1 출력 노드간에 접속되는 퓨즈와,상기 제 1 출력 노드의 전압을 반전시켜 제 2 출력 노드로 출력 시키기 위한 인버터와,상기 제 1 출력 노드 및 접지단자간에 접속되며 상기 제 2 출력 노드의 전압을 입력으로 하는 트랜지스터를 포함하여 구성된 것을 특징으로 하는 리페어 어드레스 선택 회로.
- 제 5 항에 있어서,상기 제 1 구동부는 상기 퓨즈 회로의 제 2 출력 노드의 전압을 입력으로 하는 제 1 PMOS 트랜지스터와,상기 제 1 전압을 입력으로 하는 제 2 PMOS 및 제 2 NMOS 트랜지스터와,상기 퓨즈 회로의 제 1 출력 노드의 전압을 입력으로 하는 제 1 NMOS트랜지스터를 포함하여 구성된 것을 특징으로 하는 리페어 어드레스 선택 회로.
- 제 5 항에 있어서,상기 제 2 구동부는 상기 퓨즈 회로의 제 1 출력 노드의 전압을 입력으로 하는 제 3 PMOS 트랜지스터와,상기 제 1 전압을 입력으로 하는 제 4 PMOS 및 제 4 NMOS 트랜지스터와, 상기 퓨즈 회로의 제 2 출력 노드의 전압을 입력으로 하는 제 3 NMOS트랜지스터를 포함하여 구성된 것을 특징으로 하는 리페어 어드레스 선택 회로.
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| KR1019980010525A KR100301598B1 (ko) | 1998-03-26 | 1998-03-26 | 리페어어드레스선택회로 |
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| KR1019980010525A KR100301598B1 (ko) | 1998-03-26 | 1998-03-26 | 리페어어드레스선택회로 |
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