KR101095484B1 - 반도체 메모리 장치의 어드레스 퓨즈 회로 - Google Patents

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Abstract

본 발명은, 복수개의 어드레스 퓨즈부를 순차적으로 동작시켜서 전류소모를 줄이는 어드레스 퓨즈 회로에 관한 것이다. 본 발명에 따른 어드레스 퓨즈 회로는, 리페어 동작을 수행하기 위해 제1 인에이블 신호를 발생시키는 제1 인에이블 신호 발생부; 상기 제1 인에이블 신호에 응답하여 제1 리페어 신호를 발생시키는 제1 어드레스 퓨즈부; 상기 제1 인에이블 신호와 상기 제1 리페어 신호를 이용해서 제2 인에이블 신호를 발생시키는 제2 인에이블 신호 발생부; 및 상기 제2 인에이블 신호에 응답하여 제2 리페어 신호를 발생시키는 제2 어드레스 퓨즈부를 포함한다.
리페어, 어드레스, 퓨즈

Description

반도체 메모리 장치의 어드레스 퓨즈 회로{Address fuse circuit of semiconductor memory device}
도 1은 종래의 어드레스 퓨즈 회로의 동작을 설명하기 위한 회로도이다.
도 2는 본 발명의 바람직한 실시예에 따른 어드레스 퓨즈 회로를 도시한 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
120, 130, 220, 240 : 어드레스 퓨즈부
110, 210, 220 : 인에이블 신호 발생부
250 : 리페어 신호 발생부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전류소모를 줄이는 어드레스 퓨즈 회로에 관한 것이다.
반도체 메모리 장치 중 하나인 낸드형(NAND) 플래시 메모리 장치는 현재 저 용량에서 고용량으로 발전해 가고 있는 상황이다. 이에 따라 사용되는 어드레스들도 증가하게 된다. 일반적으로, 64Mbit는 어드레스가 6개가 필요하고, 1Gbit은 28개가 필요하다. 따라서, 컬럼 어드레스도 증가하여 컬럼 어드레스로 제어하는 퓨즈도 증가하게 된다.
다시 말해서, 메모리 용량이 커짐에 따라 필요로 하는 어드레스가 증가되고 이에 따라 컬럼 어드레스도 많아지게 되어, 퓨즈의 수도 증가하게 되었다. 따라서, 좀 더 빨리 리페어를 액세스하기 위해서 도 1과 같이 어드레스 퓨즈부를 2개로 구성하여 어드레스 퓨즈 회로를 구성하였다.
우선, 리페어 동작을 수행하기 위해서 전원전압(VCC)과 연결된 퓨즈(F0)를 커팅해 주고, 예를 들어, 컬럼 어드레스 RADD<7>~RADD<0> = 00000000을 리페어 해야 하는 경우에는 퓨즈(F0~7)를 커팅해 준다.
이렇게 되면, 어드레스 퓨즈부(120, 130)를 인에이블시키기 위한 인에이블 신호(EN)가 로직 하이로 출력되어 어드레스 퓨즈부(120, 130)가 동작하게 되고, 리페어 신호(REFN<0>, REFN<1>)는 동시에 로직 하이가 되어 전류가 피크 치(peak value)까지 올라가 전류가 많이 소모되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 복수개의 어드레스 퓨즈부를 순차적으로 동작시켜서 전류소모를 줄이는 어드레스 퓨즈 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 어드레스 퓨즈 회로는, 리페어 동작을 수행하기 위해 제1 인에이블 신호를 발생시키는 제1 인에이블 신호 발생부; 상기 제1 인에이블 신호에 응답하여 제1 리페어 신호를 발생시키는 제1 어드레스 퓨즈부; 상기 제1 인에이블 신호와 상기 제1 리페어 신호를 이용해서 제2 인에이블 신호를 발생시키는 제2 인에이블 신호 발생부; 및 상기 제2 인에이블 신호에 응답하여 제2 리페어 신호를 발생시키는 제2 어드레스 퓨즈부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 어드레스 퓨즈 회로를 상세히 설명하기로 한다. 각 도면에 표시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 어드레스 퓨즈 회로를 나타낸 회로도이다.
도 2를 참조하면, 어드레스 퓨즈 회로는 제1 및 제2 인에이블 신호 발생부(210, 230), 및 제1 및 제2 어드레스 퓨즈부(220, 240), 및 리페어 신호 발생부(250)를 포함한다.
제1 인에이블신호 발생부(210)는, 제1 어드레스 퓨즈부(220)를 인에이블시키기 위한 것으로서, 퓨즈(F0), 커패시터(CP1), NMOS 트랜지스터(N0), 및 인버터 (IV1-IV3)를 포함한다. 퓨즈(F0)는 일단이 전원전압(VCC)에 접속되고 다른 단이 노드 NA에 접속된다. 인버터(IV1)는 노드 NA의 신호를 반전시킨다. NMOS 트랜지스터(N0)는 일단이 노드 NA에 접속되고 다른 단이 접지전압(VSS)에 접속되며 게이트로 인버터(IV1)의 출력신호를 인가받는다. 커패시터(CP1)는 노드 NA와 접지전압(VSS) 사이에 접속되고, NMOS 트랜지스터(N0)와 병렬로 접속된다. 인버터(IV2, IV3)는 인버터(IV1)의 출력신호를 일시 저장하여 제1 인에이블 신호(EN1)를 출력한다.
제1 어드레스 퓨즈부(220)는 PMOS 트랜지스터(P1), NMOS 트랜지스터(N1-N9), 및 퓨즈(F1-F8)를 포함한다. PMOS 트랜지스터(P1)는 일단이 전원전압(VCC)에 접속되고 다른 단이 노드 NB에 접속되며 게이트가 접지전압(VSS)에 연결되어 있어, 항상 턴-온되어 있다. NMOS 트랜지스터(N1)는 일단이 노드 NB에 접속되고 다른 단이 퓨즈(F1)의 일단에 접속되며 게이트로 어드레스(RADD<0>)를 인가받는다. NMOS 트랜지스터(N2)는 노드 NB에 접속되고 다른 단이 퓨즈(F2)의 일단에 접속되며 게이트로 어드레스(RADDb<0>)를 인가받는다. 퓨즈(F1)는 NMOS 트랜지스터(N1, N3) 사이에 접속되고, 퓨즈(F3)는 NMOS 트랜지스터(N2, N4) 사이에 접속된다. 퓨즈(F1, F2) 각각의 다른 한쪽 단은 서로 연결되어 있다. NMOS 트랜지스터(N3)는 퓨즈(F1, F3) 사이에 접속되고 게이트로 어드레스(RADD<1>)를 인가받는다. NMOS 트랜지스터(N4)는 퓨즈(F2, F4) 사이에 접속되고 게이트로 어드레스(RADDb<1>)를 인가받는다. 퓨즈(F3)은 NMOS 트랜지스터(N3, N5) 사이에 접속되고, 퓨즈(F4)는 NMOS 트랜지스터(N4, N6) 사이에 접속된다. 퓨즈(F3, F4) 각각의 다른 한쪽 단은 서로 연결되어 있다. NMOS 트랜지스터(N5)는 퓨즈(F3, F5) 사이에 접속되고 게이트로 어드레스(RADD<2>) 를 인가받는다. NMOS 트랜지스터(N6)는 퓨즈(F4, F6) 사이에 접속되고 게이트로 어드레스(RADDb<2>)를 인가받는다. 퓨즈(F5)는 NMOS 트랜지스터(N5, N7) 사이에 접속되고, 퓨즈(F6)는 NMOS 트랜지스터(N6, N8) 사이에 접속된다. 퓨즈(F5, F6) 각각의 다른 한쪽 단은 서로 연결되어 있다. NMOS 트랜지스터(N7)는 퓨즈(F5, F7) 사이에 접속되고 게이트로 어드레스(RADD<3>)를 인가받는다. NMOS 트랜지스터(N8)는 퓨즈(F4, F6) 사이에 접속되고 게이트로 어드레스(RADDb<3>)를 인가받는다. 퓨즈(F7)는 NMOS 트랜지스터(N7)와 노드 NC 사이에 접속되고, 퓨즈(F8)는 NMOS 트랜지스터(N8)와 노드 NC 사이에 접속된다. 퓨즈(F7, F8) 각각의 다른 한쪽 단은 노드 NC에 접속된다. NMOS 트랜지스터(N9)는 일단이 노드 NC에 접속되고 다른 단이 접지전압(VSS)에 접속되며 게이트로 인에이블신호 발생부(210)의 출력신호를 인가받아 턴-온/오프된다. NMOS 트랜지스터(N9)는 인에이블 신호 발생부(210)의 출력신호가 로직 하이일 때 턴-온되어, 어드레스 퓨즈부(220)에 전류(I)가 흐르게 한다. 인버터(IV4)는 전류(I)가 흐르면 노드 NB의 신호를 반전시켜서 리페어 신호(REFN<0>)를 출력한다.
제2 인에이블 신호 발생부(230)는 낸드 게이트(ND1)와 인버터(IV6)를 포함한다. 낸드 게이트(ND1)는 제1 인에이블 신호 발생부(210)의 출력신호인 제1 인에이블 신호(EN1)와 제1 어드레스 퓨즈부(220)로부터 출력되는 리페어 신호(REFN<0>)를 반전 논리 곱하고, 인버터(IV6)는 낸드 게이트(ND1)의 출력신호를 반전시켜서 제2 인에이블 신호(EN2)를 출력한다.
제2 어드레스 퓨즈부(240)는 NMOS 트랜지스터(N19)가 제2 인에이블 신호 발 생부(250)로부터 발생된 제2 인에이블 신호(EN2)를 입력받아 동작한다는 점을 제외하고는 제1 어드레스 퓨즈부(220)는 동일한 구성을 가지므로 상세한 설명은 제1 어드레스 퓨즈부(220)를 참조하기 바란다.
리페어 신호 발생부(250)는 낸드 게이트(ND2)와 인버터(IV7)를 포함한다. 낸드 게이트(ND2)는 제1 어드레스 퓨즈부(220)의 출력신호인 제1 리페어 신호(REFN<0>)과 제2 어드레스 퓨즈부(240)의 출력신호인 제2 리페어 신호(REFN<1>)를 반전 논리 곱하고, 인버터(IV17)는 낸드 게이트(ND2)의 출력신호를 반전시켜서 컬럼 리페어 신호(REP)를 발생시킨다.
이하, 도 2를 참조하면서, 어드레스 퓨즈 회로의 동작을 설명하기로 한다.
리페어 동작을 수행하기 위해서는 전원전압(VCC)과 연결된 퓨즈(F0)를 커팅해 준다. 그런 후에, 예를 들어, 컬럼 어드레스 RADD<7>~RADD<0> = 00000000을 리페어 해야 하는 경우에는 퓨즈(F0~7)를 커팅해 준다.
이때, 제1 인에이블 신호 발생부(210)로부터 로직 하이의 인에이블 신호(EN1)이 출력되어 NMOS 트랜지스터(N9)로 입력된다. 그러면 NMOS 트랜지스터(N9)가 턴-온되어 제1 어드레스 퓨즈부(220)에 전류(I)가 흘러서 리페어 신호(REFN<0>)가 로직 하이로 출력된다.
리페어 신호(REFN<0>)가 로직 하이로 출력되면, 제2 인에이블 신호 발생부(250)가 이 로직 하이의 리페어 신호(REFN<0>)와 제1 인에이블 신호 발생부(210)로터 로직 하이의 인에이블 신호(EN1)를 입력받아, 로직 하이의 제2 인에이블 신호(EN2)를 발생시켜서 NMOS 트랜지스터(N19)로 출력한다. 그러면, NMOS 트랜지스터 (N19)가 턴-온되어 제2 어드레스 퓨즈부(240)에 전류(I)가 흘러서 리페어 신호(REFN<1>)가 로직 하이로 출력된다.
이렇게 되면, 리페어 신호(REFN<0>)가 로직 하이로 된 후에, 이 리페어 신호(REFN<0>)를 받아서 리페어 신호(REFN<1>)가 로직 하이로 되기 때문에, 흐르는 전류(I)는 종래와 같이 리페어 신호(REFN<0>, REFN<1>)가 동시에 로직 하이로 될 때에 비해 반으로 줄어들게 된다.
그런 후에, 리페어 신호 발생부(250)는 로직 하이의 리페어 신호(REFN<0>, REFN<1>)를 입력받아 컬럼 리페어 신호(REP)를 로직 하이로 출력하여 리페어를 수행시킨다.
상술한 바와 같이, 본 발명에 의하면, 제1 어드레스 퓨즈부를 먼전 동작시킨 후에 제1 어드레스 퓨즈부의 출력신호를 입력받아 제2 어드레스 퓨즈가 동작하도록 제어할 수 있어 전류가 피크 치까지 올라가지 않게 된다. 그로 인해 어드레스 비교회로의 전류소모를 종래보다 줄일 수 있게 된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (6)

  1. 리페어 동작을 수행하기 위해 제1 인에이블 신호를 발생시키는 제1 인에이블 신호 발생부;
    상기 제1 인에이블 신호에 응답하여 제1 리페어 신호를 발생시키는 제1 어드레스 퓨즈부;
    상기 제1 인에이블 신호와 상기 제1 리페어 신호를 이용해서 제2 인에이블 신호를 발생시키는 제2 인에이블 신호 발생부; 및
    상기 제2 인에이블 신호에 응답하여 제2 리페어 신호를 발생시키는 제2 어드레스 퓨즈부를 포함하는 반도체 메모리 장치의 어드레스 퓨즈 회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제2 인에이블 신호 발생부는 상기 제1 인에이블 신호가 먼저 발생된 후에 상기 제1 리페어 신호가 발생되면, 상기 제2 인에이블 신호를 발생시키는 반도체 메모리 장치의 어드레스 퓨즈 회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제2 어드레스 퓨즈부는 상기 제1 리페어 신호가 발생된 후에 전류가 흘 러서 상기 제2 리페어 신호를 발생시키는 반도체 메모리 장치의 어드레스 퓨즈 회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제2 인에이블 신호 발생부는 상기 제1 인에이블 신호와 상기 제1 리페어 신호를 논리 조합하여 상기 제2 인에이블 신호를 발생시키는 논리소자를 포함하는 반도체 메모리 장치의 어드레스 퓨즈 회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 리페어 신호와 상기 제2 리페어 신호를 이용해서 컬럼 리페어 신호를 발생시키는 리페어 신호 발생부를 더 포함하는 반도체 메모리 장치의 어드레스 퓨즈 회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 리페어 신호 발생부는 상기 제1 리페어 신호와 상기 제2 리페어 신호를 논리 조합하여 상기 컬럼 리페어 신호를 발생시키는 논리소자를 포함하는 반도체 메모리 장치의 어드레스 퓨즈 회로.
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