KR100632635B1 - 반도체 메모리 장치의 어드레스 비교 회로 - Google Patents

반도체 메모리 장치의 어드레스 비교 회로

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Abstract

본 발명은, 리페어 동작을 위한 어드레스가 입력되더라도 초기의 짧은 시간에만 전류가 흐르고 그 외에는 전류가 흐르지 않도록 구성된 어드레스 비교 회로에 관한 것이다. 어드레스 비교 회로는, 리페어 동작을 위한 어드레스를 입력받아 어드레스를 비교하는 복수개의 단위 어드레스 비교부; 상기 제1 노드에 연결되고, 리셋 신호에 응답하여 상기 제1 노드를 프리챠지시키는 제1 프리챠지부; 상기 제2 노드에 연결되고, 인에이블 신호에 응답하여 상기 복수개의 단위 어드레스 비교부를 인에이블 또는 디스에이블시키는 인에이블부; 및 상기 제1 노드에 연결되고, 상기 인에이블부가 상기 복수개의 단위 어드레스 비교부를 디스에이블시킬 때 상기 제1 노드의 신호에 응답하여 상기 제1 노드를 프리챠지시키는 제2 프리챠지부를 포함한다.
리페어, 어드레스 비교, 퓨즈

Description

반도체 메모리 장치의 어드레스 비교 회로{Address comparator of semiconductor memory device}
도 1은 종래의 어드레스 비교 회로를 도시한 회로도이다.
도 2은 도 1의 어드레스 비교 회로의 동작을 설명하기 위한 회로도이다.
도 3은 본 발명의 바람직한 실시예에 따른 어드레스 비교 회로를 도시한 회로도이다.
도 4는 도 3의 어드레스 비교 회로의 동작을 설명하기 위한 회로도이다.
도 5는 도 3의 어드레스 비교 회로의 동작을 설명하기 위한 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
310-330 : 단위 어드레스 비교부
340 : 인에이블 신호 발생부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전류소모가 작은 어드레스 비교 회로에 관한 것이다.
메모리 칩에는 원래의 저장공간에 불량이 발생하였을 경우 대체될 수 있는 저장공간을 가지고 있는데 이 동작을 가능하게 하는 것이 리던던시 회로이다. 불량이 발생하여 대체된 메모리 주소에 대한 정보는 여러가지 형태로 저장이 가능한데 일반적으로 사용하는 것이 레이저를 이용한 퓨즈 커팅 방식이다. 불량이 발생한 셀을 스페어 셀로 교체하는 동작을 리페어라고 하는데, 이러한 리페어 동작이 이루어지기 위해서는, 어드레스 비교 동작이 선행되어야 한다.
도 1은 종래의 어드레스 비교 회로를 도시한 회로도이고, 도 2는 도 1의 어드레스 비교 회로의 동작을 설명하기 위한 회로도이다.
도 1를 참조하면, 어드레스 비교 회로는 퓨즈(F0-Fn), NMOS 트랜지스터(MN, MN0-MNn), PMOS 트랜지스터(MP1), 인버터(IV1-IV3), 노어 게이트(NR1), 및 커패시터(CP1)를 포함하고, 어드레스에 반대되는 퓨즈를 커팅해서 어드레스 비교를 수행한다.
이하, 도 2을 참조하면서 어드레스 비교 회로의 동작을 설명한다.
우선, 이용하려고 하는 리던던시 회로(미도시)를 동작시키기 위해서, 즉 리페어 동작을 수행하기 위해서는 전원전압(VCC)과 연결된 퓨즈(F0)를 커팅해 주고, 퓨즈(F1-Fn)를 어드레스(A0~An, /A0~/An)에 맞게 커팅해 주어야 한다.
예를 들어, 어드레스가 A1, A0 = 10를 리페어 해야 하는 경우에는 퓨즈(F1, F4)가 커팅된다. 이렇게 되면, NMOS 트랜지스터(MN2, MN3)가 턴-온되어 전류가 흘 러서 노드 RF가 로직 로우가 되고, 리페이 신호(RFEN)는 로직 하이가 된다.
이때, PMOS 트랜지스터(MP1)는 계속 턴-온이 되어 있는 상태이므로, 만일, 어드레스(A1, A0)가 오래 머물러 있는 상황이라면 전류가 지속적으로 흐르게 되는 문제가 발생한다. 이러한 전류를 줄이기 위해 PMOS 트랜지스터(MP1)의 사이즈를 줄이게 되면 리페어 신호(RFEN)의 반응 속도가 매우 느려지게 되는 문제가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 리페어 동작을 위한 어드레스가 입력되더라도 초기의 짧은 시간에만 전류가 흐르고 그 외에는 전류가 흐르지 않도록 구성된 어드레스 비교 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 어드레스 비교 회로는, 제1 노드와 제2 노드 사이에 접속되고 리페어 동작을 위한 어드레스들을 입력받아 비교하는 복수개의 단위 어드레스 비교부; 상기 제1 노드에 연결되고, 리셋 신호에 응답하여 상기 제1 노드를 프리챠지시키는 제1 프리챠지부; 상기 제2 노드에 연결되고, 인에이블 신호에 응답하여 상기 복수개의 단위 어드레스 비교부를 인에이블 또는 디스에이블시키는 인에이블부; 및 상기 제1 노드에 연결되고, 상기 인에이블부가 상기 복수개의 단위 어드레스 비교부를 디스에이블시킬 때 상기 제1 노드의 신호에 응답하여 상기 제1 노드를 프리챠지시키는 제2 프리챠지부를 포함한다.
바람직한 실시예에 있어서, 상기 어드레스 비교 회로는, 상기 복수개의 단위 어드레스 비교부를 동작시키기 위한 인에이블 신호를 발생시켜서 상기 디스챠지부로 출력하는 인에이블 신호 발생부를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 3은 본 발명의 바람직한 실시예에 따른 리던던시 어드레스 인에이블 회로를 나타낸 회로도이다.
도 3을 참조하면, 어드레스 비교 회로는 단위 어드레스 비교부(310-330), 인에이블 신호 발생부(340), PMOS 트랜지스터(P11, P12), NMOS 트랜지스터(N17), 및 인버터(IV14)를 포함한다.
PMOS 트랜지스터(P11)는 일단이 전원전압(VDD)에 접속되고 다른 단이 노드 RF에 접속되며 게이트로 리셋 신호(RST)를 입력받아서 턴-온/오프된다. 이 PMOS 트랜지스터(P11)는 리셋신호(RST)가 로우펄스로 입력되는 동안에만 턴-온되어 노드 RF를 프리챠지시킨다. 인버터(IV14)는 노드 RF의 신호를 반전시켜셔 리페어 신호(RFEN)를 출력한다.
PMOS 트랜지스터(P12)는 일단이 전원전압(VDD)에 접속되고 다른 단이 노드 RF에 접속되며 게이트로 인버터(IV14)의 출력신호를 인가받아 턴-온/오프된다. 이 PMOS 트랜지스터(P12)는 노드 RF가 로직 하이일 때 턴-온되고, 노드 RF가 로직 로우일 때 턴-온된다. 즉, 단위 어드레스 비교부(320-340)에 전류가 흐르면 노드 RF 가 로직 로우가 되어, PMOS 트랜지스터(P12)는 턴-오프된다.
단위 어드레스 비교부(310)는 NMOS 트랜지스터(N11, N12)와 퓨즈(FS11, FS12)를 포함한다. NMOS 트랜지스터(N11)는 일단이 노드 RF에 접속되고 다른 단이 퓨즈(FS11)의 일단에 접속되며 게이트로 어드레스(A0)를 인가받는다. NMOS 트랜지스터(N12)는 일단이 노드 RF에 접속되고 다른 단이 퓨즈(FS12)의 일단에 접속되며 게이트로 어드레스(/A0)를 인가받는다. 퓨즈(FS11)는 NMOS 트랜지스터(N11, N13) 사이에 접속되고, 퓨즈(FS12)는 NMOS 트랜지스터(N12, N14) 사이에 접속된다. 퓨즈(FS11, FS12) 각각의 다른 한쪽 단은 서로 연결되어 있다.
단위 어드레스 비교부(320)는 NMOS 트랜지스터(N13, N14)와 퓨즈(FS13, FS14)를 포함한다. NMOS 트랜지스터(N13)는 퓨즈(FS11)와 퓨즈(FS13)에 사이에 접속되고 게이트로 어드레스(A1)를 인가받는다. MOS 트랜지스터(N14)는 퓨즈(FS12)와 퓨즈(FS14) 사이에 접속되고 어드레스(/A1)를 인가받는다. 퓨즈(FS13)는 NMOS 트랜지스터(N13, N15) 사이에 접속된다. 퓨즈(FS14)는 NMOS 트랜지스터(N14, N16)에 사이에 접속된다. 퓨즈(FS13, FS14) 각각의 한쪽 단은 서로 연결되어 있다.
단위 어드레스 비교부(330)는 NMOS 트랜지스터(N15, N16)와 퓨즈(FS15, FS16)를 포함한다. MOS 트랜지스터(N15)는 퓨즈(FS13, FS15) 사이에 접속되고 게이트로 어드레스(A2)를 인가받는다. MOS 트랜지스터(N16)는 퓨즈(FS14, FS16) 사이에 접속되고 게이트로 어드레스(/A2)를 인가받는다. 퓨즈(FS15)는 NMOS 트랜지스터(N15)와 노드 NC 사이에 접속된다. 퓨즈(FS16)는 NMOS 트랜지스터(N16)와 노드 NC 사이에 접속된다.
인에이블신호 발생부(340)는, 단위 어드레스 비교 회로(310-330)를 인에이블시키기 위한 것으로서, 퓨즈(FS10), 커패시터(CP11), NMOS 트랜지스터(N10), 및 인버터(IV11-IV13)를 포함한다. 퓨즈(FS10)는 일단이 전원전압(VDD)에 접속되고 다른 단이 노드 NA에 접속된다. 인버터(IV11)는 노드 NA의 신호를 반전시킨다. NMOS 트랜지스터(N10)는 일단이 노드 NA에 접속되고 다른 단이 접지전압(VSS)에 접속되며 게이트로 인버터(IV11)의 출력신호를 인가받는다. 커패시터(CP11)는 노드 NA와 접지전압(VSS) 사이에 접속되고, NMOS 트랜지스터(N10)와 병렬로 접속된다. 인버터(IV12, IV13)는 인버터(IV11)의 출력단에 직렬 연결되어 인버터(IV11)의 출력신호를 일시 저장하여 출력한다.
NMOS 트랜지스터(N17)는 일단이 노드 NC에 접속되고 다른 단이 접지전압(VSS)에 접속되며 게이트로 인에이블신호 발생부(340)의 출력신호를 인가받아 턴-온/오프된다. NMOS 트랜지스터(N17)는 인에이블 신호 발생부(340)의 출력신호가 로직 하이일 때 턴-온되어, 노드 NC에 접지전압(VSS)을 전달하여 단위 어드레스 비교부(310-330)에 전류가 흐르도록 제어한다.
도 4는 도 3의 어드레스 비교 회로의 동작을 설명하는 회로도이고, 도 5는 도 3의 어드레스 비교 회로의 동작을 설명하는 타이밍도이다.
이하, 도 4 및 도 5를 참조하여, 어드레스 비교 회로의 동작을 설명한다.
우선, 이용하려고 하는 리던던시 회로(미도시)를 동작시키기 위해서, 즉 리페어 동작을 수행하기 위해서는 전원전압(VCC)과 연결된 퓨즈(FS10)를 커팅해 주고, 퓨즈(FS11-FS16)를 어드레스(A0~A2, /A0~/A2)에 맞게 커팅해 주어야 한다.
예를 들어, 어드레스가 A2, A1, A0 = 110를 리페어 해야 하는 경우에는 도 4 에 도시한 바와 같이 퓨즈(FS11, FS14, FS16)가 커팅된다.
이때, 리셋신호(RST)가 도 5에 도시한 바와 같이 잠깐 로우 펄스로 입력되면, PMOS 트랜지스터(P11)는 턴-온되고, 노드 RF는 로직 하이가 된다. 그러나, 어드레스 A2, A1, A0가 110으로 입력되고, NMOS 트랜지스터(N17)가 턴-온되어 있으면, NMOS 트랜지스터(N12, N13, N15)가 턴-온되어, 전류(I)가 흐름으로써 노드 RF가 로직 로우가 된다. 이렇게 되면 PMOS 트랜지스터(P12)는 턴-오프되고, 리페어 신호(RFEN)는 로직 하이가 된다. 따라서, 전류(I)는 도 5에 도시한 바와 같이 리셋 신호(RST)가 잠깐 로우 펄스로 있는 동안(tRST)에만 흐르고, 그 후에는 흐르지 않는다. 이 경우에는 종래의 어드레스 비교 회로를 온/오프시키는 신호(RDEN)의 제어를 받을 필요가 없으며, 단지 리페어를 위한 어드레스가 입력되는 순간에 로우 펄스로 입력되는 리셋신호(RST)만 있으면 된다.
만일, 리페어를 위한 어드레스가 입력되지 않은 경우, 즉 어드레스가 A2, A1, A0 = 100으로 입력되는 경우에는, 전류(I)가 흐르지 않아 노드 RF가 플로팅되는데, 초기 리셋 신호(RST)가 로직 로우인 동안(tRST)에는 로직 하이가 되고, 그 후 PMOS 트랜지스터(P11)가 턴-오프되더라도 PMOS 트랜지스터(P12)가 턴-온되어 노드 RF는 플로팅되지 않고 계속 로직 하이를 유지한다.
상술한 바와 같이 본 발명에 의하면, 리페어 동작을 위한 어드레스가 입력되더라도 초기의 짧은 시간에만 어드레스 비교 회로에 전류가 흐르고 그 외에는 전류 가 흐르지 않도록 제어함으로써 전류소모를 줄일 수 있는 이점이 있다.
또한, 스탠바이 모드일 때에 전류소모가 적어야 하는 칩이나 저전력 칩에 본 발명의 어드레스 비교 회로를 적용하면 상당한 전류소모를 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (7)

  1. 제1 노드와 제2 노드 사이에 접속되고 리페어 동작을 위한 어드레스들을 입력받아 비교하는 복수개의 단위 어드레스 비교부;
    상기 제1 노드에 연결되고, 리셋 신호에 응답하여 상기 제1 노드를 프리챠지시키는 제1 프리챠지부;
    상기 제2 노드에 연결되고, 인에이블 신호에 응답하여 상기 복수개의 단위 어드레스 비교부를 인에이블 또는 디스에이블시키는 인에이블부; 및
    상기 제1 노드에 연결되고, 상기 인에이블부가 상기 복수개의 단위 어드레스 비교부를 디스에이블시킬 때 상기 제1 노드의 신호에 응답하여 상기 제1 노드를 프리챠지시키는 제2 프리챠지부를 포함하는 반도체 메모리 장치의 어드레스 비교 회로.
  2. 제 1 항에 있어서,
    상기 제1 프리챠지부는 상기 리셋신호에 의해 턴-온되어 전원전압을 이용해서 상기 제1 노드를 로직 하이로 프리챠지시키는 MOS 트랜지스터를 포함하는 반도체 메모리 장치의 어드레스 비교 회로.
  3. 제 1 항에 있어서,
    상기 제2 프리챠지부는 상기 제1 노드의 신호의 반전신호에 의해 턴-온되어 전원전압을 이용해서 상기 제1 노드를 로직 하이로 프리챠지시키는 MOS 트랜지스터를 포함하는 반도체 메모리 장치의 어드레스 비교 회로.
  4. 제 1 항에 있어서,
    상기 인에이블 신호를 발생시키는 인에이블 신호 발생부를 더 포함하는 반도체 메모리 장치의 어드레스 비교 회로.
  5. 제 1 항에 있어서,
    상기 인에이블부는 상기 인에이블 신호에 응답하여 상기 제2 노드에 접지 전압을 인가하는 MOS 트랜지스터를 포함하는 반도체 메모리 장치의 어드레스 비교 회로.
  6. 제 4 항에 있어서,
    상기 인에이블 신호 발생부는, 전원전압과 제3 노드 사이에 접속되는 퓨즈;
    상기 제3 노드의 신호를 일시 저장하여 출력하는 제1 내지 제3 인버터;
    상기 제3 노드와 접지전압 사이에 접속되는 커패시터;
    상기 제3 노드와 접지전압 사이에 접속되고 게이트로 상기 제1 인버터의 출력신호를 인가받는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 어드레스 비교 회로.
  7. 제 6 항에 있어서,
    상기 퓨즈가 커팅될 때, 상기 인에이블 신호 발생부로부터 수신되는 상기 인 에이블 신호에 응답하여 상기 인에이블부가 상기 복수개의 단위 어드레스 비교부를 인에이블시키는 반도체 메모리 장치의 어드레스 비교 회로.
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