KR100919574B1 - 리던던시 회로 - Google Patents

리던던시 회로

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KR100919574B1 KR1020070134993A KR20070134993A KR100919574B1 KR 100919574 B1 KR100919574 B1 KR 100919574B1 KR 1020070134993 A KR1020070134993 A KR 1020070134993A KR 20070134993 A KR20070134993 A KR 20070134993A KR 100919574 B1 KR100919574 B1 KR 100919574B1
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Abstract

본 발명은 리던던시 회로에 관한 것으로, 프리 디코딩된 어드레스를 이용하면서 퓨즈의 개수를 감소시킬 수 있는 기술을 개시한다. 이를 위해, 본 발명은 어드레스의 각 비트에 대응하는 퓨즈의 컷팅 여부를 확인하여 복수개의 스위칭 제어신호를 출력하는 복수개의 퓨즈 상태 확인부와, 스위칭 제어신호에 따라 어드레스가 디코딩된 디코딩 어드레스를 선택적으로 출력하는 복수개의 스위칭부 및 스위칭부의 출력에 따라 워드라인 선택신호를 선택적으로 활성화시키는 판단부를 포함한다.

Description

리던던시 회로{REDUNDANCY CIRCUIT}
본 발명은 리던던시 회로에 관한 것으로, 특히 입력된 어드레스와 프로그래밍된 어드레스가 일치하는지를 판별할 수 있는 기술에 관한 것이다.
일반적으로 메모리 소자에서 일부 메모리 셀에 결함(defect)이 발생하는 경우 메모리 소자가 정상적으로 동작하지 않는 문제가 발생한다. 이를 해결하기 위해 메모리 소자의 제조 공정시 여유분의 메모리 셀을 만들어 두었다가, 웨이퍼 상태에서 테스트하여 결함이 발생한 셀을 여분의 셀로 치환한다. 이때의 여유분으로 둔 셀을 리던던시(redundancy) 셀이라 하고, 이런 치환 동작에 개입하는 회로를 리던던시 회로라고 한다.
웨이퍼 상태에서 테스트를 통해서 불량 메모리 셀을 골라내어 그 불량 메모리 셀에 해당하는 어드레스를 리던던시 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부 회로에 행함으로써, 실제 사용시에 불량 메모리 셀에 해당하는 어드레스가 입력되면 이를 대신하여 리던던시 셀이 선택되게 한다.
이러한 프로그램 방식으로는 과전류로 퓨즈를 녹여 끊어 버리는 방식, 레이저 빔으로 퓨즈를 태워 끊어 버리는 방식, 레이저 빔으로 정션을 단락시키는 방식이 있으며 주로 레이저빔으로 퓨즈를 태워 끊어 버리는 방식이 사용된다.
이와 같은 리던던시 회로를 구비한 메모리 소자는 특정 어드레스로 접근하기 위해 퓨즈부를 통해 해당 어드레스가 정상인지 혹은 결함이 있어서 리던던시 어드레스로 교체된 것이지 판별하여야 한다. 그 판별 결과가 정상으로 나타나면 노말 셀로 접근하고, 판별 결과가 리던던시로 밝혀지면 리던던시 셀로 접근하게 된다.
도 1은 종래기술에 따른 정적 퓨즈(static fuse) 방식의 리던던시 회로를 도시한 회로도이다.
종래의 리던던시 회로는 인에이블부(10), 퓨즈 상태 확인부(12, 14, 16), 비교부(18, 20, 22) 및 판단부(24)를 포함한다.
인에이블부(10)는 판단부(24)를 인에이블시키기 위한 신호를 출력한다. 퓨즈 상태 확인부(12, 14, 16) 각각은 어드레스의 각 비트에 대응하는 퓨즈의 컷팅 여부를 확인한다.
비교부(18, 20, 22) 각각은 퓨즈 상태 확인부(12, 14, 16)의 출력과 어드레스 비트 A0~A2를 각각 비교하여 일치하는지 여부를 검출한다. 여기서, 비교부(18, 20, 22) 각각은 익스크루시브 노아 게이트(미도시)를 포함한다. 익스크루시브 노아 게이트는 각각 퓨즈 상태 확인부(12, 14, 16)의 출력과 어드레스 비트 A0~A2를 익스크루시브 노아 연산한다.
판단부(24)는 인에이블부(10)에 의해 인에이블되어 비교부(18, 20, 22)의 출력에 따라 노멀 워드라인 및 리던던시 워드라인을 선택적으로 활성화시키기 위한 워드라인 선택신호 HITB를 출력한다. 여기서, 판단부(24)는 낸드 게이트 NAND1를 포함한다. 낸드 게이트 NAND1는 인에이블부(10)의 출력 및 비교부(18, 20, 22)의 출력을 낸드 연산하여 워드라인 선택신호 HITB를 출력한다.
도 2는 도 1에 도시된 퓨즈 상태 확인부(12)의 상세 회로도이다.
퓨즈 상태 확인부(12)는 퓨즈 F1, NMOS 트랜지스터 N1 및 인버터 IV1를 포함한다. 퓨즈 F1는 전원전압 VDD 인가단과 노드 ND1 사이에 연결되어 있고, NMOS 트랜지스터 N1는 노드 ND1와 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 펄스 신호 PS1를 인가받는다. 여기서, 펄스 신호 PS1는 파워 업(power-up) 신호, 또는 MRS, EMRS 신호 등을 이용하여 생성한 신호이다. 인버터 IV1는 노드 ND1의 전위를 반전한다.
상기와 같은 구성을 갖는 정적 퓨즈 방식의 동작을 설명하면 다음과 같다.
먼저, 펄스 신호 PS1가 하이 펄스로 인가되면 NMOS 트랜지스터 N1가 턴 온된다. 이때, 퓨즈 F1가 컷팅된 경우 퓨즈 상태 확인부(12)는 하이 레벨의 신호를 출력한다. 반면, 퓨즈 F1가 컷팅되지 않은 경우 퓨즈 상태 확인부(12)는 로우 레벨의 신호를 출력한다. 이와 동일하게 퓨즈 상태 확인부(14, 16)도 각각 어드레스의 각 비트에 대응하는 퓨즈의 컷팅 여부를 확인하여 하이 또는 로우 레벨의 신호를 출력한다.
그 다음, 비교부(18, 20, 22) 각각은 퓨즈 상태 확인부(12, 14, 16)의 각 출력과 어드레스 비트 A0~A2를 비교하여 동일한 경우 하이 레벨의 신호를 출력한다. 그러면, 낸드 게이트 NAND1를 통해 워드라인 선택신호 HITB가 하이 레벨로 출력된다. 이에 따라, 리던던시 워드라인이 활성화되어 리페어 동작이 수행된다.
이러한 정적 퓨즈 방식은 동적 퓨즈 방식에 비해 퓨즈 개수를 절반 수준으로 줄일 수 있다. 그러나, 정적 퓨즈 방식은 디코딩되지 않은 어드레스를 사용하기 때문에, 어드레스 배선이 더 필요하게 되고, 어드레스의 비트만큼 익스크루시브 노아 게이트가 더 필요하기 때문에 주변회로 영역이 차지하는 면적이 커지게 된다.
도 3은 종래기술에 따른 동적 퓨즈(dynamic fuse) 방식의 리던던시 회로를 설명하기 위한 회로도이다.
동적 퓨즈 방식에 따른 리던던시 회로는 프리차지부(26), 퓨즈부(28) 및 출력부(30)를 포함한다.
프리차지부(26)는 PMOS 트랜지스터 P1를 포함한다. PMOS 트랜지스터 P1는 전원전압 VDD 인가단과 노드 ND2 사이에 연결되어 게이트 단자를 통해 액티브 신호 BACT를 인가받는다.
퓨즈부(28)는 퓨즈 F2~F7 및 NMOS 트랜지스터 N2~N7를 포함한다. 퓨즈 F2~F7 및 NMOS 트랜지스터 N2~N7는 쌍을 이루어 노드 ND2와 접지전압 VSS 인가단 사이에 병렬 연결되어 있다. NMOS 트랜지스터 N2~N5는 게이트 단자를 통해 각각 대응하는 디코딩 어드레스 신호 AX12<0:3>를 인가받고, NMOS 트랜지스터 N6~N7는 게이트 단자를 통해 각각 대응하는 디코딩 어드레스 신호 AX0<0:1>를 인가받는다.
여기서, 디코딩 어드레스 신호 AX0<0:1>는 외부에서 입력된 로오 어드레스 비트 A0를 디코딩한 신호이며, 디코딩 어드레스 신호 AX12<0:3>는 로오 어드레스 비트 A1, A2를 디코딩한 신호이다.
출력부(30)는 인버터 IV2를 포함한다, 인버터 IV2는 노드 ND2의 신호를 반전하여 워드라인 선택신호 HITB를 출력한다.
상기와 같은 구성을 갖는 동적 퓨즈 방식의 동작을 설명하면 다음과 같다.
먼저, 외부에서 프리차지 명령이 인가되면 액티브 신호 BACT가 로우 레벨로 비활성화된다. 이때, 디코딩 어드레스 신호 AX0<0:1> 및 디코딩 어드레스 신호 AX12<0:3>는 로우 레벨을 유지한다.
그러면, PMOS 트랜지스터 P1가 턴 온되어 노드 ND2가 전원전압 VDD 레벨로 프리차지 된다.
그 다음, 액티브 동작시 디코딩 어드레스 신호 AX12<0:3> 및 디코딩 어드레스 신호 AX0<0:1>에 따라 NMOS 트랜지스터 N2~N7이 선택적으로 턴 온된다. 이때, 해당 퓨즈 F2~F7의 컷팅 여부에 따라 노드 ND2는 접지전압 VSS 레벨로 디스차지되거나, 전원전압 VDD 레벨을 유지한다.
그 다음, 인버터 IV2는 노드 ND2의 전위를 반전하여 워드라인 선택신호 HITB를 출력한다.
이러한 동적 퓨즈 방식은 디코딩된 어드레스를 사용하기 때문에, 정적 퓨즈 방식에 비해 주변회로 영역의 면적은 감소시킬 수 있다. 그러나, 동적 퓨즈 방식은 로오 어드레스 2개를 비교하기 위해 퓨즈를 4개 사용하기 때문에, 로오 어드레스 대비 2배의 퓨즈가 필요하게 된다. 이에 따라, 소자의 고집적화에 따라 셀 어레이부의 크기는 줄어드는데 비해 로오 어드레스가 증가하게 되면, 퓨즈 간의 간격이 감소되지 않는 한 사용자가 원하는 만큼의 퓨즈 세트를 구비하는데 한계가 있다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 퓨즈 상태 확인부의 출력에 의해 미리 하나의 경로만 온(on) 시켜 어드레스 값에 의한 동작속도 변동을 개선시킬 수 있는데 그 목적이 있다.
둘째, 프리 디코딩된 어드레스를 이용하여 어드레스 배선이 추가로 필요하지 않아 주변회로 영역의 면적을 감소시킬 수 있는데 그 목적이 있다.
셋째, 프리 디코딩된 어드레스를 이용하여 최종 판단부로 입력되는 신호의 수를 감소시켜 동작속도를 증대시킬 수 있는데 그 목적이 있다.
넷째, 정적 퓨즈 방식을 이용하여 동적 퓨즈 방식에 비해 퓨즈 수를 절반으로 줄일 수 있어 제한된 영역에서 사용자가 원하는 만큼의 퓨즈 세트를 추가할 수 있는데 그 목적이 있다.
본 발명에 따른 리던던시 회로는, 어드레스의 각 비트에 대응하는 퓨즈의 컷팅 여부를 확인하여 복수개의 스위칭 제어신호를 출력하는 복수개의 퓨즈 상태 확인부; 스위칭 제어신호에 따라 어드레스가 디코딩된 디코딩 어드레스를 선택적으로 출력하는 복수개의 스위칭부; 및 스위칭부의 출력에 따라 워드라인 선택신호를 선택적으로 활성화시키는 판단부를 포함하는 것을 특징으로 한다.
본 발명은 다음과 효과를 제공한다.
첫째, 퓨즈 상태 확인부의 출력에 의해 미리 하나의 경로만 온(on) 시켜 어드레스 값에 의한 동작속도 변동을 개선시킬 수 있는 효과를 제공한다.
둘째, 디코딩된 어드레스를 이용하여 어드레스 배선이 추가로 필요하지 않아 주변회로 영역의 면적을 감소시킬 수 있는 효과를 제공한다.
셋째, 프리 디코딩된 어드레스를 이용하여 최종 판단부로 입력되는 신호의 수를 감소시켜 동작속도를 증대시킬 수 있는 효과를 제공한다.
넷째, 정적 퓨즈 방식을 이용하여 동적 퓨즈 방식에 비해 퓨즈 수를 절반으로 줄일 수 있어 제한된 영역에서 사용자가 원하는 만큼의 퓨즈 세트를 추가할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래기술에 따른 정적 퓨즈(static fuse) 방식의 리던던시 회로를 도시한 회로도.
도 2는 도 1에 도시된 퓨즈 상태 확인부의 상세 회로도.
도 3은 종래기술에 따른 동적 퓨즈(dynamic fuse) 방식의 리던던시 회로를 설명하기 위한 회로도.
도 4는 본 발명에 따른 리던던시 회로를 도시한 회로도.
도 5a 내지 도 5c는 도 4에 도시된 퓨즈 상태 확인부의 상세 회로도에 대한 실시예.
도 6a 내지 도 6c는 도 4에 도시된 스위칭부의 상세 회로도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 리던던시 회로를 도시한 회로도이다.
본 발명은 퓨즈 인에이블부(100), 퓨즈 상태 확인부(102, 104, 106), 제 1 스위칭부(108, 110, 112, 114, 116, 118) 및 제 2 스위칭부(120, 122), 프리차지부(124, 126) 및 판단부(128)를 포함한다.
퓨즈 인에이블부(100)는 판단부(126)를 인에이블시키기 위한 신호를 출력한다.
퓨즈 상태 확인부(102)는 어드레스 비트 A0에 대응하는 퓨즈의 컷팅 여부를 확인하여 스위칭 제어신호 T0, BO를 출력한다. 퓨즈 상태 확인부(104)는 어드레스 비트 A1에 대응하는 퓨즈의 컷팅 여부를 확인하여 스위칭 제어신호 T1, B1를 출력한다. 퓨즈 상태 확인부(106)는 어드레스 비트 A2에 대응하는 퓨즈의 컷팅 여부를 확인하여 스위칭 제어신호 T2, B2를 출력한다. 여기서, 스위칭 제어신호 BO, B1, B2는 각각 스위칭 제어신호 T0, T1, T2의 반전 신호인 것이 바람직하다.
제 1 스위칭부(108)는 스위칭 제어신호 B0에 따라 디코딩 어드레스 AX0<0>를 노드 ND3에 전달한다. 제 1 스위칭부(110)는 스위칭 제어신호 T0에 따라 디코딩 어드레스 AX0<1>를 노드 ND3에 전달한다. 제 1 스위칭부(112)는 스위칭 제어신호 B1에 따라 디코딩 어드레스 AX12<0>를 노드 ND4에 전달한다. 제 1 스위칭부(114)는 스위칭 제어신호 T1에 따라 디코딩 어드레스 AX12<1>를 노드 ND4에 전달한다. 여기서, 디코딩 어드레스 AX0<0:1>는 어드레스 비트 A0를 디코딩한 어드레스이며, 디코딩 어드레스 AX12<0:3>는 어드레스 비트 A1, A2를 디코딩한 어드레스인 것이 바람직하다.
제 1 스위칭부(116)는 스위칭 제어신호 B1에 따라 디코딩 어드레스 AX12<2>를 노드 ND5에 전달한다. 제 1 스위칭부(118)는 스위칭 제어신호 T1에 따라 디코딩 어드레스 AX12<3>를 노드 ND5에 전달한다. 제 2 스위칭부(120)는 스위칭 제어신호 B2에 따라 노드 ND4의 전위를 노드 ND6에 전달한다. 제 2 스위칭부(122)는 스위칭 제어신호 T2에 따라 노드 ND5의 전위를 노드 ND6에 전달한다.
프리차지부(124)는 NMOS 트랜지스터 N8를 포함한다. NMOS 트랜지스터 N8는 노드 ND3와 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 액티브 신호 /BACT를 인가받는다. 여기서, 액티브 신호 /BACT는 프리차지 동작시 하이 레벨로 활성화되고, 액티브 동작시 로우 레벨로 비활성화되는 신호이다.
프리차지부(126)는 NMOS 트랜지스터 N9를 포함한다. NMOS 트랜지스터 N9는 노드 ND6과 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 액티브 신호 /BACT를 인가받는다. 여기서, 프리차지부(124, 126)는 제 1 스위칭부(108, 110, 112, 114, 116, 118) 및 제 2 스위칭부(120, 122)가 PMOS 트랜지스터를 포함하는 경우 필요한 구성이다. 그리고, PMOS 트랜지스터를 포함하는 경우에도 퓨즈 상태 확인부(102, 104, 106)를 도 5b의 구성으로 사용하는 경우에는 프리차지부(124, 125)가 필요없고, 퓨즈 상태 확인부(102, 104, 106)를 도 5c의 구성으로 사용하는 경우에만 필요하다.
이는 프리차지 동작시 디코딩 어드레스 AX가 로우 레벨인 경우에도 전송게이트를 통해 출력되는 디코딩 어드레스 AX의 레벨이 접지전압 VSS 레벨보다 PMOS 트랜지스터의 문턱전압 Vt 만큼 더 높게 출력되어 오동작할 수 있기 때문이다.
판단부(128)는 낸드 게이트 NAND2를 포함한다. 낸드 게이트 NAND2는 퓨즈 인에이블부(100), 노드 ND3의 전위 및 노드 ND6의 전위를 인가받아 낸드 연산하여 워드라인 선택신호 HITB를 출력한다. 여기서, 워드라인 선택신호 HITB는 노멀 워드라인과 리던던시 워드라인 중 어느 하나를 활성화시키는 신호이다.
도 5a 내지 도 5c는 도 4에 도시된 퓨즈 상태 확인부(102)의 상세 회로도에 대한 실시예들이다. 여기서, 퓨즈 상태 확인부(102)만 도시하였으나, 퓨즈 상태 확인부(104, 106)도 퓨즈 상태 확인부(102)와 동일한 구성으로 동일하게 동작한다.
도 5a를 참조하면, 퓨즈 상태 확인부(102)는 퓨즈 F8, NMOS 트랜지스터 N10 및 인버터 IV3를 포함한다. 퓨즈 F8는 고전압 VPP 인가단과 노드 ND7 사이에 연결되어 있다. NMOS 트랜지스터 N10는 노드 ND7와 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 펄스 신호 FS2를 인가받는다. 여기서, 펄스 신호 FS2는 파워 업(power-up) 신호, MRS(Mode Register Set) 신호 및 EMRS(Enhanced Mode Register Set) 신호 중 선택된 신호를 이용하여 생성된 신호로, 전원전압 VDD 값을 갖는 하이 펄스 신호이다. 그리고, 인버터 IV3는 노드 ND7의 전위를 반전하여 스위칭 제어신호 B를 출력한다.
도 5b를 참조하면, 퓨즈 상태 확인부(102)는 퓨즈 F9, NMOS 트랜지스터 N11 및 인버터 IV4를 포함한다. 퓨즈 F9는 전원전압 VDD 인가단과 노드 ND8 사이에 연결되어 있다. NMOS 트랜지스터 N11는 노드 ND8와 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 펄스 신호 FS3를 인가받는다. 여기서, 펄스 신호 FS3는 파워 업(power-up) 신호, MRS(Mode Register Set) 신호 및 EMRS(Enhanced Mode Register Set) 신호 중 선택된 신호를 이용하여 생성된 신호로, 소스가 백바이어스 전압 VBB과 연결된 NMOS 트랜지스터를 턴 온시키기 위한 값을 갖는 하이 펄스 신호이다. 그리고, 인버터 IV4는 노드 ND8의 전위를 반전하여 스위칭 제어신호 B를 출력한다.
도 5c를 참조하면, 퓨즈 상태 확인부(102)는 퓨즈 F10, NMOS 트랜지스터 N12 및 인버터 IV5를 포함한다. 퓨즈 F10는 전원전압 VDD 인가단과 노드 ND9 사이에 연결되어 있다. NMOS 트랜지스터 N12는 노드 ND9와 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 펄스 신호 FS4를 인가받는다. 여기서, 펄스 신호 FS4는 파워 업(power-up) 신호, MRS(Mode Register Set) 신호 및 EMRS(Enhanced Mode Register Set) 신호 중 선택된 신호를 이용하여 생성된 신호이다. 그리고, 인버터 IV5는 노드 ND9의 전위를 반전하여 스위칭 제어신호 B를 출력한다.
도 6a 내지 도 6c는 도 4에 도시된 제 1 스위칭부(108)의 상세 회로도이다. 여기서, 제 1 스위칭부(108)만 도시하였으나, 제 1 스위칭부(110, 112, 114, 116, 118) 및 제 2 스위칭부(120, 122)도 스위칭부(108)와 동일한 구성으로 동일하게 동작한다.
도 6a를 참조하면, 제 1 스위칭부(108)는 NMOS 트랜지스터 N13를 포함한다. NMOS 트랜지스터 N13는 디코딩 어드레스 AX 인가단과 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 스위칭 제어신호 T(B)를 인가받는다.
도 6b를 참조하면, 제 1 스위칭부(108)는 PMOS 트랜지스터 P2를 포함한다. PMOS 트랜지스터 P2는 디코딩 어드레스 AX 인가단과 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 스위칭 제어신호 T(B)를 인가받는다.
도 6c를 참조하면, 제 1 스위칭부(108)는 전송게이트 TG1 및 인버터 IV6를 포함한다. 전송게이트 TG1는 스위칭 제어신호 T(B) 및 인버터 IV6의 출력에 의해 선택적으로 턴 온되어 디코딩 어드레스 AX를 출력한다. 그리고, 인버터 IV6는 스위칭 제어신호 T(B)를 인가받아 반전한다.
한편, 본 발명의 제 1 스위칭부(108)를 NMOS 트랜지스터 N13로 구성하는 경우 퓨즈 상태 확인부(102)로 도 5a에 도시된 구성을 사용하고, 제 1 스위칭부(108)를 PMOS 트랜지스터 P2로 구성하는 경우 퓨즈 상태 확인부(102)로 도 5b에 도시된 구성을 사용하는 것이 바람직하다. 마찬가지로, 제 1 스위칭부(108)를 전송게이트 TG1로 구성하는 경우 퓨즈 상태 확인부(102)로 도 5c에 도시된 구성을 사용하는 것이 바람직하다.
상기와 같은 구성을 갖는 본 발명의 동작을 설명하면 다음과 같다. 이하에서는 퓨즈 상태 확인부(102, 104, 106)를 도 5a에 도시된 구성으로 사용하고, 제 1 스위칭부(108, 110, 112, 114, 116, 118) 및 제 2 스위칭부(120, 122)를 도 6a에 도시된 구성으로 사용한 경우를 예를 들어 설명한다.
먼저, 프리차지 동작시 액티브 신호 /BACT는 하이 레벨로 인가되고, 펄스 신호 FS가 하이 레벨로 인가된다.
그러면, 퓨즈 인에이블부(100)는 하이 레벨의 신호를 출력하고, 퓨즈 상태 확인부(102, 104, 106)의 NMOS 트랜지스터 N10는 턴 온된다.
이때, 퓨즈 상태 확인부(102, 104, 106)의 퓨즈 F8의 컷팅 여부에 따라 스위칭 제어신호 T0~T3, B0~B3의 상태가 결정된다. 즉, 퓨즈 F8이 컷팅된 경우 스위칭 제어신호 T0~T3는 로우 레벨로 출력되고, 스위칭 제어신호 B0~B3는 하이 레벨로 출력된다. 그리고, 퓨즈 F8이 컷팅되지 않은 경우 스위칭 제어신호 T0~T3는 하이 레벨로 출력되고, 스위칭 제어신호 B0~B3는 로우 레벨로 출력된다.
그러면, 스위칭 제어신호 T0~T3, B0~B3 중 하이 레벨이 되는 신호의 제어를 받는 제 1 스위칭부(108, 110 112, 114, 116, 118) 및 제 2 스위칭부(120, 122)의 NMOS 트랜지스터 N13가 턴 온된다. 이때, 디코딩 어드레스 AX는 모두 로우 레벨을 유지하므로, 워드라인 선택신호 HITB는 로우 레벨로 출력된다.
그 다음, 액티브 동작시 액티브 신호 /BACT는 로우 레벨로 인가되고, 펄스 신호 FS가 하이 레벨로 인가된다. 그러면, 퓨즈 인에이블부(100)는 하이 레벨의 신호를 출력하고, 퓨즈 상태 확인부(102, 104, 106)의 NMOS 트랜지스터 N10는 턴 온된다.
이때, 퓨즈 상태 확인부(102, 104, 106)의 퓨즈 F8의 컷팅 여부에 따라 스위칭 제어신호 T0~T3, B0~B3의 상태가 결정된다. 그러면, 스위칭 제어신호 T0~T3, B0~B3 중 하이 레벨이 되는 신호의 제어를 받는 제 1 스위칭부(108, 110 112, 114, 116, 118) 및 제 2 스위칭부(120, 122)의 NMOS 트랜지스터 N13가 턴 온된다.
그러면, 디코딩 어드레스 AX에 따라 노드 ND3 및 노드 ND6의 전위가 결정된다. 만약, 노드 ND3 및 노드 ND6의 전위가 모두 하이 레벨인 경우 워드라인 선택신호 HITB가 하이 레벨로 출력된다. 이에 따라, 리던던시 워드라인이 활성화되어 리페어 동작이 수행된다.
즉, 본 발명은 정적 퓨즈 방식을 이용하여 동적 퓨즈 방식에 비해 퓨즈의 개수를 감소시킬 수 있다. 그리고, 디코딩 어드레스 AX를 사용하여 판단부(128)로 입력되는 어드레스를 감소시켜 동작 속도를 향상시킬 수 있다. 그리고, 기존에 워드라인을 선택하기 위해 사용하는 디코딩된 어드레스 AX를 이용하여 어드레스 배선을 추가할 필요가 없다. 또한, 스위칭 제어신호 T0~T3, B0~B3를 이용하여 디코딩 어드레스 AX와 프로그래밍된 어드레스를 비교할 수 있다. 즉, 한개의 트랜지스터로 비교할 수 있어 주변회로 면적을 감소시킬 수 있다. 또한, 액티브 동작시 디코딩 어드레스 AX가 입력되는 경로가 하나만 선택되므로 일정한 동작 속도를 가질 수 있다.

Claims (12)

  1. 어드레스의 각 비트에 대응하는 퓨즈의 컷팅 여부를 확인하여 복수개의 제 1 스위칭 제어신호 및 복수개의 제 2 스위칭 제어신호를 출력하는 복수개의 퓨즈 상태 확인부;
    상기 복수개의 제 1 스위칭 제어신호에 따라 상기 어드레스가 디코딩된 디코딩 어드레스를 선택적으로 출력하는 복수개의 제 1 스위칭부;
    상기 복수개의 제 2 스위칭 제어신호에 따라 상기 복수개의 제 1 스위칭부 중 하나 이상의 제 1 스위칭부로부터 입력되는 신호를 선택적으로 출력하는 복수개의 제 2 스위칭부; 및
    상기 복수개의 제 1 스위칭부 및 상기 복수개의 제 2 스위칭부의 출력에 따라 워드라인 선택신호를 선택적으로 활성화시키는 판단부
    를 포함하는 것을 특징으로 하는 리던던시 회로.
  2. 제 1 항에 있어서, 상기 복수개의 퓨즈 상태 확인부 각각은
    펄스 신호에 따라 제 1 노드에 제 1 전압을 공급하는 제 1 스위칭 소자;
    상기 제 1 노드에 제 2 전압을 공급하는 상기 퓨즈; 및
    상기 제 1 노드의 전압을 상기 스위칭 제어신호로 공급하는 구동 소자
    를 포함하는 것을 특징으로 하는 리던던시 회로.
  3. 제 2 항에 있어서, 상기 펄스 신호는 파워 업 신호, MRS 신호 및 EMRS 신호 중 선택된 신호를 이용하여 생성된 신호인 것을 특징으로 하는 리던던시 회로.
  4. 제 3 항에 있어서, 상기 제 1 전압은 접지전압이고, 상기 제 2 전압은 고전압인 것을 특징으로 하는 리던던시 회로.
  5. 제 4 항에 있어서, 상기 복수개의 제 1 스위칭부 및 상기 복수개의 제 2 스위칭부 각각은 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 리던던시 회로.
  6. 제 3 항에 있어서, 상기 제 1 전압은 백바이어스 전압이고, 상기 제 2 전압은 전원전압인 것을 특징으로 하는 리던던시 회로.
  7. 제 6 항에 있어서, 상기 복수개의 제 1 스위칭부 및 상기 복수개의 제 2 스위칭부 각각은 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 리던던시 회로.
  8. 제 7 항에 있어서, 상기 복수개의 제 2 스위칭부의 출력을 접지전압으로 프리차지시키는 프리차지부를 더 포함하는 것을 특징으로 하는 리던던시 회로.
  9. 제 8 항에 있어서, 상기 프리차지부는 액티브 신호에 따라 선택적으로 턴 온되어 상기 상기 복수개의 제 2 스위칭부의 출력단에 상기 접지전압을 공급하는 제 2 스위칭 소자를 포함하는 것을 특징으로 하는 리던던시 회로.
  10. 제 3 항에 있어서, 상기 제 1 전압은 접지전압이고, 상기 제 2 전압은 전원전압인 것을 특징으로 하는 리던던시 회로.
  11. 제 10 항에 있어서, 상기 복수개의 제 1 스위칭부 및 상기 복수개의 제 2 스위칭부 각각은 전송게이트를 포함하는 것을 특징으로 하는 리던던시 회로.
  12. 제 1 항에 있어서, 상기 판단부를 인에이블 시키기 위한 퓨즈 인에이블부를 더 포함하는 것을 특징으로 하는 리던던시 회로.
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