KR100256819B1 - 리던던트 동작을 안정시킨 싱크로노스 디램 - Google Patents

리던던트 동작을 안정시킨 싱크로노스 디램 Download PDF

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Abstract

본 발명은 전원 전압(또는 Vpp) 및 리던던트 디코더의 다수의 입력들이 안정 상태로 도달한 후에 생성된 리던던트 인에이블 신호로 리던던트 디코더를 동작시켜 센싱 및 래치 함으로써 상기 리던던트 디코더의 센싱 및 래치 동작에서 생길 수 있는 오동작을 방지시킨 싱크로노스 디램에 관한 것으로, 이를 구현하기 위해 다수개의 메모리 셀로 구성된 메모리 셀 어레이 블록과, 워드 라인을 선택하여 구동시키기 위한 로오 디코더와, 비트 라인을 선택하여 구동시키기 위한 컬럼 디코더와, 상기 메모리 셀 어레이 블록내의 결함 셀이나 결함 워드 라인, 또는 비트 라인을 대체시키기 위한 스페어 메모리 셀 어레이 블록과, 상기 스페어 메모리 셀 어레이 블록의 스페어 워드 라인, 또는 셀을 선택하기 위한 스페어 로오 디코더와, 상기 스페어 메모리 셀 어레이 블록의 스페어 비트 라인, 또는 셀을 선택하기 위한 스페어 컬럼 디코더를 포함하는 싱크로노스 디램에 있어서, 상기 정규 컬럼 디코더에 필요한 디코딩된 어드레스들을 생성하여 대응하는 컬럼 디코더에 각각 연결시키는 컬럼 어드레스 프리-디코더와, 상기 스페어 컬럼 디코더에 필요한 퓨즈 프로그램된 어드레스를 제공하는 리던던트 컬럼 프리-디코더와, 상기 정규 로오 디코더에 필요한 디코딩된 어드레스들을 생성하여 대응하는 로오 디코더에 각각 연결시키는 로오 어드레스 프리-디코더와, 상기 스페어 로오 디코더에 필요한 퓨즈 프로그램된 어드레스를 제공하는 리던던트 로오 프리-디코더와, 상기 리던던트 컬럼 프리-디코더 및 리던던트 로오 프리-디코더로 입력되는 다수의 어드레스 입력들과 전원 전압이 안정 상태로 도달한 후에, 상기 리던던트 로오 프리-디코더 및 리던던트 컬럼 프리-디코더를 구동하는 글로벌 인에이블 신호를 생성시키는 리던던트 인에이블 신호 발생기를 구비하는 것을 특징으로 한다.

Description

리던던트 동작을 안정시킨 싱크로노스 디램
본 발명은 싱크로노스 디램(Synchronous DRAM)에 관한 것으로, 특히 파우어-업 시간 동안에 리던던트 디코더를 퓨즈 프로그램된 정보에 따라 래치시켜 동작하는 과정에서 야기 될 수 있는 리던던트 디코더의 오동작을 방지시킨 리던던트 동작을 안정시킨 싱크로노스 디램에 관한 것이다.
반도체 기억 소자에서 종래의 리던던트 회로 구성 기술은 다수가 존재할 수 있으며, 특히 대한 민국 공고 번호 94-7274와 같이 로지컬 리페어 구성 방식이 있고, 미국 공고번호 4,567,580과도 같은 리던던트 구성 기술도 있다.
종래의 리던던트 회로를 구비한 싱크로노스 디램에 있어서는, 전원 전압(또는 Vpp)이 외부 환경에 의해 변한다던지, 또는 리던던트 디코더로 입력되는 다수개의 어드레스 신호가 불안정하여 리던던트 디코드의 센싱 및 래치 동작시 오동작이 생기게 되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어지 것으로써, 본 발명의 목적은 전원 전압(또는 Vpp) 및 리던던트 디코더의 다수의 입력들이 안정 상태로 도달한 후에 생성된 리던던트 인에이블 신호로 리던던트 디코더를 동작시켜 센싱 및 래치함으로써 상기 리던던트 디코더의 센싱 및 래치 동작에서 생길 수 있는 오동작을 방지시킨 싱크로노스 디램을 제공하는데 있다.
도 1은 본 발명의 일실시예에 의한 싱크로노스 디램의 블록구성도.
도 2는 도 1에 도시된 리던던트 인에이블 발생기의 회로도.
도 3은 도 2에 도시된 리던던트 인에이블 발생기의 동작 타이밍도.
도 4는 도 1에 도시된 리던던트 컬럼 프리-디코더의 회로도.
도 5는 도 4에 도시된 리던던트 컬럼 프리-디코더의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 셀 어레이 블록 11, 12 : 로오 라인
13, 14 : 컬럼 라인 20 : 리던던트 인에이블 발생기
21 : 커맨드 디코더부 22 : 파우어 업 회로부
23 : 드라이버 회로부 30 : 린던던트 로오 프리-디코더
40 : 로오 어드레스 프리-디코더 50-1∼50-m : 로오 디코더
60 : 스페어 로오 디코더 70 : 컬럼 디코더
80 : 컬럼 어드레스 프리-디코더 90 : 리던던트 컬럼 프리-디코더
91, 92, 93 : 퓨즈 프로그램부 94, 95 : 레벨 쉬프트부
100 : 스페어 컬럼 디코더 110 : 스페어 셀 어레이 블록
111 : 스페어 컬럼 라인 112 : 스페어 로오 라인
상기 목적을 달성하기 위하여, 본 발명의 싱크로노스 디램은 다수개의 메모리 셀로 구성된 메모리 셀 어레이 블록과, 워드 라인을 선택하여 구동시키기 위한 로오 디코더와, 비트 라인을 선택하여 구동시키기 위한 컬럼 디코더와, 상기 메모리 셀 어레이 블록내의 결함 셀이나 결함 워드 라인, 또는 비트 라인을 대체시키기 위한 스페어 메모리 셀 어레이 블록과, 상기 스페어 메모리 셀 어레이 블록의 스페어 워드 라인, 또는 셀을 선택하기 위한 스페어 로오 디코더와, 상기 스페어 메모리 셀 어레이 블록의 스페어 비트 라인, 또는 셀을 선택하기 위한 스페어 컬럼 디코더를 포함하는 싱크로노스 디램에 있어서, 상기 정규 컬럼 디코더에 필요한 디코딩된 어드레스들을 생성하여 대응하는 컬럼 디코더에 각각 연결시키는 컬럼 어드레스 프리-디코더와, 상기 스페어 컬럼 디코더에 필요한 퓨즈 프로그램된 어드레스를 제공하는 리던던트 컬럼 프리-디코더와, 상기 정규 로오 디코더에 필요한 디코딩된 어드레스들을 생성하여 대응하는 로오 디코더에 각각 연결시키는 로오 어드레스 프리-디코더와, 상기 스페어 로오 디코더에 필요한 퓨즈 프로그램된 어드레스를 제공하는 리던던트 로오 프리-디코더와, 상기 리던던트 컬럼 프리-디코더 및 리던던트 로오 프리-디코더로 입력되는 다수의 어드레스 입력들과 전원 전압이 안정 상태로 도달한 후에, 상기 리던던트 로오 프리-디코더 및 리던던트 컬럼 프리-디코더를 구동하는 글로벌 인에이블 신호를 생성시키는 리던던트 인에이블 신호 발생기를 구비하는 것을 특징으로 한다.
상기 리던던트 인에이블 신호 발생기는 전원 전압과 기판 전압 사이에 접속되어 전원 전압의 변화를 감지한 신호를 출력하는 파우어-업 회로부와, 모드 레지스터 셋 커맨드가 입력될 때 제1논리 신호를 출력하는 모드 레지스터 셋 커맨드 디코더 회로부와, 상기 모드 레지스터 셋 커맨드 디코더 회로부의 출력 신호와 상기 파우어-업 회로부의 출력 신호중 하나를 선택하여 출력하는 신호 선택 회로부와, 상기 신호 선택 회로부와 출력 단자 사이에 접속된 래치 회로부와, 상기 래치 회로부와 출력 단자 사이에 짝수개의 인버터로 접속된 드라이버 회로부로 구성된 것을 특징으로 한다. 그리고, 상기 리던던트 컬럼 프리-디코더는 퓨즈의 상태에 따라 각각 다른 논리값을 출력하는 제1 내지 제3퓨즈 회로부와, 상기 제1퓨즈 회로부의 출력 신호와 리던던트 파워-업 신호를 합성한 신호를 출력하는 제어신호발생회로부와, 상기 제1퓨즈 회로부의 출력 신호에 의해 스위칭되며 정상 동작에서 출력 단자로 접지 전위를 전달하는 제1스위칭 소자와, 상기 출력 단자로 정상 프리-디코딩 어드레스 신호를 선택해서 출력하는 제2 내지 제5스위칭 소자와, 상기 제어신호발생회로부의 출력 신호와 상기 제2 및 제3퓨즈 회로부의 출력 신호에 의해 동작이 활성화되면 상기 제2 및 제3퓨즈 회로부로 부터의 퓨즈프로그램어블 어드레스 입력들을 받아들여 상기 제2 내지 제5스위칭 소자의 동작을 각각 제어하는 신호를 발생시키는 레벨 쉬프트 회로부로 구성된 것을 특징으로 한다.
이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
도 1은 본 발명의 일실시예에 의한 싱크로노스 디램의 블록구성도이다.
도 1을 참조하면, 다수개의 메모리 셀로 구성된 메모리 셀 어레이 블록(10)과, 워드 라인을 선택하여 구동시키기 위한 로오 디코더(50)와, 비트 라인을 선택하여 구동시키기 위한 컬럼 디코더(70)와, 상기 메모리 셀 어레이 블록내의 결함 셀이나 결함 워드 라인, 또는 비트 라인을 대체시키기 위한 스페어 메모리 셀 어레이 블록(110)과, 상기 스페어 메모리 셀 어레이 블록의 스페어 워드 라인, 또는 셀을 선택하기 위한 스페어 로오 디코더(60)와, 상기 스페어 메모리 셀 어레이 블록의 스페어 비트 라인, 또는 셀을 선택하기 위한 스페어 컬럼 디코더(100)와, 상기 정규 컬럼 디코더에 필요한 디코딩된 어드레스들을 생성하여 대응하는 컬럼 디코더에 각각 연결시키는 컬럼 어드레스 프리-디코더(80)와, 상기 스페어 컬럼 디코더에 필요한 퓨즈 프로그램된 어드레스를 제공하는 리던던트 컬럼 프리-디코더(90)와, 상기 정규 로오 디코더에 필요한 디코딩된 어드레스들을 생성하여 대응하는 로오 디코더에 각각 연결시키는 로오 어드레스 프리-디코더(40)와, 상기 스페어 로오 디코더에 필요한 퓨즈 프로그램된 어드레스를 제공하는 리던던트 로오 프리-디코더(30)와, 상기 리던던트 컬럼 프리-디코더 및 리던던트 로오 프리-디코더로 입력되는 다수의 어드레스 입력들과 전원 전압이 안정 상태로 도달한 후에, 상기 리던던트 로오 프리-디코더 및 리던던트 컬럼 프리-디코더를 구동하는 글로벌 인에이블 신호를 생성시키는 리던던트 인에이블 신호 발생기(20)로 구성된다.
상기 리던던트 회로 구성의 한 집적 메모리 회로(200)는 m-비트 로우 어드레스, n-비트 컬럼 어드레스, 그리고 M 로우와 N 컬럼으로 구성되고, 또한 M=2m, N=2n로 구성된다. 간략하게 설명하기 위해서 단지 한 개의 스페어 로우와 컬럼을 도 1에 나타내었지만, 기본 원리를 전혀 바꾸지 않고 다수의 스페어 로우들과 컬럼들을 대응하는 디코더들과 함께 사용할 수 있다.
각각의 정규 로오 라인(11,12)은 정규 로우 디코더(50-1,50-m)와, 스페어 로우 라인(112)은 스페어 로우 디코더(60)와, 각각의 정규 컬럼 라인(13,14)은 정규 컬럼 디코더(70)와, 스페어 컬럼 라인(11)은 스페어 컬럼 디코더(100)와 결합되어 있다. 로우 어드레스 프리-디코더(40)는 상기 정규 로우 디코더(50-1∼50-m)에 필요한 디코딩된 어드레스를 (m=8일 경우 256 로우: gxa01〈3:0〉, gxa234〈7:0〉, gxa567〈7:0〉)를 생성하여 대응하는 로우 디코더에 각각 연결되고, 리던던트 로우 어드레스 프리-디코더(30)은 스페어 로우 디코더(60)에 필요한 퓨즈 프로그램된 어드레스를 제공한다.
컬럼 어드레스 프리-디코더(80)는 상기 정규 로우 디코더(70)에 필요한 디코딩된 어드레스들(n=8일 경우 256 컬럼: gya012〈7:0〉, gya345〈7:0〉, gya67〈3:0〉)를 생성하여 대응하는 컬럼 디코더에 각각 연결되고, 리던던트 컬럼 어드레스 프리-디코더(90)는 스페어 컬럼 디코더(100)에 필요한 퓨즈 프로그램된 어드레스를 제공한다.
리던던트 인에이블 발생기(20)는 상기 리던던트 로우 어드레스 프리-디코더(30) 및 리던던트 컬럼 어드레스 프리-디코더(90)를 구동하는 글로벌 인에이블 신호(Redpwrup)를 생성한다.
본 발명에 의하면, 상기와 같은 일실시예 구조에서 각각의 리던던트 디코더(30,90)는 내부 프리디코더된 어드레스를 리던던트 인에이블 발생기(20)에서 'Redpwrup'가 인에이블 상태(로직로우에서 로직하이로 전이하는 상태)이면 각각의 최종 디코더(60,100)에서 필요한 입력들(rxa01〈3:0〉, rxa234〈7:0〉, rxa567〈7:0〉 또는 rya012〈7:0〉, rya345〈7:0〉, rya67〈3:0〉)를 생성한다.
여기서 여러 종류의 디코더들(30,40,50-1,50-m,60,70,80,100) 구성은 본 발명의 개념을 이해하는 당업자라면 누구든지 손쉽게 구성할 수 있으므로 자세한 회로 구성 및 동작 설명은 생략하기로 하고, 본 발명과 직접 연관된 리던던트 인에이블 발생기(20)과 그것을 사용해서 구성된 리던던트 디코더(90)의 일 예를 설명하겠다.
도 2는 본 발명의 리던던트 인에이블 발생기(20)의 상세한 회로도이고, 도 3은 상기 리던던트 인에이블 발생기(20)에 필요한 상세한 동작 타이밍도이다.
도 2의 파우어업 회로(22)의 감지부(24)는 초기에 노드 N5에 P형 모스 MP4가 턴-온되어 '로직하이'를 유지하고 있었으나, 도 3의 타이밍도에서 처럼 전원 전압(Vcc)이 변하여 Vbb가 동작하면 노드 N5와 Vbb 사이에 직렬 접속된 N형 모스 MN6 내지 MN7이 도통되어 결과적으로 노드 N5는 '로직로우' 레벨로 변하게 된다.
또한, 노드 N5와 출력 신호 'pwrup' 사이에 접속된 드라이버부(25)는 게이트 IV4 내지 IV8 및 P형 모스 MP5로 구성되며 그 동작구성은 단순히 버퍼 접속으로 노드 N5의 로직로우 레벨을 최종출력 'pwrup' 신호에 로직하이 레벨을 생성하여 파우어업 동작을 완료한다. 소오스가 전원 전압에 접속되고 드레인이 노드 N6 및 게이트가 노드 N7에 접속된 P형 모스 MP5는 노드 N6의 플로팅(Floating)을 방지하기 위한 회로접속 구성이다.
도 2의 커맨드 디코더부(21)는 클럭 동기되어 싱크로노스 메모리의 내부 명령어들을 생성하는 것이며, 본 발명에서 사용한 것은 그 중에 한가지인 모드 레지스터 셋(Mede Resister Set : 'Mregset') 신호를 생성한다.
상기 모드 레지스터 셋 사이클은 칩이 대기(Idle) 상태에 있을 때 실행할 수 있는 명령어이며, 그 조건은 클럭 라이징 에지(Clock Rising Edge)시에 CS, RAS, CAS, WE, DSF 로직로우 상태와 오피코우드(Opcode)를 만족하면 생성되며, 그 사용 목적을 간략하게 설명하면 싱크로노스 메모리 소자에서 필요한 'CAS 래이던시(Latency)'와 '버스트 길이'와 같은 것을 조절하는 데 사용되는 명령어이다.
도 2의 블록 102는 모드 레지스터 셋 커맨드 디코더를 도시하여 놓은 것이다. 그 동작 구성은 초기 대기(Idle) 상태에서 노드 N1는 P형 모스 MP1이 도통되어 로직하이이고, 상기 모드 레지스터 셋 명령어가 입력되면 하이 펄스형 입력들이 'CS4', 'RAS4', 'CAS4', 'We4' 및 'dsf-b4에 연결되어 직렬 형태로 연결된 N형 모스 MN1 내지 MN4가 도통되고 그에 따라서 노드 N1은 '로직로우'로 전이하며 버퍼 IV1 내지 IV3을 경유한 'Mregset' 신호(N3)는 '로직하이'로 바뀐다. 뒤따르는 펄스형 입력인 'RAS4' 로직하이에서 로직로우로 전이시 노드 N1은 다시 로직하이로 전이하며, 버퍼 IV1 내지 IV3을 경유한 'Mregset' 신호는 로직로우로 바뀌게 되어, 결과적으로 최종 출력 신호인 'Mregset'은 상기 모드 레지스터 셋 커맨드가 입력될 때마다 하이 펄스형 출력을 생성한다.
상기 리던던트 인에이블 발생기(20)의 드라이버 회로부(23)는 제1스위칭부(IV10,MP7,MN9), 제2스위칭부(IV9,MP6,MN8), 레지스터부(IV11,IV12) 및 버퍼부(IV13,IV14)로 나눌 수 있다. 제1스위칭부(IV10,MP7,MN9)의 'pwrup' 신호(N8)는 제1패스트랜지스터(MP7,MN9)의 P형 모스에 연결되고 그 'pwrup' 신호가 인버터(IV10)를 경유하여 생성된 보수 신호 'pwrup-b'는 제1패스트랜지스터(MP7,MN9)의 N형 모스에 연결된다. 제1패스트랜지스터(MP7,MN9)의 일 입력은 전원 전압에 접지되고 일 출력은 제2스위칭부의 일 출력 및 레지스터부(IV11,IV12)의 일 입력에 접속된다. 제2스위칭부(N9,MP6,MN8)의 'mregset' 신호는 제2패스트랜지스터(MP6,MN8)의 N형 모스에 연결되고 그 'mregset' 신호가 인버터(IV9)를 경유하여 생성된 보수 신호 'mregset-b'는 제2패스트랜지스터(MP6,MN8)의 P형 모스에 연결된다. 제2패스트랜지스터(MP6,MN8)의 일 입력은 접지 전압에 접지되고 일 출력은 제1스위칭부의 일 출력 및 레지스터부(IV11,IV12)의 일 입력에 접속된다. 레지스터부(IV11,IV12)를 맞물려 접속시킨 래치 회로이며, 그 동작 구성은 일 입력 노드 N9에 상기 제1 내지 제2스위칭부의 출력이 접속되고 일 출력 노드 N10에 버퍼부(IV13,IV14)의 일 입력이 접속된다.
버퍼부(IV13,IV14)는 상기 레지스터부(IV11,IV12)로부터 최종 출력 'redpwrup' 신호를 생성하기 위한 버퍼 접속이다.
도 3은 상기 도 2의 리던던트 인에이블 발생기(20)의 상세한 타이밍도로서, 본 발명의 동작 구성을 정확하게 이해하기 위해서 다시 한 번 설명하겠다.
(a) Vcc 그림처럼 초기에 전원 전압이 턴-온되면 그에 따라서 Vbb가 네가티브 전위(본 발명의 타이밍도의 경우 -2.0Volts)로 일정 시간후에 변한다. Vbb 전위가 변함에 따라서 도 2의 파우어 업 회로(22)의 최종 출력 'pwrup'는 '로직로우'에서 '로직하이'로 전이하여 파우어업 초기 동작을 완료하며, 결과적으로 도 2의 제2스위칭부(IV9,MP6,MN8)는 도 2의 커맨드 디코더(21)의 대기(Idle) 상태의 출력 신호 로직로우의 제어를 받아 턴-오프되어 있고, 도 2의 제1스위칭부(IV10,MP7,MN9)는 위에서 설명한 바와 같이 도 2의 파우어업 회로(22)의 초기 동작을 완료해도(여기서 파우어업 초기동작 완료는 'pwrup' 신호의 로직하이 상태를 의미하고, 결과적으로 제1스위칭부(IV10,MP7,MN9)는 턴-오프 상태를 유지함) 'pwrup' 신호가 초기 동작 일 때 로직로우에서 제1스위칭부(IV10,MP7,MN9)의 일 입력인 로직하이(전원 전압)를 도 2의 레지스터에 서입해 놓은 상태(노드 N9는 '로직하이', 노드 N10은 '로직로우')를 계속유지한다. 일정 시간 후에 싱크로노스 메모리의 최초의 모드 레지스터 셋 명령어가 도 2의 커맨드 디코더(21)에 입력되면 출력신호 'mregset'는 하이 펄스를 발생시켜 도 2의 제2스위칭부(IV9,MP6,MN8)의 일 입력인 로직로우(접지 전압)를 상기 mregset 하이펄스 턴-온 시간 동안 레지스터에 서입한 상태(노드 N9는 '로직로우', 노드 N10은 '로직하이')를 유지한다. 도 2의 레지스터 출력 노드 N10은 버퍼 접속(IV13,IV14)후의 최종 출력 redpwrup 로직하이를 유지한다.
이후에 발생되는 모드 레지스터 셋 명령어는 레지스터에 서입되는 내용이 동일하여 redpwrup 최종 출력 로직하이 레벨을 변화시키지 않는다.
지금부터는 위에서 언급한 본 발명의 리던던트 인에이블 발생기(20)를 이용하여 구성된 리던던트 디코더, 도 1의 리던던트 컬럼 프리-디코더(90)의 일부분 회로(rya67〈3:0〉) 구성을 설명하겠다.
도 4는 rya67i 신호를 생성하기 위한 것으로 3 개의 휴즈프로그램부(91 내지 93), 제어신호부(IV17,NOR1), 레벨쉬프터(94,95) 및 출력부(MN30∼MN32, MN35∼MN40)로 크게 나눌 수 있다.
먼저, 휴즈프로그램부(91)는 Vcc 단자 및 N11 노드 간에 휴즈(F1)가 접속되고, N11 노드 및 Vss 단자간에 캐패시터(MN10)와 병렬 접속된 N형 모스(MN11)가 접속된다. 또한, 상기 노드 N11로부터 반전게이트 IV15 및 IV16이 종속 접속되고, 반전게이트 IV15 및 IV16 접속점(노드 N12)은 상기 N형 모스(MN11)의 게이트 단자에 접속되며, 상기 IV16의 출력 단자에서는 휴즈 상태 검출 신호(노드 N12)은 상기 N형 모스(MN11)의 게이트 단자에 접속되며, 상기 IV16의 출력 단자에서는 휴즈 상태 검출 신호(노드 N13)가 발생된다. 상기 휴즈프로그램부(91)의 휴즈 상태 검출 신호(N13)는 도 1의 리던던트 컬럼 프리-디코더(90)의 글로벌 인에이블 신호로써 고장컬럼을 대체하지 않은 경우(정상 컬럼을 사용할 경우) 최종 출력 'ray67i'의 프리차지 상태(N형 모스 MN30이 도통되어 ray67i는 '로직로우' 상태)와 레벨쉬프터(94,95)의 보수 인에이블 신호를 생성한다. 휴즈프로그램부(92 및 93)의 회로 구성은 위에서 설명한 휴즈프로그램부(91)와 동일하며, 단지 출력으로써 보수 신호들(노드 N17 및 N18, 노드 N19 및 N20)이 생성되며, 그 역할은 레벨쉬프트(94,95)의 어드레스 입력(어드레스 비트가 2개이므로 4개의 신호가 필요함)을 제공한다.
제어신호부(IV17,NOR1)는 휴즈프로그램부(92)의 인에이블 신호(N13)와 redpwrup를 합성하는 역할을 하는 것으로 redpwrup가 반전게이트 IV17을 통하여 노드 N14, 상기 노드 N14와 노드 N13이 노아 게이트(NOR1)를 통하여 노드 N15를 신호 발생하여 레벨쉬프트(94,95)의 보수 인에이블 신호를 제공한다.
레벨쉬프트(94,95)는 상기 보수인에이블 신호(N14 및 N15)가 활성화되면 휴즈프로그램부(92 또는 93)로부터 휴즈 프로그래머블 어드레스 입력(N17,N18,N20 및 N21)을 받아들여 출력부(MN30∼MN32, MN35∼MN40)에 사용된 N형 모스들(MN31,MN32,MN35,MN36)을 제어하기 위한 신호들(N23,N25,N28 및 N30)을 생성한다.
대기시 N형 모스들(MN31,MN32,MN35,MN36)을 제어하기 위한 신호들(N23,N25,N28 및 N30)을 생성한다. 대기시(redpwrup 신호가 로직로우)의 그 동작 구성은 노드 N14이 게이트에 접속된 N형 모스들(MN18,MN19)은 턴-온되어 노드 N23 및 N25는 접지전위이고, 노드 N23이 게이트에 접속된 P형 모스(MP8)는 턴-온되어 노드 N22은 Vpp 전위(1.5Vcc정도)를 유지하며, 노드 N25가 게이트에 접속된 P형 모스(MP11)는 턴-온되어 노드 N26은 Vpp 전위(1.5Vcc정도)를 유지하며, 게이트에 노드 N22 접속되고 노드 N23과 Vpp 사이에 접속된 P형 모스(MP9)는 턴-오프 상태이며, 게이트에 노드 N26이 접속되고 노드 N25와 Vpp 사이에 접속된 P형 모스(MP10)는 턴-오프 상태이며, 게이트에 노드 N22 접속되고 노드 N23과 접지 전압 사이에 접속된 N형 모스(MN17)는 턴-온 상태이며, 게이트에 노드 N26이 접속되고 노드 N25와 접지 전압 사이에 접속된 N형 모스(MN20)는 턴-온 상태이며, 게이트에 휴즈 프로그래머블 어드레스를 받아 들이는 노드 N22와 노드 N24 사이에 접속된 N형 모스(MN18) 및 N형 모스(MN21)는 턴-오프 상태이며, N형 모스가 직렬 접속(MN33,MN34)되어 노드 N24 및 접지 전압 사이에 연결된 커런트 싱크는 각각 게이트에 휴즈 프로그래머블 어드레스와 글로벌 인에이블 신호(N15)를 받아 들인다. 활성화시의 그 동작 구성은 상기 노드(N22) 및 N26에 Vpp 전위로 프리차지 되어있는 신호 중에 하나가 상기 N형 모스(MN18 또는 MN21,MN33와 MN34)의 도통 상태에 따라서 접지 전압으로 방전되고 그에 따라서 출력 노드 N23과 N25중의 하나가 Vpp 전위로 상승하여 디코딩을 완료한다. 출력부(MN30∼MN32, MN35∼MN40)는 정상 프리-디코딩 입력신호(gya67〈3:0〉)중 하나를 선택해서 최종 출력 rya67i로 전송하기 위한 구성을 갖는다. 게이트에 노드 N23이 소오스에 gya67〈0〉이 드레인에 rya67i이 각각 접속된 N형 모스(MN31), 게이트에 노드 N25이 소오스에 gya67〈1〉이 드레인에 rya67i이 각각 접속된 N형 모스(MN32), 게이트에 노드 N28이 소오스에 gya67〈2〉이 드레인에 rya67i이 각각 접속된 N형 모스(MN35), 게이트에 노드 N30이 소오스에 gya67〈3〉이 드레인에 rya67i가 각각 접속된 N형 모스(MN36) 중에 하나가 도통되어 정상 프리-디코딩 신호를 최종 출력 신호 rya67i에 전송하며, 상기 최종 출력 신호 rya67과 접지 전압 사이에 접속되고 게이트가 글로벌 인에이블 신호(N13)에 연결된 N형 모스(MN30)는 정상 컬럼 동작시에 최종 출력 신호 rya67i에 프리차지 전위(접지 전위)를 유지한다. 또한, 각각의 정상 프리-디코딩 입력 신호와 접지 전압 사이에 삽입된 역방향 다이오드 구조의 N형 모스들(MN37∼MN40)은 정상 프리-디코딩 입력 신호가 과도한 네거티브 전위 상태를 방지하기 위한 역할을 한다.
도 5는 상기 도 4에서 고장 컬럼이 동작하는 타이밍도를 순차적으로 자세히 도시하여 놓은 것이다. 예를 들어, 퓨즈 F1, F2 및 F3가 모두 블로잉(blowing) 되었을 때 타이밍도이다.
앞에서 설명한 바와 같이 본 발명의 싱크로노스 디램의 리던던트 회로에 의하면, 전원 전압(레벨 쉬프터에 사용한 Vpp 포함) 및 리던던트 디코더의 다수의 입력들이 안정 상태에 도달한 후에 생성된 리던던트 인에이블 신호로 리던던트 디코더를 동작시켜 센싱 및 래치함으로써 상기 리던던트 디코더의 센싱 및 래치 동작에서 야기될 수 있는 오동작을 방지할 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 다수개의 메모리 셀로 구성된 메모리 셀 어레이 블록과, 워드 라인을 선택하여 구동시키기 위한 로오 디코더와, 비트 라인을 선택하여 구동시키기 위한 컬럼 디코더와, 상기 메모리 셀 어레이 블록내의 결함 셀이나 결함 워드 라인, 또는 비트 라인을 대체시키기 위한 스페어 메모리 셀 어레이 블록과, 상기 스페어 메모리 셀 어레이 블록의 스페어 워드 라인, 또는 셀을 선택하기 위한 스페어 로오 디코더와, 상기 스페어 메모리 셀 어레이 블록의 스페어 비트 라인, 또는 셀을 선택하기 위한 스페어 컬럼 디코더를 포함하는 싱크로노스 디램에 있어서, 상기 정규 컬럼 디코더에 필요한 디코딩된 어드레스들을 생성하여 대응하는 컬럼 디코더에 각각 연결시키는 컬럼 어드레스 프리-디코더와, 상기 스페어 컬럼 디코더에 필요한 퓨즈 프로그램된 어드레스를 제공하는 리던던트 컬럼 프리-디코더와, 상기 정규 로오 디코더에 필요한 디코딩된 어드레스들을 생성하여 대응하는 로오 디코더에 각각 연결시키는 로오 어드레스 프리-디코더와, 상기 스페어 로오 디코더에 필요한 퓨즈 프로그램된 어드레스를 제공하는 리던던트 로오 프리-디코더와, 상기 리던던트 컬럼 프리-디코더 및 리던던트 로오 프리-디코더로 입력되는 다수의 어드레스 입력들과 전원 전압이 안정 상태로 도달한 후에, 상기 리던던트 로오 프리-디코더 및 리던던트 컬럼 프리-디코더를 구동하는 글로벌 인에이블 신호를 생성시키는 리던던트 인에이블 신호 발생기를 구비하는 것을 특징으로 하는 리던던트 동작을 안정시킨 싱크로노스 디램.
  2. 제1항에 있어서, 상기 리던던트 인에이블 신호 발생기는, 전원 전압과 기판 전압 사이에 접속되어 전원 전압의 변화를 감지한 신호를 출력하는 파우어-업 회로부와, 모드 레지스터 셋 커맨드가 입력될 때 제1논리 신호를 출력하는 모드 레지스터 셋 커맨드 디코더 회로부와, 상기 모드 레지스터 셋 커맨드 디코더 회로부의 출력 신호와 상기 파우어-업 회로부의 출력 신호중 하나를 선택하여 출력하는 신호 선택 회로부와, 상기 신호 선택 회로부와 출력 단자 사이에 접속된 래치 회로부와, 상기 래치 회로부와 출력 단자 사이에 짝수개의 인버터로 접속된 드라이버 회로부로 구성된 것을 특징으로 하는 리던던트 동작을 안정시킨 싱크로노스 디램.
  3. 제1항에 있어서, 상기 리던던트 컬럼 프리-디코더는, 퓨즈의 상태에 따라 각각 다른 논리값을 출력하는 제1 내지 제3퓨즈 회로부와, 상기 제1퓨즈 회로부의 출력 신호와 리던던트 파워-업 신호를 합성한 신호를 출력하는 제어신호발생회로부와, 상기 제1퓨즈 회로부의 출력 신호에 의해 스위칭되며 정상 동작에서 출력 단자로 접지 전위를 전달하는 제1스위칭 소자와, 상기 출력 단자로 정상 프리-디코딩 어드레스 신호를 선택해서 출력하는 제2 내지 제5스위칭 소자와, 상기 제어신호발생회로부의 출력 신호와 상기 제2 및 제3퓨즈 회로부의 출력 신호에 의해 동작이 활성화되면 상기 제2 및 제3퓨즈 회로부로 부터의 퓨즈프로그램어블 어드레스 입력들을 받아들여 상기 제2 내지 제5스위칭 소자의 동작을 각각 제어하는 신호를 발생시키는 레벨 쉬프트 회로부로 구성된 것을 특징으로 하는 리던던트 동작을 안정시킨 싱크로노스 디램.
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