KR100248353B1 - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로 메모리 셀의 리프레쉬를 위한 로오 어드레스 카운터 외에 버스트 라이트·리드를 위한 내부 컬럼 어드레스 카운터를 사용하므로서 장치의 면적이 늘어나고 각각의 카운터 회로에 대한 동작 시뮬레이션 시간이 증가하였던 종래의 어드레스 카운터와는 달리 상기 로오 어드레스 카운터와 버스트 컬럼 어드레스 카운터를 조합 하나의 어드레스 카운터로 만들어 소자의 면적을 줄이고 동작 시뮬레이션 시간을 감소시키기 위한 반도체 메모리 소자에 관한 것이다.

Description

반도체 메모리 소자
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 리프레쉬 어드레스 카운터와 버스트 컬럼 어드레스 카운터를 하나의 어드레스 카운터로 조합·사용하므로써 장치의 면적을 줄이고 동작 파형의 시뮬레이션 시간을 줄이기 위한 반도체 메모리 소자에 관한 것이다.
도 1은 종래기술에 따른 싱크로너스 디램의 블럭도로서, 어드레스(A0,A1,A2,…An)와 컨트롤 신호(CLK,CKE,/CS,/RAS,/CAS,/WE)를 받아들여서 내부 회로 동작에 필요한 신호들을 발생시키는 컨트롤/어드레스 입력장치(100)와, 상기 컨트롤/어드레스 입력장치의 출력신호 중 하나인 싱크로너스 디램이 리프레쉬 모드로 동작하도록 하는 리프레쉬 커맨드를 입력신호로 받아들여 메모리 셀의 리프레쉬를 위한 로오 어드레스 카운터(200)와, 상기 컨트롤/어드레스 입력장치의 출력신호(AX0∼AXn) 및 상기 로오 어드레스 카운터의 출력신호(리프레쉬 어드레스)를 입력으로 하여 메모리 셀을 선택하기 위한 로오 어드레스를 디코딩하는 로오 어드레스 디코더(300)와, 상기 컨트롤/어드레스 입력장치의 출력신호(AY0∼AYn)를 입력으로 하여 내부 컬럼 어드레스를 발생시키는 컬럼 어드레스 카운터(400)와, 상기 컬럼 어드레스 카운터의 출력신호와 상기 컨트롤/어드레스 입력장치의 출력신호(AY0∼AYn)를 입력으로 하여 메모리 셀을 선택하기 위한 컬럼 어드레스를 디코딩하는 컬럼 어드레스 디코더(500)와, 다수의 메모리 셀로 구성되는 메모리 셀 어레이(600)와, 데이타를 입·출력시키기 위한 데이타 입·출력 장치(700)로 구성된다.
그런데 이와같은 구성으로 이루어진 종래의 싱크로너스 디램에 있어서는 일반 디램에 있어서와 같이 리프레쉬 어드레스 카운터와 버스트 컬럼 어드레스 카운터를 각각 별도로 설계함에 따라 디바이스의 면적이 늘어나고 각 어드레스 카운터에 대한 동작 파형 시뮬레이션 시간이 증가하게 되는 문제점이 있었다.
따라서 본 발명은 상기한 문제점을 해결하기 위하여 창안된 것으로 리프레쉬를 위한 로오 어드레스 카운터를 버스트 라이트·리드를 위한 내부 컬럼 어드레스 카운터에 접목시켜 디바이스가 리프레쉬 동작 영역에서 구동될 때 그 순간 사용하지 않는 내부 컬럼 어드레스 카운터를 이용하여 메모리 셀의 리프레쉬를 위한 로오 어드레스를 카운트하게 하는 반도체 메모리 소자를 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 싱크로너스 디램의 블럭도.
도 2는 본 발명의 일실시예에 따른 싱크로너스 디램의 블럭도.
도 3은 상기 도 2에 도시된 로오·컬럼 어드레스 카운터를 구현한 회로도.
도 4는 상기 도 3에 도시된 단위 로오·컬럼 카운터를 구현한 회로도.
도 5는 상기 도 4에 도시된 컬럼 어드레스 카운터에 대한 동작 타이밍도.
도 6은 상기 도 4에 도시된 로오 어드레스 카운터에 대한 동작 타이밍도.
*도면의 주요 부분에 대한 부호의 설명*
200:로오 어드레스 카운터400:컬럼 어드레스 카운터
800:로오·컬럼 어드레스 카운터
상기 목적 달성을 위한 본 발명의 어드레스 카운터는 어드레스 및 컨트롤 신호에 의해 제어되는 컨트롤/어드레스 입력장치와, 상기 컨트롤/어드레스 입력장치의 출력신호에 의해 동작하는 로오·컬럼 어드레스 카운터와, 상기 컨트롤/어드레스 입력장치 및 상기 로오·컬럼 어드레스 카운터의 출력신호에 의해 동작하는 컬럼 어드레스 디코더와, 상기 컨트롤/어드레스 입력장치의 출력신호 및 상기 로오·컬럼 어드레스 카운터의 출력신호에 의해 동작하는 로오 어드레스 디코더와, 상기 로오 어드레스 디코더 및 컬럼 어드레스 디코더의 출력신호에 의해 동작하는 메모리 셀 어레이를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 싱크로너스 디램의 블럭도로서, 상기 도 1의 도로 어드레스 카운터와 컬럼 어드레스 카운터를 로오·컬럼 어드레스 카운터(800)로 통합한 것 외에는 상기 도 1의 구성과 동일하므로 이에 대한 구성관계는 생략한다.
상기 도 2에서 컨트롤/어드레스 입력장치의 출력신호중 하나인 리프레쉬 커맨드 신호는 상기 로오·컬럼 어드레스 카운터의 입력신호로 사용되어 상기 싱크로너스 디램이 리프레쉬 모드로 동작하도록 하는 신호이며 상기 로오·컬럼 어드레스 카운터의 출력신호들은 상기 로오 어드레스 디코더(300)와 상기 컬럼 어드레스 디코더(500)의 입력신호로 사용되어 상기 메모리 셀 어레이(600)에서 특정한 메모리 셀을 선택하는데 사용된다.
도 3은 상기 도 2에 도시된 로오·컬럼 어드레스 카운터를 구현한 회로도로서, 다수의 단위 로오·컬럼 카운터(810,820,830,840,850)들로 상호 연결되어 있다. 첫번째 단위 로오·컬럼 카운터(810)는 입력신호로 상기 싱크로너스 디램의 동작 전원전압(VDD)과, 상기 컨트롤/어드레스 입력장치의 출력신호중 하나로 상기 메모리 셀의 리프레쉬를 위한 로오 어드레스 카운터의 인크리먼트 신호(X-INC)와, 상기 컨트롤/어드레스 입력장치의 출력신호중 하나로 상기 싱크로너스 디램이 리프레쉬 모드로 동작함을 알리는 리프레쉬 인에이블 신호(REF-EN)와, 상기 컨트롤/어드레스 입력장치의 출력신호 중 하나로 상기 싱크로너스 디램이 리프레쉬 모드로 동작하기 시작할 때 상기 단위 로오·컬럼 카운터들(810,820,830,840,850)을 현재 리프레쉬 모드 때의 리프레쉬 어드레스로 초기화하는 신호(XSET)와, 상기 컨트롤/어드레스 입력장치의 출력신호 중 하나의 버스트 라이트·리드를 위한 내부 컬럼 어드레스 카운터의 인크리먼트 신호(Y-INC)와, 상기 컨트롤/어드레스 입력장치의 출력신호중 하나로 버스트 라이트·리드 동작의 시작 어드레스(YADDR)와, 상기 컨트롤/어드레스 입력장치의 출력신호중 하나로 상기 YADDR를 상기 단위 로오·컬럼 카운터들에 초기화시키는 신호(YSET)를 사용하여 두번째 단위 로오·컬럼 카운터(820)의 입력신호로 사용되는 신호(YCNT0, XCNT0)를 출력한다. 또한 상기 신호(YCNT0,XCNT0)는 앤드 게이트(832,831)의 입력으로 각각 사용된다. 여기서 상기 신호들중 XSET, X-INC, REF-EN 신호를 로오 컨트롤 신호(X-Control Signals)로 정의하고, YSET, Y-INC, YADDR를 컬럼 컨트롤 신호(Y-Control Signals)로 정의하기로 한다. 두번째 단위 로오·컬럼 카운터(820)는 상기 첫번째 단위 로오·컬럼 카운터의 출력신호(YCNT0,XCNT0) 및 상기 로오 컨트롤 신호와 상기 컬럼 컨트롤 신호를 입력으로 하여 출력신호(YCNT1,XCNT1)를 발생시킨다.
또한 상기 신호(YCNT1,XCNT1)는 앤드 게이트(832,831)의 입력으로 사용된다. 세번째 단위 로오·컬럼 카운터(830)는 상기 로오 컨트롤 신호(XSET,X-INC,REF-EN)와 상기 컬럼 컨트롤 신호(YSET,Y-INC,YADDR) 그리고 상기 앤드 게이트(832,831)의 출력신호(S832,S831)를 입력으로 하여 신호(YCNT2,XCNT2)를 출력한다. 또한 상기 신호(YCNT2,XCNT2) 그리고 상기 신호(S832,S831)는 앤드 게이트( 842,841)의 입력으로 각기 사용된다. 네번째 로오·컬럼 카운터(840)는 상기 로오 컨트롤 신호와 상기 컬럼 컨트롤 신호 그리고 상기 앤드 게이트(842,841)의 출력신호(S842,S841)를 입력으로 하여 신호(YCNT3,XCNT3)를 출력한다. 이와같은 구조로 하여 n번째 단위 로오·컬럼 카운터(850)는 상기 로오 컨트롤 신호와 상기 컬럼 컨트롤 신호 그리고 신호(S852,S851)를 입력으로 하여 신호(YCNTn,XCNTn)를 출력한다. 여기서 상기 신호(S852,S851)는 앤드 게이트(852,851)의 출력신호들이고 상기 앤드 게이트(852,851)의 입력으로는 그 전 단계의 단위 로오·컬럼 카운터 출력(YCNTn-1,XCNTn-1)들과 그 전 단계의 앤드 게이트의 출력신호들이 사용된다.
상기 첫번째 단위 로오·컬럼 카운터(810)의 출력신호(YCNT0,XCNT0)는 상기 싱크로너스 디램의 컬럼 어드레스 디코더(500)와 로오 어드레스 디코더(300)의 각 입력중 LSB(Least Significant Bit)로 사용될 수 있고 마찬가지로 상기 n번째 단위 로오·컬럼 카운터(850)의 출력신호(YCNTn,XCNTn)는 상기 싱크로너스 디램의 컬럼 어드레스 디코더(500)와 로오 어드레스 디코더(300)의 각 입력중 MSB(Most Significant Bit)로 사용될 수 있다. 또한 상기 싱크로너스 디램의 리프레쉬 방식에 따라 상기 LSB와 MSB는 그 순서를 변경할 수 있다.
도 4는 상기 도 3에 도시된 단위 로오·컬럼 카운터를 구현한 회로도로서, 801은 게이트가 제7 NMOS형 트랜지스터(MN7) 게이트 단자와 접속되는 제1 PMOS형 트랜지스터(MP1)와 게이트가 제1 인버터(IV1) 입력단자와 접속되는 제1 NMOS형 트랜지스터(MN1)로 구성되어 상기 신호(Y-INC)를 노아 게이트(NR1)의 일측 입력단자로 전달하는 트랜스미션 게이트(TG1)와, 입력단자가 상기 제1 NMOS형 트랜지스터(MN1) 게이트 단자와 접속되고 출력단이 상기 제7 NMOS형 트랜지스터(MN7) 게이트 단자와 접속되어 상기 신호(YCNT-1)를 상기 제7 NMOS형 트랜지스터(MN7) 게이트 단자 및 상기 제1 PMOS형 트랜지스터(MP1) 게이트 단자로 반전시켜 전달하는 제1 인버터(IV1)와, 게이트가 상기 제1 인버터(IV1) 출력단에 접속되고 상기 노아 게이트(NR1) 일측 입력단과 접지전압 단자 사이에 접속된 제7 NMOS형 트랜지스터(MN7)와, 게이트가 제8 NMOS형 트랜지스터(MN8) 게이트 단자와 접속되는 제2 PMOS형 트랜지스터(MP2)와, 게이트가 제2 인버터(IV2) 입력단자와 접속되는 제2 NMOS형 트랜지스터(MN2)로 구성되어 상기 신호(X-INC)를 상기 노아 게이트(NR1) 타측 단자로 전달하는 트랜스미션 게이트(TG2)와, 입력단자가 상기 제2 NMOS형 트랜지스터(MN2) 게이트 단자와 접속되고 출력단이 상기 제8 NMOS형 트랜지스터(MN8) 게이트 단자 및 상기 제2 PMOS형 트랜지스터(MP2) 게이트 단자에 접속되어 상기 신호(XCNT-1)를 상기 제8 NMOS형 트랜지스터(MN8) 게이트 단자 및 상기 제2 PMOS형 트랜지스터(MP2) 게이트 단자로 반전시켜 전달하는 제2 인버터(IV2)와, 게이트가 상기 제2 인버터(IV2) 출력단에 접속되고 상기 노아 게이트(NR1) 타측 입력단자와 접지전압 단자 사이에 접속되는 제8 NMOS형 트랜지스터(MN8)와, 상기 두신호(Y-INC,X-INC)를 입력으로 하여 상기 신호(C#)를 출력하는 노아 게이트(NR1)와, 상기 노아 게이트(NR1)의 출력신호를 반전시켜 상기 신호(C)를 출력하는 제3 인버터(IV3)로 구성된다.
801은 상기 신호(Y-INC,X-INC) 및 이전 단계의 단위 로오·컬럼 카운터의 출력신호(YCNT-1, XCNT-1) 또는 상기 전 단계의 앤드 게이트 출력신호를 입력으로 하여 출력신호(C,C#)를 발생시킨다.
802는 상기 신호(YADDR)를 반전시켜 트랜스 미션 게이트(TG3)로 출력하는 제4 인버터(IV4)와, 게이트로 상기 신호(YSET)가 인가되는 제3 NMOS형 트랜지스터(MN3)와 게이트로 제5 인버터(IV5) 출력신호가 인가되는 제3 PMOS형 트랜지스터(MP3)로 구성되어 상기 제4 인버터(IV4) 출력신호(s802a)를 803의 입력단자(X1)로 전달하는 트랜스 미션 게이트(TG 3)와, 상기 신호(YSET)를 반전시켜 상기 제3 PMOS형 트랜지스터(MP3) 게이트 단자로 출력하는 제5 인버터(IV5)로 구성된다.
802는 상기 신호(YSET,YADDR)를 입력으로 하여 출력신호(X1)를 발생시킨다.
804는 상기 신호(XSET)를 반전시켜 제4 PMOS형 트랜지스터(MP4) 게이트 단자로 출력하는 제7 인버터(IV7)와, 게이트가 상기 제7 인버터(IV7) 출력단에 접속되는 제4 PMOS형 트랜지스터(MP4)와 게이트가 상기 제7 인버터(IV7) 입력단자에 접속되는 제4 NMOS형 트랜지스터(MN4)로 구성되어 제6 인버터(IV6) 출력신호(s803c)를 803의 입력단자(X1)로 전달하는 트랜스 미션 게이트(TG4)와, 입력단자가 제8 인버터(IV8) 출력단 또는 제9 인버터(IV9) 입력단에 접속되고 출력단자가 상기 트랜스 미션 게이트(TG4) 입력단에 접속되는 제6 인버터(IV6)와, 상기 신호(REF-EN)를 반전시켜 제5 NMOS형 트랜지스터(MN5) 게이트 단자로 출력하는 제10 인버터(IV10)와, 게이트가 상기 제10 인버터(IV10) 출력단에 접속되는 제5 NMOS형 트랜지스터(MN5)와 게이트로 상기 신호(REF-EN)가 인가되는 제5 PMOS형 트랜지스터(MP5)로 구성되어 상기 803의 신호(X4)를 상기 제8 인버터(IV8) 입력단자로 전달하는 트랜스 미션 게이트(TG5)와, 입력단자가 상기 트랜스 미션 게이트(TG5) 출력단자에 접속되고 출력단자가 상기 제6 인버터(IV6) 입력단 또는 상기 제9 인버터(IV9) 입력단에 접속되는 제8 인버터(IV8)와, 상기 제8 인버터(IV8)와 병렬로 래치를 형성하는 제9 인버터(IV9)와, 상기 제6 인버터(IV6) 입력단자 또는 상기 제8 인버터(IV8) 출력단에 접속되는 상기 신호(XCNTi)를 출력하는 출력단자로 구성된다.
804는 상기 신호(XSET,REF-EN)과 803의 출력신호(X4)를 입력으로 하여 상기 신호(X1)와 그 출력을 같이 하며 또한 상기 로오 어드레스가 디코더(300)의 입력신호중 하나인 XCNTi를 발생시킨다.
803은 상기 802의 트랜스 미션 게이트(TG3) 출력단자 또는 상기 804의 트랜스 미션 게이트(TG4) 출력단자에 입력단자가 접속되고 트랜스 미션 게이트(TG6)의 입력단자에 출력단자가 접속되는 제11 인버터(IV11)와, 상기 제11 인버터(IV11) 출력단자와 상기 트랜스 미션 게이트(TG3) 또는 상기 트랜스 미션 게이트(TG4) 출력단자 사이에 접속되는 트라이 스테이트 인버터(TR12)와, 게이트로 상기 신호(C#)가 인가되는 제6 NMOS형 트랜지스터(MN6)와 게이트로 상기 신호(C)가 인가되는 제6 PMOS형 트랜지스터(MP6)로 구성되어 상기 제11 인버터(IV11) 출력신호를 제12 인버터(IV12) 입력단자로 전달하는 트랜스 미션 게이트(TG6)와, 입력단자가 상기 트랜스 미션 게이트(TG6) 출력단자에 접속되고 출력단자가 제13 인버터(IV13) 입력단자에 접속되는 제12 인버터(IV12)와, 상기 제12 인버터(IV12) 출력단과 입력단 사이에 접속되는 트라이 스테이트 인버터(TR13)와, 상기 제12 인버터(IV12) 출력단과 상기 802의 트랜스 미션 게이트(TG3) 출력단자 사이에 접속되는 트라이 스테이트 인버터(TR11)와, 상기 제12 인버터(IV12) 출력신호를 반전시켜 상기 신호(YCNTi)를 출력하는 제13 인버터(IV13)로 구성된다.
803은 상기 신호(X1)와 상기 신호(C,C#)를 입력으로 하여 상기 컬럼 어드레스 디코더(500)의 입력신호중 하나인 YCNTi를 발생시키며 또한 상기 YCNTi는 다음 단계의 단위 로오·컬럼 카운터의 입력 또는 상기 앤드 게이트들 중 하나로 입력된다.
805는 상기 803에서 사용된 트라이 스테이트 인버터(Tri-State Inverter)인 TR11, TR12, TR13을 MOSFET 형태로 구현한 회로도이다.
상기 도 4의 회로 동작을 자세히 설명하면 다음과 같다.
첫째로 상기 싱크로너스 디램이 버스트 라이트·리드 동작을 할 때 상기 신호(XSET,X-INC)는 로직 로우 상태를 유지하고 상기 신호(REF-EN)는 로직 하이 상태를 갖게 되어 이전 단계의 단위 로오·컬럼 카운터 출력(XCNT-1)이 로직 로우 상태 또는 로직 하이 상태를 갖더라도 노드(S801c)는 항상 로직 로우 상태를 유지하게 된다. 따라서 노아 게이트(NR1)는 노드(S801a)의 컨트롤을 받게 되며 NMOS형 트랜지스터(MN4)와 PMOS형 트랜지스터(MP4)로 구성된 트랜스 미션 게이트 TG4는 오프 상태(노드 S804c와 노드 X1은 단절)가 되고 또한 NMOS형 트랜지스터(MN5)와 PMOS형 트랜지스터(MP5)로 구성된 트랜스 미션 게이트 TG5도 오프 상태(노드 S804a와 노드 X4는 단절)가 되어 803은 804와 단절된다. 그리고 상기 신호(YSET)는 상기 싱크로너스 디램에 버스트 라이트·리드 커맨드가 입력되었을 때 한번의 포지티브 고우잉 펄스(Positive Going Pulse)를 발생시켜 외부에서 입력되는 컬럼 어드레스 YADDR(이 신호는 상기 컨트롤/어드레스 입력장치(100)의 출력임)의 상태를 노드(X1)에 전달하게 되고 상기 신호(Y-INC)는 이전 단계의 단위 로오·컬럼 카운터 출력신호 또는 상기 앤드 게이트 출력신호(YCNT-1)가 로직 하이 상태일 때만 노드 S801a에 전달되고 로직 로우 상태일 때는 전달이 되지 않는다. 따라서 상기 신호(Y-INC)는 상기 신호(YCN-1)의 상태가 로직 하이일때 노드 S801a를 통해 노아 게이트(NR1)의 출력(C#)에 네거티브 고우잉 펄스(Negative Going Pulse)를 발생시키고 인버터(I3)를 통해 신호(C)를 포지티브 고우잉 펄스로 만들어 803에서 X1, X2, X3, X4 노드들을 각기 상태 이전시킨다. 이와 관련한 동작 타이밍을 도 5에 도시하였다.
두번째로 상기 싱크로너스 디램이 리프레쉬 모드로 진입하였을 경우 상기 신호(YSET,Y-INC)는 로직 로우 상태를 유지하여 NMOS형 트랜지스터(MN3)과 PMOS형 트랜지스터(MP3)로 구성된 트랜스 미션 게이트 TG3은 오프 상태가 되어 상기 신호(YCNT-1)가 로직 로우 또는 로직 하이이더라도 노드 S801a는 로직 로우 상태를 유지하게 되어 노아 게이트(NR1)는 노드 S801c의 컨트롤을 받게 된다. 상기 신호(XSET)는 상기 싱크로너스 디램에 리프레쉬 커맨드가 입력되었을 때 포지티브 고우잉 펄스를 갖게 되는데 이는 NMOS형 트랜지스터(MN4)와 PMOS형 트랜지스터(MP4)로 구성된 트랜스 미션 게이트 TG4를 온시켜서 인버터(I8)와 인버터(I9)에 의해 래치되어 있는 신호(XCNTi)를 노드(X1)에 전달하게 된다. 이때 신호(REF-EN)는 아직 로우 상태를 유지하고 있으므로 노드(X4)의 신호는 노드 S804a로 전달되지 않는다. 다음으로 상기 신호(X-INC)가 상기 신호(XSET)에서 특정한 시간동안 지연되어 포지티브 고우잉 펄스를 발생시키게 되면 신호(XCNT-1)의 상태에 따라 노드 S801c에 X-INC 신호를 받아들이거나 또는 로직 로우 상태를 갖게 된다. 만약 노드 S801c가 로직 로우 상태이면 신호(C,C#)는 각각 포지티브 고우잉 펄스와 네거티브 고우잉 펄스를 갖게 되어 카운터 회로부 803은 각각 노드 X1, X2, X3, X4가 상태전이를 하게 된다. 그리고 상기 신호(REF-EN)가 로직 로우 레벨로 트랜지션하게 되어 상기 노드 X4의 상태를 노드 S804a에 전달하게 되고 이는 신호(XCNTi)로 출력된다. 이와 관련한 동작 타이밍도를 상기 도 6에 도시하였다.
이상에서 설명한 바와 같이, 로오 어드레스 카운터와 컬럼 어드레스 카운터를 하나의 동일한 카운터로 구현하게 되면 리프레쉬 모드때의 내부 로오 어드레스 발생 시간과 버스트 라이트·리드 모드때의 내부 컬럼 어드레스 발생 시간을 클럭과 동기시킬시킬 수 있게 되어 전반적인 싱크로너스 디램의 동작이 간략화되고 칩의 면적이 감소되며 동작 파형의 시뮬레이션 시간이 줄어드는 효과가 있다.
본 발명은 또한 싱크로너스 디램 외에 로오 어드레스와 컬럼 어드레스를 각각 따로 카운트하는 모든 반도체 메모리 장치에 적용가능하다.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (3)

  1. 반도체 메모리 장치에 있어서,
    어드레스 및 컨트롤 신호에 의해 제어되는 컨트롤/어드레스 입력장치와,
    상기 컨트롤/어드레스 입력장치의 출력신호에 의해 동작되는 로오·컬럼 어드레스 카운터와,
    상기 컨트롤/어드레스 입력장치 및 상기 로오·컬럼 어드레스 카운터의 출력신호를 입력하는 컬럼 어드레스 디코더와,
    상기 컨트롤/어드레스 입력장치의 출력신호 및 상기 로오·컬럼 어드레스 카운터의 출력신호를 입력하는 로오 어드레스 디코더와,
    상기 로오 어드레스 디코더 및 컬럼 어드레스 디코더의 출력신호에 의해 동작하는 메모리 셀 어레이를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 로오·컬럼 어드레스 카운터는 컬럼 컨트롤 신호 및 로오 컨트롤 신호를 입력받아 제1 컬럼 카운트 신호 및 제1 로오 카운트 신호를 출력하는 제1 단위 로오·컬럼 카운터와,
    상기 컬럼 컨트롤 신호 및 상기 로오 컨트롤 신호와 상기 제1 컬럼 카운트 신호 및 제1 로오 카운트 신호를 입력받아 제2 컬럼 카운트 신호 및 제2 로우 컨트롤 신호를 출력하는 제2 단위 로오·컬럼 카운터와,
    상기 제1 컬럼 카운트 신호 및 상기 제2 컬럼 카운트 신호를 논리 연산하여 제3 단위 로오·컬럼 카운터 및 제3 앤드 게이트 일측 단자로 출력하는 제1 앤드 게이트와,
    상기 제1 로오 카운트 신호 및 상기 제2 로오 카운트 신호를 논리 연산하여 제3 단위 로오·컬럼 카운터 및 제4 앤드 게이트 일측 단자로 출력하는 제2 앤드 게이트와,
    상기 컬럼 컨트롤 신호 및 상기 로오 컨트롤 신호와 상기 제1 앤드 게이트 및 상기 제2 앤드 게이트 출력신호를 입력받아 제2 컬럼 카운트 신호 및 제3 로오 카운트 신호를 출력하는 제3 단위 로오·컬럼 카운터와,
    상기 제1 앤드 게이트 출력신호 및 상기 제3 컬럼 카운트 신호를 입력받아 제5 앤드 게이트 일측 단자 및 제4 단위 로오·컬럼 카운터로 출력하는 제3 앤드 게이트와,
    상기 제2 앤드 게이트 출력신호 및 상기 제3 로오 카운트 신호를 논리 연산하여 제4 단위 로오·컬럼 카운터 및 제6 앤드 게이트 일측 단자로 출력하는 제4 앤드 게이트와,
    상기 컬럼 컨트롤 신호 및 상기 로오 컨트롤 신호와 제(2n-3) 앤드 게이트 출력신호 및 제(2n-2) 앤드 게이트 출력신호를 입력받아 제n 컬럼 카운트 신호 및 제n 로오 카운트 신호를 출력하는 제n 로오·컬럼 카운터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 단위 로오·컬럼 카운터는 컬럼 카운트 신호에 의해 제어되어 컬럼 인크리먼트 신호를 노아 게이트 일측 단자로 출력하는 제1 트랜스미션게이트와,
    로오 카운트 신호에 의해 제어되어 로오 인크리먼트 신호를 상기 노아 게이트 타측 단자로 출력하는 제2 트랜스미션게이트와,
    상기 컬럼 인크리먼트 신호 및 상기 로오 인크리먼트 신호를 논리 연산하여 트라이 스테이트 인버터를 제어하는 신호를 출력하는 노아 게이트와,
    단위 로오·컬럼 카운터들을 초기화시키는 신호에 의해 제어되어 버스트 라이트·리드 동작의 시작 어드레스를 제1 트라이 스테이트 인버터 및 제4 트랜스미션게이트 출력단으로 출력하는 제3 트랜스미션 게이트와,
    단위 로오·컬럼 카운터들을 리프래쉬 어드레스로 초기화하는 신호에 의해 제어되어 제5 트랜스미션게이트 출력신호를 출력하는 제4 트랜스미션게이트와,
    리프레쉬 인에이블 신호에 의해 제어되어 상기 제1 트라이 스테이트 인버터 출력신호를 상기 제4 트랜스미션게이트 및 로오 카운트로 신호를 출력하는 제5 트랜스미션게이트와,
    상기 제3 트랜스미션게이트 및 제4 트랜스미션게이트 출력신호를 입력으로 하여 컬럼 카운트 신호를 출력하는 제1, 제2, 제3 트라이 스테이트 인버터 및 제6 트랜스미션게이트를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
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