KR20030091657A - 반도체 기억 장치 - Google Patents

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KR20030091657A
KR20030091657A KR10-2003-0004035A KR20030004035A KR20030091657A KR 20030091657 A KR20030091657 A KR 20030091657A KR 20030004035 A KR20030004035 A KR 20030004035A KR 20030091657 A KR20030091657 A KR 20030091657A
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Abstract

반도체 기억 장치는 셀프 리프레쉬시의 리프레쉬 주기를 결정하는 리프레쉬 타이머(38)를 포함하며, 리프레쉬 타이머(38)는, 전압 조정 회로(51)와, 링 발진기(52)와, 카운터(53)로 이루어진다. 전압 조정 회로(51)는, 정(正)의 온도 특성을 갖는 바이어스 전압 BIASS를 발생한다. 링 발진기(52)는, 바이어스 전압 BIASS에 따라 펄스 신호 PHY0의 발진 주기를 변화시킨다. 카운터(53)는, 펄스 신호 PHY0를 소정 수 카운트하여, 리프레쉬 동작을 실행하기 위한 리프레쉬 신호 PHYS를 발생한다. 그 결과, 반도체 기억 장치는, 온도 변화에 따라 리프레쉬 주기를 변화시켜, 적절한 리프레쉬 주기로 리프레쉬 동작을 실행한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE REQUIRING REFRESH OPERATION}
본 발명은, 반도체 기억 장치에 관한 것으로, 특히, 리프레쉬 동작이 필요한 반도체 기억 장치에 관한 것이다.
전자 기기의 소형화 및 저소비 전력화에 따라, 이들 전자 기기에 탑재되는 반도체 기억 장치에 대한 저소비 전력화의 요구가 엄격하게 되어 있다. 특히, 반도체 기억 장치의 대표격의 하나인 DRAM(Dynamic Random Access Memory)에 있어서는, 데이터 유지를 위한 리프레쉬 동작이 상시 필요하기 때문에, 리프레쉬 동작을 적절한 주기로 실행함으로써, 소비 전력을 대폭 저감하는 것도 가능하다.
DRAM에 있어서의 리프레쉬 동작에서는, 리프레쉬 대상으로 되는 메모리 셀의 각각에 있어서, 데이터의 판독, 증폭 및 재기입이 주기적으로 실행되어, 기억 데이터가 유지된다. 일반적으로, 리프레쉬 동작에 있어서는, 행 어드레스에서 선택된 워드선에 접속되는 메모리 셀 모두가 동시에 리프레쉬된다.
또한, 종래의 DRAM에서는, 전지 백업 기간 등에 대응하는 스탠바이 모드로서, 기억 데이터를 유지하기 위한 소위 셀프 리프레쉬 모드가 구비되어 있다. 이 셀프 리프레쉬 모드에서는, 리프레쉬 대상으로 되는 행 어드레스가 내부에서 자동 발생되어, 워드선의 전환이 DRAM 내부에서 자동적으로 실행된다. 또한, 내부의 리프레쉬 타이머에 의해서 주기적으로 발생되는 리프레쉬 신호에 따라서, 리프레쉬 동작이 소정의 리프레쉬 주기마다 순차적으로 실행된다.
리프레쉬 동작이 실행되는 리프레쉬 주기는, 메모리 셀이 데이터를 유지할 수 있는 시간에 의해서 정해지고, 이 데이터 유지 시간은, 메모리 셀의 리크 전류에 의존한다. 메모리 셀의 리크 전류는, 온도 변화에 민감한 메모리 셀에서는, 100℃의 온도 증가로 3자리수 미만으로 증가한다. 따라서, 리프레쉬 주기는, 온도에 따라 적절하게 설정될 필요가 있다.
종래의 DRAM에 있어서의 셀프 리프레쉬에서는, 온도 변화에 따라 리프레쉬 주기를 적절하게 내부 조정할 수 없고, 고온으로 메모리 셀의 데이터 유지를 보증하기 때문에, 고온시의 실력에 맞추어 리프레쉬 주기가 설정되어 있었다. 이 때문에, 저온시에 있어서 불필요한 빈도로 리프레쉬 동작이 실행되어, 리프레쉬 동작시의 소비 전력이 필요 이상으로 커져 있었다. 또한, 온도 의존성을 갖는 회로를 구비하는 DRAM이더라도, 고온시 및 저온시의 쌍방에 있어서, 리프레쉬 주기를 소망하는 주기로 내부 조정하는 것은 곤란하였다. 또, 여기서 「고온」이란, 일반적으로 70∼80℃ 혹은 그 이상의 온도를 나타내고, 이것에 대응하여 「저온」이란, 실온 혹은 그 이하의 온도를 나타내고 있다.
또한, 상술한 바와 같이, 셀프 리프레쉬시의 리프레쉬 주기는, 메모리 셀에 있어서의 데이터 유지를 보증하고, 또한, 불필요하게 전력을 소비하지 않도록 적절하게 정해질 필요가 있어, 반도체 기억 장치의 실력에 맞추어 조정 회로에 의해서 조정된다. 그리고, 리프레쉬 주기를 조정함에 있어서는, 리프레쉬 주기를 측정할 필요가 있다.
그러나, 종래의 DRAM에서는, 셀프 리프레쉬시에 리프레쉬 주기를 측정하기 위한 회로를 구비하고 있더라도, 예를 들면, 오실로스코프 등의 파형 측정 장치를 통상 사용하고 있지 않는 단자에 접속하여 측정할 필요가 있거나, 혹은, 적절한 파형 측정 장치가 없거나, 또는, 그 접속에 손이 많이 가는 등, 리프레쉬 주기를 용이하게 측정할 수 없었다.
그래서, 본 발명은, 이러한 과제를 해결하기 위해서 이루어진 것으로서, 그 목적은, 온도 변화에 따라 리프레쉬 주기를 변화시켜, 적절한 리프레쉬 주기로 리프레쉬 동작을 실행하는 반도체 기억 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은, 셀프 리프레쉬시의 리프레쉬 주기를 용이하게 측정할 수 있는 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체 구성을 나타내는 개략 블록도,
도 2는 도 1에 나타내는 리프레쉬 타이머를 기능적으로 설명하기 위한 기능 블록도,
도 3은 도 2에 나타내는 전압 조정 회로를 기능적으로 설명하기 위한 기능 블록도,
도 4는 도 3에 나타내는 정전류 회로의 구성을 나타내는 회로도,
도 5는 도 3에 나타내는 온도 보정 회로의 구성을 나타내는 회로도,
도 6은 도 3에 나타내는 바이어스 전압 출력 회로의 구성을 나타내는 회로도,
도 7은 도 2에 나타내는 링 발진기의 구성을 나타내는 회로도,
도 8은 리프레쉬 타이머에 의해서 결정되는 리프레쉬 주기의 온도 의존을 나타내는 도면,
도 9는 바이어스 전압 출력 회로의 그 밖의 구성을 나타내는 회로도,
도 10은 본 발명의 실시예 2에 따른 반도체 기억 장치의 전체 구성을 나타내는 개략 블록도,
도 11은 도 10에 나타내는 제어 회로에 포함되는, 셀프 리프레쉬 활성화 신호를 생성하는 신호 생성 회로의 구성을 나타내는 회로도,
도 12는 도 10에 나타내는 입출력 제어 회로에 포함되는 PHY_MONI 신호 발생 회로의 구성을 나타내는 회로도,
도 13은 도 10에 나타내는 입출력 제어 회로에 포함되는 DB 출력 회로의 구성을 나타내는 회로도,
도 14는 셀프 리프레쉬 주기 측정시에 있어서의 주요한 신호의 파형을 나타내는 제 1 타이밍차트,
도 15는 셀프 리프레쉬 주기 측정시에 있어서의 주요한 신호의 파형을 나타내는 제 2 타이밍차트.
도면의 주요 부분에 대한 부호의 설명
10, 11 : 반도체 기억 장치12 : 제어 신호 단자
14 : 어드레스 단자16 : 데이터 입출력 단자
18 : 제어 신호 버퍼20 : 어드레스 버퍼
22 : 입출력 버퍼24 : 제어 회로
26 : 행 어드레스 디코더28 : 열 어드레스 디코더
30, 30A : 입출력 제어 회로32 : 센스 앰프
34 : 메모리 셀 어레이
36 : 리프레쉬 제어 회로
38 : 리프레쉬 타이머
40 : 리프레쉬 어드레스 발생 회로
51 : 전압 조정 회로
52 : 링 발진기
53 : 카운터
61, 61A, 62, 62A : 조정부
63, 71 : NOR 게이트
64 : EMRS 설정부
65 : EMRS 보정부
72, 73, 77, 79, 81, 82, Iv1∼Ivn : 인버터
74∼76, 78, 80 : NAND 게이트
511, 5l2 : 정전류 회로
513 : 온도 보정 회로
514, 514A : 바이어스 전압 출력 회로
Rl, R2 : 저항
P1∼Pn : P 채널 MOS 트랜지스터
N1∼Nn : N 채널 MOS 트랜지스터
ND1∼ND12 : 노드
본 발명에 의하면, 반도체 기억 장치는, 행렬 형상으로 배치된 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 복수의 메모리 셀에 기억되는 기억 정보를 유지하기 위해 주기적으로 리프레쉬 동작을 실행하는 리프레쉬 제어 회로를 구비하며, 리프레쉬 제어 회로는, 리프레쉬 주기를 결정하여, 리프레쉬 주기마다 리프레쉬 신호를 발생하는 리프레쉬 타이머와, 리프레쉬 동작의 대상으로 되는 메모리 셀 행을 지정하기 위한 리프레쉬 행 어드레스를 리프레쉬 신호에 따라 순차적으로 발생하는 리프레쉬 어드레스 발생 회로를 포함하며, 리프레쉬 타이머는, 온도의 저하에 따라서, 차동 증폭 회로를 이용하여 출력 전압을 조정하는 전압 조정 회로와,전압 조정 회로로부터 출력 전압을 수신하여, 출력 전압이 낮게 되는 것에 따라서 발생 주기가 길게 되는 내부 신호를 발생하는 발진 회로와, 내부 신호에 근거하여 리프레쉬 신호를 발생하는 리프레쉬 신호 발생 회로로 이루어진다.
본 발명에 따른 반도체 기억 장치에 있어서는, 리프레쉬 타이머는, 온도 변화에 따라 동작하는 차동 증폭 회로로 구성되는 전압 조정 회로가 출력하는 출력 전압에 근거하여, 온도 저하에 따라 리프레쉬 주기를 길게 한다.
따라서, 본 발명에 따른 반도체 기억 장치에 의하면, 고온시부터 저온시까지, 적절하고 또한 안정한 리프레쉬 주기로 리프레쉬 동작이 실행되어, 리프레쉬 동작시의 소비 전력을 저감할 수 있다.
바람직하게는, 전압 조정 회로는, 온도가 소정값보다 낮게 되면, 출력 전압을 일정하게 한다.
바람직하게는, 전압 조정 회로는, 제 1 온도 특성을 갖는 제 1 저항의 저항값에 근거하여, 제 1 전압을 출력하는 제 1 정전류 회로와, 제 1 저항이 갖는 온도 구배보다도 크고, 정의 제 2 온도 특성을 갖는 제 2 저항의 저항값에 근거하여, 제 2 전압을 출력하는 제 2 정전류 회로와, 제 2 전압을 제 1 전압과 비교하고, 그 비교 결과에 근거하여 정의 온도 특성을 갖는 제 3 전압을 출력하는 온도 보정 회로와, 리프레쉬 주기의 온도 특성에 적합하도록 제 3 전압을 변환하여 출력 전압을 출력하는 바이어스 전압 출력 회로로 이루어진다.
또한, 본 발명에 의하면, 반도체 기억 장치는, 행렬 형상으로 배치된 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 복수의 메모리 셀에 기억되는 기억 정보를 유지하기 위해 주기적으로 리프레쉬 동작을 실행하는 리프레쉬 제어 회로와, 리프레쉬 주기 측정 모드시, 해당 반도체 기억 장치에 지시되는 제 1 커맨드에 따라 측정 신호를 발생하는 측정 회로와, 측정 신호를 외부에 출력하는 출력 회로를 구비하며, 리프레쉬 제어 회로는, 리프레쉬 주기를 결정하여, 리프레쉬 주기마다 리프레쉬 신호를 발생하는 리프레쉬 타이머와, 리프레쉬 동작의 대상으로 되는 메모리 셀 행을 지정하기 위한 리프레쉬 행 어드레스를 리프레쉬 신호에 따라 순차적으로 발생하는 리프레쉬 어드레스 발생 회로를 포함하며, 리프레쉬 타이머는, 리프레쉬 주기 측정 모드시, 해당 반도체 기억 장치에 지시되는 제 2 커맨드에 따라서, 리프레쉬 신호를 발생하기 위한 카운트를 개시하고, 측정 회로는, 제 2 커맨드에 근거하여 리프레쉬 주기 후에 리프레쉬 타이머에 의해서 발생되는 리프레쉬 신호를 수신하고, 제 1 커맨드를 수신하기 전에 리프레쉬 신호를 수신하고 있을 때, 측정 신호를 제 1 논리 레벨로 출력 회로에 출력하며, 제 1 커맨드를 수신하기 전에 리프레쉬 신호를 수신하고 있지 않을 때, 측정 신호를 제 2 논리 레벨로 출력 회로에 출력한다.
본 발명에 따른 반도체 기억 장치에 있어서는, 측정 회로는, 리프레쉬 주기 측정 모드시, 제 2 커맨드에 근거하여 리프레쉬 주기 후에 발생되는 리프레쉬 신호를 수신하는 타이밍과, 제 1 커맨드를 수신하는 타이밍과의 전후에 의해서 논리 레벨이 상이한 측정 신호를 발생한다.
따라서, 본 발명에 따른 반도체 기억 장치에 의하면, 제 2 커맨드를 시프트시켜, 측정 신호의 논리 레벨이 변화되었을 때의 제 1 및 제 2 커맨드 사이의 시간을 측정함으로써, 용이하게 리프레쉬 주기를 측정할 수 있다.
(발명의 실시예)
이하, 본 발명의 실시예에 대해, 도면을 참조하면서 상세하게 설명한다. 또, 도면 중 동일 또는 상당 부분에는 동일 부호를 부여하여 그 설명은 반복하지 않는다.
(실시예 1)
도 1은, 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체 구성을 나타내는 개략 블럭도이다.
도 1을 참조하면, 반도체 기억 장치(10)는, 제어 신호 단자(12)와, 어드레스 단자(14)와, 데이터 입출력 단자(16)를 구비한다. 또한, 반도체 기억 장치(10)는, 제어 신호 버퍼(18)와, 어드레스 버퍼(20)와, 입출력 버퍼(22)를 구비한다. 또한, 반도체 기억 장치(10)는, 제어 회로(24)와, 행 어드레스 디코더(26)와, 열 어드레스 디코더(28)와, 입출력 제어 회로(30)와, 센스 앰프(32)와, 메모리 셀 어레이(34)와, 리프레쉬 제어 회로(36)를 구비한다. 리프레쉬 제어 회로(36)는, 리프레쉬 타이머(38)와, 리프레쉬 어드레스 발생 회로(40)을 포함한다.
메모리 셀 어레이(34)는, 메모리 셀이 행렬 형상으로 배치된 기억 소자군이며, 각각이 독립하여 동작이 가능한 4개의 뱅크로 이루어진다. 또한, 메모리 셀 어레이(34)가 4개의 뱅크로부터 구성되는 것에 대응하여, 행 어드레스 디코더(26),열 어드레스 디코더(28), 입출력 제어 회로(30) 및 센스 앰프(32)도 4 세트씩 구비된다.
제어 신호 단자(12)는, 칩 셀렉트 신호 /CS, 행 어드레스 스트로브 신호 /RAS, 열 어드레스 스트로브 신호 /CAS 및 라이트 인에이블 신호 /WE의 커맨드 제어 신호를 수신한다. 제어 신호 버퍼(18)는, 칩 셀렉트 신호 /CS, 행 어드레스 스트로브 신호 /RAS, 열 어드레스 스트로브 신호 /CAS 및 라이트 인에이블 신호 /WE를 제어 신호 단자(12)로부터 취입하여 래치하고, 제어 회로(24)에 출력한다.
어드레스 단자(14)는, 어드레스 신호 A0∼An(n은 자연수) 및 뱅크 어드레스 신호 BA0, BA1을 수신한다. 어드레스 버퍼(20)는, 도시되지 않는 행 어드레스 버퍼 및 열 어드레스 버퍼를 포함한다. 어드레스 버퍼(20)의 행 어드레스 버퍼는, 어드레스 신호 A0∼An 및 뱅크 어드레스 신호 BA0, BA1을 취입하여 래치하고, 뱅크 어드레스 신호 BA0, BA1로 지시되는 뱅크에 대응하는 행 어드레스 디코더(26)에 행 어드레스 신호 RA를 출력한다. 또한, 어드레스 버퍼(20)의 열 어드레스 버퍼는, 어드레스 신호 A0∼An 및 뱅크 어드레스 신호 BA0, BA1을 취입하여 래치하고, 뱅크 어드레스 신호 BA0, BA1로 지시되는 뱅크에 대응하는 열 어드레스 디코더(28)에 열 어드레스 신호 CA를 출력한다.
데이터 입출력 단자(16)는, 반도체 기억 장치(10)에 있어서 기입 판독되는 데이터를 외부와 교환하는 단자로서, 데이터 기입시에는 외부로부터 입력되는 데이터 DQ0∼DQi(i는 자연수)를 수신하며, 데이터 판독시에는 데이터 DQ0∼DQi를 외부에 출력한다. 입출력 버퍼(22)는, 데이터 기입시에는, 데이터 DQ0∼DQi를 취입하여 래치하고, 내부 데이터 IDQ를 입출력 제어 회로(30)에 출력한다. 한편, 입출력 버퍼(22)는, 데이터 판독시에는, 입출력 제어 회로(30)로부터 수신하는 내부 데이터 IDQ를 데이터 입출력 단자(16)에 출력한다.
제어 회로(24)는, 제어 신호 버퍼(18)로부터 커맨드 제어 신호를 수신하고, 그 커맨드 제어 신호에 근거하여 행 어드레스 디코더(26), 열 어드레스 디코더(28) 및 입출력 버퍼(22)를 제어한다. 또한, 제어 회로(24)는, 셀프 리프레쉬 동작시, 셀프 리프레쉬 활성화 신호 SELF_ON을 리프레쉬 타이머(38)에 출력한다.
행 어드레스 디코더(26)는, 어드레스 버퍼(20)로부터 수신하는 행 어드레스 신호 RA에 근거하여, 메모리 셀 어레이(34)상의 워드선을 선택하기 위한 신호 RAD를 생성한다. 그리고, 행 어드레스 디코더(26)는, 신호 RAD에 근거하여 행 어드레스를 디코드하고, 그 디코드한 행 어드레스에 대응하는 메모리 셀 어레이(34)의 워드선을 선택한다. 그리고, 도시되지 않는 워드 드라이버에 의해서, 선택된 워드선이 활성화된다.
또한, 열 어드레스 디코더(28)는, 어드레스 버퍼(20)로부터 수신하는 열 어드레스 신호 CA에 근거하여 열 어드레스를 디코드하고, 그 디코드한 열 어드레스에 대응하는 메모리 셀 어레이(34)의 비트선쌍을 선택한다.
데이터 기입시에는, 입출력 제어 회로(30)는, 입출력 버퍼(22)로부터 수신하는 내부 데이터 IDQ를 센스 앰프(32)에 출력하고, 센스 앰프(32)는, 내부 데이터 IDQ의 논리 레벨에 따라서, 열 어드레스 디코더(28)에 의해서 선택된 비트선쌍을 전원 전압 Vcc 또는 접지 전압 GND로 프리차지한다. 이것에 의해서, 행 어드레스디코더(26)에 의해서 활성화된 워드선과, 열 어드레스 디코더(28)에 의해서 선택되어, 센스 앰프(32)에 의해서 프리차지된 비트선쌍에 접속되는 메모리 셀에 내부 데이터 IDQ의 기입이 실행된다.
한편, 데이터 판독시에는, 센스 앰프(32)는, 데이터 판독 전에 열 어드레스 디코더(28)에 의해서 선택된 비트선쌍을 전압 Vcc/2로 프리차지하고, 선택된 비트선쌍에 있어서 판독 데이터에 대응하여 발생하는 미소 전압 변화를 검출/증폭하고 판독 데이터의 논리 레벨을 판별하여, 입출력 제어 회로(30)에 출력한다. 그리고, 입출력 제어 회로(30)는, 센스 앰프(32)로부터 수신한 판독 데이터를 입출력 버퍼(22)에 출력한다.
메모리 셀 어레이(34)는, 상술한 바와 같이, 각각이 독립하여 동작이 가능한 4개의 뱅크로 이루어지고, 메모리 셀 어레이(34) 뱅크의 각각은, 행 방향으로 배열되는 워드선을 거쳐서 행 어드레스 디코더(26)와 접속되고, 또한, 열 방향으로 배열되는 비트선쌍을 거쳐서 센스 앰프(32)와 접속된다.
리프레쉬 제어 회로(36)는, 셀프 리프레쉬 모드시, 제어 회로(24)로부터의 지시에 근거하여, 리프레쉬 동작을 실행하는 행 어드레스(이하, 리프레쉬 행 어드레스 신호 /QAD라 칭함)를 생성하여, 행 어드레스 디코더(26)에 출력한다. 행 어드레스 디코더(26)는, 제어 회로(24)로부터의 지시에 근거하여, 통상 동작시에 있어서는, 어드레스 버퍼(20)로부터 수신하는 행 어드레스 신호 RA에 근거하여 메모리 셀 어레이(34)에 있어서의 워드선의 선택을 실행한다. 한편, 셀프 리프레쉬 모드시에 있어서는, 행 어드레스 디코더(26)는, 리프레쉬 제어 회로(36)로부터의 리프레쉬 행 어드레스 신호 /QAD에 근거하여 메모리 셀 어레이(34)에 있어서의 워드선의 선택을 실행한다.
리프레쉬 타이머(38)는, 제어 회로(24)로부터 수신하는 셀프 리프레쉬 활성화 신호 SELF_ON에 근거하여 활성화되어, 온도에 의해서 주기를 변화시킨 펄스 신호 PHY0을 내부 발생하고, 펄스 신호 PHY0에 근거하여 리프레쉬 신호 PHYS를 생성해서 리프레쉬 어드레스 발생 회로(40)에 출력한다. 리프레쉬 신호 PHYS는, 저온시의 리프레쉬 동작의 빈도가 불필요하게 많게 되지 않고, 또한, 메모리 셀 어레이(34)의 각 메모리 셀에 있어서 데이터의 유지를 보증할 수 있는 리프레쉬 간격과 메모리 셀 어레이(34)의 워드선 수를 고려하여 정해지는 소정의 리프레쉬 주기마다 활성화된다.
리프레쉬 어드레스 발생 회로(40)은, 리프레쉬 신호 PHYS에 따라 리프레쉬 행 어드레스를 갱신하여, 리프레쉬 동작의 대상으로 되는 메모리 셀 행을 순차적으로 변경한다. 구체적으로는, 리프레쉬 행 어드레스 신호 /QAD가, 리프레쉬 신호 PHYS에 따라 카운트 업되어 간다.
도 2는, 도 1에 나타낸 리프레쉬 타이머(38)를 기능적으로 설명하기 위한 기능 블럭도이다. 도 2를 참조하여, 리프레쉬 타이머(38)는, 전압 조정 회로(51)와, 링 발진기(52)와, 카운터(53)를 포함한다.
전압 조정 회로(51)는, 온도 의존성을 갖는 바이어스 전압 BIASS를 발생하여 링 발진기(52)에 출력한다. 구체적으로는, 전압 조정 회로(51)는, 온도 저하에 따라 바이어스 전압 BIASS를 낮게 하고, 소정의 온도 Ta 이하에서는, 바이어스 전압BIASS를 일정값으로 출력한다. 소정의 온도 Ta 이하에서 바이어스 전압 BIASS를 일정값으로 출력하는 것은, 이후 상세히 설명하지만, 저온시의 리프레쉬를 보증하기 위함이다.
링 발진기(52)는, 펄스 신호 PHY0을 주기적으로 발생하는 발진 회로로서, 전압 조정 회로(51)로부터 수신하는 바이어스 전압 BIASS에 따라 펄스 신호 PHY0의 발생 주기를 변화시킨다. 구체적으로는, 링 발진기(52)는, 바이어스 전압 BIASS가 낮게 됨에 따라서 펄스 신호 PHY0의 발생 주기를 길게 한다. 링 발진기(52)는, 제어 회로(24)로부터 수신하는 셀프 리프레쉬 활성화 신호 SELF_ON에 따라 활성화된다.
카운터(53)는, 링 발진기(52)로부터 수신하는 펄스 신호 PHY0을 소정 회수 카운트하여, 소정값을 초과하였을 때, 리프레쉬 신호 PHYS를 출력한다. 셀프 리프레쉬 동작은, 이 리프레쉬 신호 PHYS에 따라 실행된다.
리프레쉬 타이머(38)에 있어서는, 전압 조정 회로(51)는, 온도의 저하에 따라 바이어스 전압 BIASS를 낮게 하여 출력한다. 그렇게 하면, 링 발진기(52)는, 전압 조정 회로(51)로부터 수신하는 바이어스 전압 BIASS에 따라서, 펄스 신호 PHY0의 발진 주기를 길게 하고, 이것에 의해서, 카운터(53)로부터 출력되는 리프레쉬 신호 PHYS의 주기가 길게 된다.
그리고, 리프레쉬 타이머(38)에 있어서는, 저온시의 리프레쉬를 보증하기 위해서, 소정의 온도 Ta 이하에서는, 전압 조정 회로(51)는 바이어스 전압 BIASS를 일정값으로 한다. 이것에 의해서, 저온시의 리프레쉬 주기의 최대값이 정해져, 극저온으로 된 경우에 있어서도 리프레쉬가 보증된다.
도 3은, 도 2에 나타낸 전압 조정 회로(51)를 기능적으로 설명하기 위한 기능 블럭도이다. 도 3을 참조하여, 전압 조정 회로(51)는, 정전류 회로(511, 512)와, 온도 보정 회로(513)와, 바이어스 전압 출력 회로(514)로 이루어진다.
정전류 회로(511)는, 온도 의존성이 큰 저항을 내부에 갖고, 온도 의존성이 큰 전압 BIASN을 발생하여 온도 보정 회로(513)에 출력한다. 구체적으로는, 정전류 회로(511)는, 온도의 저하에 따라 전압 BIASN을 높게 한다.
정전류 회로(512)는, 온도 의존성이 작은 저항을 내부에 갖고, 전압 BIASN과 비교하여 온도 의존성이 작은 전압 BIASL을 발생하여 온도 보정 회로(513) 및 바이어스 전압 출력 회로(514)에 출력한다. 또, 이후에 설명하는 바와 같이, 전압 BIASN, BIASL은 바이어스 전압 BIASS의 발생에 이용되고, 바이어스 전압 BIASS에 따라 리프레쉬 주기 PHYS가 정해지지만, 전압 BIASL의 온도 의존성은 리프레쉬 주기 PHYS에 영향을 부여하지 않을 정도로 작고, 이하의 설명에 있어서는, 전압 BIASL의 온도 의존성은 없는 것으로 설명한다.
온도 보정 회로(513)는, 정전류 회로(511, 512)로부터 각각 출력된 전압 BIASN, BIASL에 근거하여, 정의 온도 특성을 갖는 전압 BIAST을 발생해서 바이어스 전압 출력 회로(514)에 출력한다. 여기서, 「정의 온도 특성」이란, 온도의 상승에 따라 전압이 높아지는 것을 의미한다.
바이어스 전압 출력 회로(514)는, 온도 보정 회로(513) 및 정전류 회로(512)로부터 각각 출력된 전압 BIAST, BIASL에 근거하여, 바이어스 전압 BIASS를 발생해서 링 발진기(52)로 출력한다. 바이어스 전압 출력 회로(514)는, 온도가 소정의 온도 Ta보다 높을 때는, 전압 BIAST, BIASL에 근거하여 온도 의존성을 갖는 바이어스 전압 BIASS를 출력하고, 온도가 소정의 온도 Ta 이하인 때에는, 온도 의존성이 없는 전압 BIASL에 근거하여 바이어스 전압 BIASS를 일정값으로 출력한다.
바이어스 전압 출력 회로(514)에 있어서는, 조정 신호 TA<1:3>에 의해서, 전압 BIAST로부터 바이어스 전압 BIASS로의 의존성을 조정할 수 있다. 즉, 조정 신호 TA<1:3>에 의해서, 바이어스 전압 BIASS의 온도 변화의 경사를 조정할 수 있다. 또한, 바이어스 전압 출력 회로(514)에 있어서는, 조정 신호 TB<1:3>에 의해서, 온도 의존성이 없는 전압 BIASL에 근거하여 정해지는 일정값의 바이어스 전압 BIASS를 조정할 수 있다. 즉, 조정 신호 TB<1:3>에 의해서, 리프레쉬 동작의 최대 주기에 대응하는 바이어스 전압 BIASS의 크기를 조정할 수 있다.
도 4는, 도 3에 나타낸 정전류 회로(511, 512)의 구성을 나타내는 회로도이다. 도 4를 참조하여, 정전류 회로(511)는, 전원 노드 VDD 및 P 채널 MOS 트랜지스터 P2의 사이에 접속되는 저항 R1과, 전원 노드 VDD 및 노드 ND1에 접속되고, 게이트가 노드 ND1에 접속되는 P 채널 MOS 트랜지스터 P1과, 노드 ND1 및 접지 노드 GND에 접속되고, 게이트가 노드 ND2에 접속되는 N 채널 MOS 트랜지스터 N1과, 저항 R1 및 노드 ND2에 접속되고, 게이트가 노드 ND1에 접속되는 P 채널 MOS 트랜지스터 P2와, 노드 ND2 및 접지 노드 GND에 접속되고, 게이트가 노드 ND2에 접속되는 N 채널 MOS 트랜지스터 N2로 이루어진다.
정전류 회로(512)는, 정전류 회로(511)에 있어서, 저항 R1 대신에 저항 R2가이용되고, 그 밖의 회로 구성에 대해서는 정전류 회로(511)와 동일하다.
정전류 회로(511)에 이용되는 저항 R1은, 온도 의존성을 갖는 저항으로서, 온도가 높아지면 저항값이 커지는 저항이다. 저항 R1은, 예를 들면, N형 웰에 의해서 구성된다. 이하, 정전류 회로(511)의 동작에 대해 간단히 설명한다. 온도가 저하하는 경우에 대하여 설명하면, 온도가 저하하면 저항 R1의 저항값이 작게 되어, 저항 R1을 흐르는 전류 Ia가 증가한다. 그렇게 하면, 노드 ND2의 전압이 상승하여, N 채널 MOS 트랜지스터 N1의 게이트 전압이 상승하기 때문에, 노드 ND1의 전압이 저하한다. 따라서, 전류 Ia가 더 증가하고, 노드 ND2의 전압 BIASN은, 온도가 저하하기 전에 비해 높아진다.
정전류 회로(512)에 이용되는 저항 R2는, 온도 의존성이 작은 저항이다. 저항 R2는, 예를 들면, 폴리 실리콘에 의해서 구성된다. 정전류 회로(512)에 있어서는, 온도 변화에 의해서 저항 R2의 저항값이 거의 변화하지 않기 때문에, 출력되는 전압 BIASL은, 온도에 관계없이 거의 일정값으로 된다.
이후에 설명하는 바와 같이, 저항 R1의 저항값는, 상술한 소정의 온도 Ta에서 저항 R2의 저항값과 동등하게 되도록 미리 설정해 둔다.
도 5는, 도 3에 나타낸 온도 보정 회로(513)의 구성을 나타내는 회로도이다. 도 5를 참조하여, 온도 보정 회로(513)는, 내부 전원 노드 VDDS 및 노드 ND3에 접속되고, 게이트가 노드 ND3에 접속되는 P 채널 MOS 트랜지스터 P3과, 노드 ND3 및 접지 노드 GND에 접속되고, 정전류 회로(511)로부터 출력된 전압 BIASN을 게이트에 수신하는 N 채널 MOS 트랜지스터 N3과, 내부 전원 노드 VDDS 및 노드 ND4에 접속되고, 게이트가 노드 ND3에 접속되는 P 채널 MOS 트랜지스터 P4와, 노드 ND4 및 접지 노드 GND에 접속되고, 정전류 회로(512)로부터 출력된 전압 BIASL을 게이트에 수신하는 N 채널 MOS 트랜지스터 N4로 이루어진다.
또한, 온도 보정 회로(513)는, 내부 전원 노드 VDDS 및 노드 ND4에 접속되고, 게이트가 노드 ND4에 접속되는 P 채널 MOS 트랜지스터 P5와, 내부 전원 노드 VDDS 및 노드 ND5에 접속되고, 게이트가 노드 ND4에 접속되는 P 채널 MOS 트랜지스터 P6과, 노드 ND5 및 접지 노드 GND에 접속되고, 게이트가 노드 ND5에 접속되는 N 채널 MOS 트랜지스터 N5로 이루어진다.
내부 전원 노드 VDDS로부터 공급되는 전압은, 도시되지 않는 전압 강하 회로에 의해서 외부 전원 전압을 강압한 정전압으로서, 전압 변동이 작은 안정한 전압이다.
P 채널 MOS 트랜지스터 P3, P4 및 N 채널 MOS 트랜지스터 N3, N4는, 커런트 미러 차동 증폭기를 구성한다. 또한, P 채널 MOS 트랜지스터 P5, P6 및 N 채널 MOS 트랜지스터 N4, N5에 있어서도 커런트 미러 차동 증폭기가 구성된다.
이러한 구성으로 함으로써, N 채널 MOS 트랜지스터 N4, N3의 드레인 전류를 각각 I0, I1로 하면, P 채널 MOS 트랜지스터 P4의 드레인 전류는 I1로 되고, P 채널 MOS 트랜지스터 P5에는, N 채널 MOS 트랜지스터 N4 및 P 채널 MOS 트랜지스터 P4의 드레인 전류 I0, I1의 차분으로 되는 전류 I0-I1이 흐른다. 그렇게 하면, P 채널 MOS 트랜지스터 P6에는, I0-I1의 드레인 전류가 흐른다.
이하, 온도 보정 회로(513)의 동작에 대해 간단히 설명한다. 온도가 저하하는 경우에 대해 설명하면, 온도가 저하하면 정전류 회로(511)로부터 수신하는 전압 BIASN이 상승하여, 전류 I1이 커진다. 그렇게 하면, P 채널 MOS 트랜지스터 P5의 드레인 전류 I0-I1이 작게 되고, 따라서 P 채널 MOS 트랜지스터 P6의 드레인 전류 I0-I1도 작게 된다. 여기서, P 채널 MOS 트랜지스터 P5의 드레인 전류 I0-I1의 감소에 따라 노드 ND4의 전압이 상승하고, 이것에 의해서 P 채널 MOS 트랜지스터 P6의 게이트 전압이 상승한다. 따라서, 노드 ND5의 전압 BIAST은, 온도가 저하하면, 또한 그에 따라서 저하한다. 즉, 온도 보정 회로(513)는, 정의 온도 특성을 갖는다.
도 6은, 도 3에 나타낸 바이어스 전압 출력 회로(514)의 구성을 나타내는 회로도이다. 도 6을 참조하여, 바이어스 전압 출력 회로(514)는, 내부 전원 노드 VDDS 및 노드 ND6에 접속되고, 게이트가 노드 ND6에 접속되는 P 채널 MOS 트랜지스터 P7과, 내부 전원 노드 VDDS 및 노드 ND7에 접속되고, 게이트가 노드 ND6에 접속되는 P 채널 MOS 트랜지스터 P8과, 노드 ND7 및 접지 노드 GND에 접속되고, 게이트가 노드 ND7에 접속되는 N 채널 MOS 트랜지스터 N18과, 조정부(61, 62)로 이루어진다.
조정부(61)는, 노드 ND6 및 N 채널 MOS 트랜지스터 N9에 접속되고, 온도 보정 회로(513)로부터 출력된 전압 BIAST을 게이트에 수신하는 N 채널 MOS 트랜지스터 N6과, N 채널 MOS 트랜지스터 N6 및 접지 노드 GND에 접속되고, 조정 신호 TA<1>를 게이트에 수신하는 N 채널 MOS 트랜지스터 N9와, 노드 ND6 및 N 채널 MOS 트랜지스터 N10에 접속되고, 전압 BIAST을 게이트에 수신하는 N 채널 MOS 트랜지스터 N7과, N 채널 MOS 트랜지스터 N7 및 접지 노드 GND에 접속되고, 조정 신호 TA<2>를 게이트에 수신하는 N 채널 MOS 트랜지스터 N10과, 노드 ND6 및 N 채널 MOS 트랜지스터 N11에 접속되고, 전압 BIAST을 게이트에 수신하는 N 채널 MOS 트랜지스터 N8과, N 채널 MOS 트랜지스터 N8 및 접지 노드 GND에 접속되고, 조정 신호 TA<3>를 게이트에 수신하는 N 채널 MOS 트랜지스터 N11로 이루어진다.
조정부(62)는, 노드 ND6 및 N 채널 MOS 트랜지스터 N15에 접속되고, 정전류 회로(512)로부터 출력된 전압 BIASL을 게이트에 수신하는 N 채널 MOS 트랜지스터 N12와, N 채널 MOS 트랜지스터 N12 및 접지 노드 GND에 접속되고, 조정 신호 TB<1>를 게이트에 수신하는 N 채널 MOS 트랜지스터 N15와, 노드 ND6 및 N 채널 MOS 트랜지스터 N16에 접속되고, 전압 BIASL을 게이트에 수신하는 N 채널 MOS 트랜지스터 N13과, N 채널 MOS 트랜지스터 N13 및 접지 노드 GND에 접속되고, 조정 신호 TB<2>를 게이트에 수신하는 N 채널 MOS 트랜지스터 N16과, 노드 ND6 및 N 채널 MOS 트랜지스터 N17에 접속되고, 전압 BIASL을 게이트에 수신하는 N 채널 MOS 트랜지스터 N14와, N 채널 MOS 트랜지스터 N14 및 접지 노드 GND에 접속되고, 조정 신호 TB<3>를 게이트에 수신하는 N 채널 MOS 트랜지스터 N17로 이루어진다.
바이어스 전압 출력 회로(514)는, 커런트 미러 차동 증폭기의 구성으로 되어 있고, 조정부(61, 62)를 흐르는 전류량에 따라서 N 채널 MOS 트랜지스터 N18의 드레인 전류 I2가 정해져, 출력 전압인 바이어스 전압 BIASS가 결정된다.
조정부(61)는, 바이어스 전압 BIASS의 온도 구배를 조정하기 위해 마련된다. 조정부(61)에 있어서는, 온도가 저하하면 온도 보정 회로(513)로부터 출력된 전압BIAST이 저하하여, N 채널 MOS 트랜지스터 N6∼N8의 게이트 전압이 저하하기 때문에, 조정부(61)를 흐르는 전류량이 감소한다. 따라서, 드레인 전류 I2가 감소하고, 바이어스 전압 BIASS는 저하한다.
여기서, 조정부(61)에 있어서는, 조정부(61)를 흐르는 전류량을 조정하기 위해 N 채널 MOS 트랜지스터 N9∼N11이 마련되어 있고, 조정 신호 TA<1:3>에 따라서 그 전류량이 조정된다. 즉, 조정 신호 TA<1:3>에 있어서, 논리 레벨이 L(논리 로우) 레벨의 신호의 수가 많을수록, 조정부(61)를 흐르는 전류가 작게 되기 때문에, 전압 BIAST의 변화에 대한 바이어스 전압 BIASS로의 영향이 상대적으로 작게 된다. 따라서, 조정 신호 TA<1:3>에 있어서 L 레벨의 신호의 수를 많게 하면, 바이어스 전압 BIASS의 온도 구배는 작게 된다.
또한, 조정부(62)는, 리프레쉬 동작의 최대 주기에 대응하는 바이어스 전압 BIASS를 설정하기 위해서 마련된다. 조정부(61)에서만은, 온도가 너무 내려가면 조정부(61)를 흐르는 전류량이 현저히 감소하고, 이것에 따라 바이어스 전압 BIASS가 대단히 작게 된다. 그렇게 하면, 바이어스 전압 BIASS에 따라 링 발진기(52)에 의해서 발생되는 펄스 신호 PHY0의 주기가 길게 되고, 따라서 리프레쉬 신호 PHYS의 주기가 필요 이상으로 길게 되는 것에 의해 리프레쉬 오버가 발생한다.
그래서, 조정부(61)를 흐르는 전류량이 0으로 되더라도(상술한 소정의 온도 Ta 이하에서 전압 BIAST은 0으로 되어, 조정부(61)를 흐르는 전류도 0으로 됨), 리프레쉬 동작의 최대 주기를 보증하는 최저한의 바이어스 전압 BIASS를 발생하기 위한 전류가, 조정부(62)에 의해서 확보된다.
즉, 조정부(62)의 N 채널 MOS 트랜지스터 N12∼N14의 게이트 전압인 전압 BIASL은 온도 의존성이 작고, 조정부(62)를 흐르는 전류량은 거의 일정값이다. 그리고, 이 정전 유량이, 리프레쉬 동작의 최대 주기를 보증하는 최저한의 바이어스 전압 BIASS에 대응하도록, 조정 신호 TB<1:3>에 의해서 조정된다.
이와 같이 하여, 바이어스 전압 출력 회로(514)에 있어서는, 소정의 온도 Ta보다도 높은 온도에서는, 조정부(6l)에 의해서 조정된 온도 구배를 갖는 바이어스 전압 BIASS가 출력되고, 온도 Ta 이하에서는, 리프레쉬 동작의 최대 주기를 보증하는 최저한의 바이어스 전압 BIASS가 일정값으로 출력된다.
도 7은, 도 2에 나타낸 링 발진기(52)의 구성을 나타내는 회로도이다. 도 7을 참조하여, 링 발진기(52)는, 내부 전원 노드 VDDS 및 노드 ND8에 접속되고, 셀프 리프레쉬 활성화 신호 SELF_ON을 게이트에 수신하는 P 채널 MOS 트랜지스터 P9와, 기수개로 이루어지는 인버터 Iv1∼Ivn(n은 기수)로 이루어진다.
인버터 Iv1은, 내부 전원 노드 VDDS 및 노드 ND8에 접속되고, 인버터 Ivn의 출력을 게이트에 수신하는 P 채널 M0S 트랜지스터 P10과, 노드 ND8 및 N 채널 MOS 트랜지스터 N26에 접속되고, 인버터 Ivn의 출력을 게이트에 수신하는 N 채널 MOS 트랜지스터 N25와, N 채널 MOS 트랜지스터 N25, N27에 접속되고, 셀프 리프레쉬 활성화 신호 SELF_ON을 게이트에 수신하는 N 채널 MOS 트랜지스터 N26과, N 채널 MOS 트랜지스터 N26 및 접지 노드 GND에 접속되고, 전압 조정 회로(51)로부터 출력된 바이어스 전압 BIASS를 게이트에 수신하는 N 채널 MOS 트랜지스터 N27로 이루어진다.
인버터 Iv2는, 내부 전원 노드 VDDS 및 N 채널 MOS 트랜지스터 N28에 접속되고, 인버터 Iv1의 출력을 게이트에 수신하는 P 채널 MOS 트랜지스터 P11과, P 채널 MOS 트랜지스터 P11 및 N 채널 MOS 트랜지스터 N29에 접속되고, 인버터 Iv1의 출력을 게이트에 수신하는 N 채널 MOS 트랜지스터 N28과, N 채널 MOS 트랜지스터 N28 및 접지 노드 GND에 접속되고, 바이어스 전압 BIASS를 게이트에 수신하는 N 채널 MOS 트랜지스터 N29로 이루어진다.
이하, 인버터 Iv3∼Ivn에 관해서도, 인버터 Iv2와 마찬가지로, 전단의 인버터의 출력을 게이트에 수신하는 P 채널 MOS 트랜지스터 및 N 채널 MOS 트랜지스터와, 바이어스 전압 BIASS를 게이트에 수신하는 N 채널 M0S 트랜지스터로 구성된다.
링 발진기(52)에 있어서는, 인버터 Iv1∼Ivn이 링 형상으로 접속된다. 셀프 리프레쉬 활성화 신호 SELF_ON은, 셀프 리프레쉬 중에 논리 레벨이 H(논리 하이) 레벨로 되는 신호이고, 셀프 리프레쉬 활성화 신호 SELF_ON이 H 레벨인 때에는, 인버터 Iv1∼Ivn이 동작하여, 인버터 Ivn의 출력인 펄스 신호 PHY0이 주기적으로 발진된다. 한편, 셀프 리프레쉬 활성화 신호 SELF_ON이 L 레벨인 때에는, P 채널 MOS 트랜지스터 P9에 의해서 노드 ND8이 상시 H 레벨로 풀업되어, 상시 H 레벨의 펄스 신호 PHY0이 출력된다. 즉, 링 발진기(52)는 불활성화된다.
인버터 Iv1∼Ivn의 각각은, 전압 조정 회로(51)로부터 수신하는 바이어스 전압 BIASS를 게이트에 수신하는 N 채널 MOS 트랜지스터를 구비하고 있고, 바이어스 전압 BIASS가 낮게 되면, 인버터 Iv1∼Ivn의 각각에 있어서의 반전 동작이 시간이 늦게 된다. 따라서, 바이어스 전압 BIASS가 낮게 되면, 펄스 신호 PHY0의 발진 주기가 길게 된다.
도 8은, 리프레쉬 타이머(38)에 의해서 결정되는 리프레쉬 주기의 온도 의존을 도시하는 도면이다. 도 8을 참조하여, 온도 Ta 이상에서는, 온도 저하에 따라서, 리프레쉬 주기 tREF는 길게 되고, 온도 Ta 이하에서는, 리프레쉬 주기는 최대 주기 tREF max에서 일정하게 된다. 온도 Ta는, 실온 정도가 설정된다. 이하, 이 리프레쉬 타이머(38)의 조정 방법에 대해 설명한다.
(1) 정전류 회로(511)의 저항 R1의 조정(부호 A)
우선 최초로, 온도 Ta에서 정전류 회로(512)의 저항 R2와 동일한 저항값으로 되도록, 저항 R1의 저항값이 조정된다. 이와 같이 조정하는 이유는, 온도가 고온으로부터 저온으로 변화하여, 온도 Ta에서 저항 R1의 저항값이 저항 R2의 저항값과 동일하게 되면, 온도 보정 회로(513)의 출력 전압 BIAST이 0으로 되고, 바이어스 전압 출력 회로(514)에 있어서의 조정부(61)를 흐르는 전류가 0으로 된다. 따라서, 바이어스 전압 BIASS는, 온도 Ta에서, 조정부(62)에 의해서 결정되는 최저 전압으로 되어, 온도 Ta 이하에서 리프레쉬 주기를 최대 주기 tREF_max로 할 수 있기 때문이다.
온도 Ta는 상온 정도로 설정하는 것이 바람직한 바, 조정시의 온도는, 통상의 동작시와 마찬가지로, 일반적으로 고온(80℃ 정도)으로 되기 때문에, 조정시의 온도로부터 상온으로 온도 변화하였을 때의 저항 R1의 저항값 변화량을 고려하여, 저항 R1의 저항값이 조정된다.
(2) 저온시의 최대 리프레쉬 주기 tREF_max의 조정(부호 B)
이 반도체 기억 장치(10)의 메모리 셀에 있어서의 데이터 유지 가능 시간의 실력에 대응하여, 온도 Ta 이하에서 일정하게 되는 최대 리프레쉬 주기 tREF_max가 조정된다. 조정은, 테스트 모드에서 조정 신호 TA<1:3>를 모두 L 레벨로 하여, 온도 의존성이 있는 바이어스 전압 출력 회로(514)의 조정부(61)를 불활성화시킨다. 그리고, 조정 신호 TB<1:3>에 의해서 바이어스 전압 BIASS를 조정하여, 리프레쉬 주기를 측정하는 것에 의해 조정이 행해진다.
(3) 온도 구배의 조정(부호 C)
고온시(예를 들면, 동작중인 온도에 가까운 80℃)의 리프레쉬 주기의 목표값에 대응하여, 부호 C로 나타내는 온도 구배의 경사가 조정된다. 조정은, 소정의 온도에서 소망하는 리프레쉬 주기로 되도록, 바이어스 전압 출력 회로(514)의 조정부(61)에 있어서의 조정 신호 TA<1:3>에 의해서 바이어스 전압 BIASS를 조정하여, 리프레쉬 주기를 측정하는 것에 의해 실행된다.
또, 반도체 기억 장치(1O)가, EMRS(Extended Mode Register Set)에 의한 온도 보상 셀프 리프레쉬 기능을 구비하고 있는 경우에는, 이 기능과의 간섭을 방지하기 위해서, 바이어스 전압 출력 회로(514) 대신에 바이어스 전압 출력 회로(514A)가 이용된다.
EMRS에 따른 온도 보상 셀프 리프레쉬에서는, 반도체 기억 장치(10)에 인가되는 커맨드에 의해서 리프레쉬 주기를 변경할 수 있다. 예를 들면, 온도가 85℃, 70℃, 40℃, 15℃의 4개의 모드가 구비되고, 70℃ 모드시의 리프레쉬 주기를 1로 하고, 85℃ 모드에서는 그 1/2배, 40℃ 모드에서는 2배, 15℃ 모드에서는 4배로 리프레쉬 주기를 설정할 수 있다.
그러나, 본 발명에 따른 반도체 기억 장치(l0)에 있어서는, 리프레쉬 타이머(38)가 자동적으로 리프레쉬 주기를 조정하기 때문에, EMRS에 따른 온도 보상 셀프 리프레쉬가 기능하고 있으면, 저온시에 필요 이상으로 리프레쉬 주기가 길게 되어 버린다. 그래서, EMRS에 따른 온도 보상 셀프 리프레쉬가 기능하고 있을 때에는, 전압 조정 회로(51)에 의한 자기 온도 보상 기능을 불활성화한다.
도 9는, EMRS에 따른 온도 보상 셀프 리프레쉬가 기능하고 있을 때에 본 발명에 따른 자기 온도 보상 기능을 불활성화할 수 있는 바이어스 전압 출력 회로의 구성을 나타내는 회로도이다. 도 9를 참조하여, 바이어스 전압 출력 회로(514A)는, 바이어스 전압 출력 회로(514)에 있어서, 조정부(61, 62) 대신에 조정부(61A, 62A)를 구비한다. 또한, 바이어스 전압 출력 회로(514A)는, 바이어스 전압 출력 회로(5l4)에 부가하여, NOR 게이트(63)와, EMRS 설정부(64)와, EMRS 보정부(65)와, N 채널 MOS 트랜지스터 N18 및 접지 노드 GND에 접속되고, 게이트가 내부 전원 노드 VDDS에 접속되는 N 채널 MOS 트랜지스터 N25를 더 포함한다.
EMRS 설정부(64)는, 노드 ND7 및 N 채널 MOS 트랜지스터 N27에 접속되고, 게이트가 노드 ND7에 접속되는 N 채널 MOS 트랜지스터 N26과, N 채널 MOS 트랜지스터 N26 및 접지 노드 GND에 접속되고, 신호 EMRS1을 게이트에 수신하는 N 채널 MOS 트랜지스터 N27과, 노드 ND7 및 N 채널 MOS 트랜지스터 N29에 접속되고, 게이트가 노드 ND7에 접속되는 N 채널 MOS 트랜지스터 N28과, N 채널 MOS 트랜지스터 N28 및 접지 노드 GND에 접속되고, 신호 EMRS2를 게이트에 수신하는 N 채널 MOS 트랜지스터 N29와, 노드 ND7 및 N 채널 MOS 트랜지스터 N31에 접속되고, 게이트가 노드 ND7에 접속되는 N 채널 MOS 트랜지스터 N30과, N 채널 MOS 트랜지스터 N30 및 접지 노드 GND에 접속되고, 신호 EMRS3을 게이트에 수신하는 N 채널 MOS 트랜지스터 N31로 이루어진다.
EMRS 설정부(64)는, 상술한 EMRS에 따른 온도 보상 셀프 리프레쉬 기능을 실현하기 위한 회로이다. 신호 EMRS1∼EMRS3은, 상술한 4개의 온도 모드에 따라 H/L 레벨로 되는 신호이며, 85℃ 모드시에는 신호 EMRS1∼EMRS3의 모두 H 레벨로 되고, 70℃ 모드시에는 신호 EMRS1, EMRS2가 H 레벨로 되며, 40℃ 모드시에는 신호 EMRS1만 H 레벨로 되고, 15℃ 모드시에는 신호 EMRS1∼EMRS3의 모두 L 레벨로 된다. 이것에 의해서, 온도가 낮은 모드인 때일수록, 바이어스 전압 BIASS가 낮게 되어, 리프레쉬 주기가 길게 된다.
NOR 게이트(63)는, 신호 FUSE 및 EMRS 모드 신호 EMRS_SRF를 수신한다. 신호 FUSE는, 도시되지 않는 퓨즈 회로로부터 출력되는 신호로서, 본 발명에 따른 자기 온도 보상 기능을 미리 이용하지 않을 때, 퓨즈 회로에 있어서 퓨즈 블로우(blow)함으로써 H 레벨로 되는 신호이다. 또한, EMRS 모드 신호 EMRS_SRF는, 신호 EMRS1∼EMRS3의 적어도 하나가 H 레벨일 때에 H 레벨로 되는 신호이다. 신호 FUSE 및 EMRS 모드 신호 EMRS_SRF 모두, 본 발명에 따른 자기 온도 보상 기능을 이용하지 않는 경우에 활성화된다.
조정부(61A)는, 조정부(61)에 부가하여, NOR 게이트(63)의 출력을 게이트에 수신하는 N 채널 MOS 트랜지스터 N19∼N21을 더 포함한다. 또한, 조정부(62A)는,조정부(62)에 부가하여, 게이트가 내부 전원 노드 VDDS에 접속되는 N 채널 MOS 트랜지스터 N22∼N24를 더 포함한다.
조정부(61A)에서는, 신호 FUSE 및 EMRS 모드 신호 EMRS-SRF중 어느 하나가 활성화되어 있을 때, NOR 게이트(63)의 출력이 L 레벨로 되는 것에 의해 N 채널 MOS 트랜지스터 N19∼N21중 어느 하나가 OFF하여, 조정부(61A)는 불활성화된다. 따라서, 바이어스 전압 출력 회로(514A)에서, 본 발명에 따른 자기 온도 보상 기능이 불활성화된다.
또, 조정부(62A)의 N 채널 MOS 트랜지스터 N22∼N24는, 조정부(61A)에 N 채널 MOS 트랜지스터 N19∼N21이 마련된 것에 대응하여, 조정부(61A, 62A)의 전류 밸런스를 고려하여 마련되고 있는 것으로, 모든 게이트가 내부 전원 노드 VDDS에 접속되어 ON 상태로 되어 있고, 조정부(62)와 기능적으로 상이한 곳은 없다.
EMRS 보정부(65)는, 노드 ND6 및 N 채널 MOS 트랜지스터 N33에 접속되고, 전압 BIASL을 게이트에 수신하는 N 채널 MOS 트랜지스터 N32와, N 채널 MOS 트랜지스터 N32 및 접지 노드 GND에 접속되고, EMRS 모드 신호 EMRS_SRF를 게이트에 수신하는 N 채널 MOS 트랜지스터 N33으로 이루어진다.
EMRS 보정부(65)는, 조정부(61A)가 불활성화되었을 때의 고온시(예를 들면, 상술한 바와 같이, 동작중인 온도에 가까운 80℃)의 바이어스 전압 BIASS를 보정한다. 즉, 조정부(61A)가 불활성화되면, 조정부(61A)를 흐르는 전류가 차단되지만, 고온시에 흐르고 있던 전류까지 차단되기 때문에, 그 만큼을 보정하지 않으면 고온시의 바이어스 전압 BIASS가 낮게 되어, 고온시의 리프레쉬를 보증할 수 없게 된다. 그래서, EMRS 보정부(65)는, 조정부(61A)에서 고온시에 흐르는 전류와 동일한 전류량이 흐르도록 미리 설계되고, EMRS 모드 신호 EMRS_SRF가 H 레벨로 되면, 조정부(61A)가 불활성화됨과 동시에, EMRS 보정부(65)의 N 채널 MOS 트랜지스터 N33이 ON하고, EMRS 보정부(65)는, 조정부(61A)에서 고온시에 흐르고 있던 전류분을 보충한다. 이것에 의해서, EMRS에 따른 온도 보상 셀프 리프레쉬시에 있어서도, 고온시의 리프레쉬가 보증된다.
또, 상술한 설명에서는, 바이어스 전압 출력 회로(514)의 조정부(61, 62) 또는 바이어스 전압 출력 회로(514A)의 조정부(61A, 62A)는, 각각 3개의 조정용의 N 채널 MOS 트랜지스터를 구비하고 있었지만, 이들은 3개에 한정되는 것이 아니라, 수를 증감하더라도 무방하다.
이상과 같이, 본 실시예 1에 따른 반도체 기억 장치(10)에 의하면, 정의 온도 특성을 갖는 리프레쉬 타이머(38)를 구비하였기 때문에, 고온시로부터 저온시까지, 적절한 리프레쉬 주기로 리프레쉬 동작을 실행할 수 있다.
또한, 본 실시예 1에 따른 반도체 기억 장치(10)에 의하면, 온도에 의존하여 변화하는 리프레쉬 주기의 온도 구배를 조정할 수 있는 바이어스 전압 출력 회로(514, 514A)를 구비하였기 때문에, 고온시로부터 저온시까지, 리프레쉬 주기를 적절하게 조정할 수 있다.
또한, 바이어스 전압 출력 회로(514, 514A)는, 저온시의 리프레쉬 동작의 최대 주기를 조정할 수 있기 때문에, 메모리 셀의 데이터 유지의 실력에 맞추어 리프레쉬 주기를 적절하게 조정할 수 있다.
또한, 본 실시예 1에 따른 반도체 기억 장치(10)에 의하면, EMRS에 따른 온도 보상 셀프 리프레쉬와의 간섭을 방지하는 바이어스 전압 출력 회로(514A)를 구비하였기 때문에, 본 발명에 따른 자기 온도 보상 셀프 리프레쉬 기능과 EMRS에 따른 온도 보상 셀프 리프레쉬 기능이 비간섭화되어, 어느 쪽의 기능에 있어서도, 적절한 리프레쉬 주기로 리프레쉬 동작을 실행할 수 있다.
(실시예 2)
실시예 2에 따른 반도체 기억 장치에 있어서는, 셀프 리프레쉬 동작시의 리프레쉬 주기를 용이하게 측정할 수 있는 테스트 모드를 구비한다.
도 10은, 본 발명의 실시예 2에 따른 반도체 기억 장치의 전체 구성을 나타내는 개략 블럭도이다. 도 10을 참조하여, 반도체 기억 장치(11)는, 도 1에 나타낸 실시예 l에 따른 반도체 기억 장치(10)의 구성에 있어서, 입출력 제어 회로(30) 대신에 입출력 제어 회로(30A)를 구비한다.
입출력 제어 회로(30A)는, 리프레쉬 제어 회로(36)의 리프레쉬 타이머(38)로부터 리프레쉬 신호 PHYS를 수신하고, 또한, 제어 회로(24)로부터 신호 TM_MONI, TMPHYS 및 펄스 신호 MONI_DRV를 수신한다. 리프레쉬 신호 PHYS는, 실시예 1에서 설명한 바와 같이, 리프레쉬 주기마다 활성화되는 신호이다. 신호 TM_MONI는, 셀프 리프레쉬 주기 측정 테스트 모드로 들어가면 활성화되는 신호로서, 이 반도체 기억 장치(11)에 인가되는 커맨드에 의해서 활성화된다. 또, 이 커맨드는, 통상 동작시에는 인가되지 않는 특정한 커맨드(MRS : Mode Register Set)로서, 기존의소정의 단자를 거쳐서 설정된다. 그리고, 반도체 기억 장치(11)는, 이 커맨드를 수신하면, 셀프 리프레쉬 주기 측정 테스트 모드로 된다.
신호 TMPHYS는, 리프레쉬 주기의 측정이 개시되면 활성화되는 신호이다. 신호 TMPHYS는, 상술한 특정한 커맨드(MRS)를 수신했을 때, 임의의 특정한 어드레스 단자에 소정의 신호가 설정되는 것에 의해 활성화된다. 그리고, 신호 TMPHYS가 활성화되면, 리프레쉬 타이머(38)에 있어서, 신호 TMPHYS가 활성화된 타이밍으로부터 리프레쉬 주기의 카운트가 개시된다. 펄스 신호 MONI_DRV는, 신호 TM_MONI, TMPHYS가 활성화되어 있을 때에 READ 커맨드가 입력되면 활성화되는 1 샷(shot)의 펄스 신호이다.
입출력 제어 회로(30A)는, 제어 회로(24)로부터 수신하는 신호 TMPHYS가 활성화되면, 그 후에 리프레쉬 타이머(38)로부터 최초에 수신하는 리프레쉬 신호 PHYS를 래치한다. 그리고, 입출력 제어 회로(30A)는, 제어 회로(24)로부터 펄스 신호 MONI_DRV를 수신하였을 때, 리프레쉬 신호 PHYS를 래치하고 있으면 도시되지 않는 데이터 버스 DB에 논리 레벨이 H 레벨의 신호를 출력하고, 리프레쉬 신호 PHYS를 래치하지 않고 있으면 데이터 버스 DB에 L 레벨의 신호를 출력한다.
그리고, 데이터 버스 DB에 출력된 신호는, 입출력 버퍼(22)에 전달되고, 입출력 버퍼(22)는, 그 신호 레벨에 따른 출력을 데이터 입출력 단자(16)에 출력한다.
이것에 의해서, READ 커맨드의 입력 타이밍을 시프트시킴으로써, 입출력 제어 회로(30A)가 리프레쉬 신호를 래치한 타이밍을 파악할 수 있어, 신호 TMPHYS를활성화한 커맨드의 입력 타이밍으로부터의 시간을 측정함으로써, 리프레쉬 주기를 측정할 수 있다.
또, 반도체 기억 장치(11)에 있어서의 그 밖의 구성은, 실시예 1에 따른 반도체 기억 장치(10)의 회로 구성과 동일하기 때문에, 그 설명은 반복하지 않는다.
도 11은, 제어 회로(24)에 포함되어, 리프레쉬 타이머(38)에 출력되는 셀프 리프레쉬 활성화 신호 SELF_ON을 생성하는 신호 생성 회로의 구성을 나타내는 회로도이다.
도 11을 참조하여, 이 신호 생성 회로는, 신호 SELFREF, TMPHYS를 수신하는 NOR 게이트(71)와, NOR 게이트(71)의 출력을 반전하여 셀프 리프레쉬 활성화 신호 SELF_ON을 출력하는 인버터(72)로 이루어진다.
신호 SELFREF는, 테스트 모드가 불활성화된 통상 동작시에 있어서, 셀프 리프레쉬 모드시에 H 레벨로 되는 신호이다. 신호 TMPHYS는, 상술한 바와 같이, 리프레쉬 주기의 측정이 개시되면 H 레벨로 되는 신호이다. 즉, 통상 동작시에는, 셀프 리프레쉬 모드이면 신호 SELFREF가 상시 H 레벨로 되고, 셀프 리프레쉬 활성화 신호 SELF_ON은 상시 H 레벨로 된다. 한편, 셀프 리프레쉬 주기 측정 테스트 모드시에는, 신호 SELFREF는 L 레벨로 되어, 리프레쉬 주기의 측정이 개시되면, 신호 TMPHYS가 H 레벨로 되어 셀프 리프레쉬 활성화 신호 SELF_ON이 H 레벨로 된다.
즉, 리프레쉬 타이머(38)는, 셀프 리프레쉬 주기 측정 테스트 모드시에 있어 서는, 신호 TMPHYS가 활성화된 타이밍으로부터 리프레쉬 주기의 카운트를 개시한다.
도 12는, 도 10에 나타내는 입출력 제어 회로(30A)에 포함되는 PHY_MONI 신호 발생 회로의 회로 구성을 나타내는 회로도이다.
도 12를 참조하여, PHY_MONI 신호 발생 회로는, 리프레쉬 타이머(38)로부터 출력되는 리프레쉬 신호 PHYS를 수신하여 반전하는 인버터(73)와, 인버터(73) 및 NAND 게이트(75)의 출력을 수신하는 NAND 게이트(74)와, 제어 회로(24)로부터 출력된 신호 TMPHYS 및 NAND 게이트(74)의 출력을 수신하는 NAND 게이트(75)와, 제어 회로(24)로부터 출력된 신호 TM_MONI 및 NAND 게이트(74)의 출력을 수신하는 NAND 게이트(76)와, NAND 게이트(76)의 출력을 반전하여 신호 PHY_MONI를 출력하는 인버터(77)로 이루어진다.
NAND 게이트(74, 75)는 래치 회로를 구성하고, 신호 TMPHYS가 H 레벨로 된 후에 신호 PHYS가 H 레벨로 되면, 그 상태를 래치한다. 이 때, 신호 TM_MONI가 H 레벨이면, NAND 게이트(76)는 L 레벨의 신호를 출력하여, PHY_MONI 신호 발생 회로는, 신호 PHY_MONI를 H 레벨로 출력한다.
도 13은, 도 10에 나타내는 입출력 제어 회로(30A)에 포함되는 DB 출력 회로의 구성을 나타내는 회로도이다.
도 13을 참조하여, DB 출력 회로는, 제어 회로(24)로부터 출력된 펄스 신호 MONI_DRV 및 PHY_MONI 신호 발생 회로로부터 출력된 신호 PHY_MONI를 수신하는 NAND 게이트(78)와, 신호 PHY_MONI를 반전하는 인버터(79)와, 펄스 신호 MONI_DRV 및 인버터(79)의 출력을 수신하는 NAND 게이트(80)와, NAND 게이트(80, 78)의 출력을 각각 반전하는 인버터(81, 82)로 이루어진다.
또한, DB 출력 회로는, 내부 전원 노드 VDDS 및 데이터 버스 DB에 접속되고, NAND 게이트(78)의 출력 노드인 노드 ND11에 게이트가 접속되는 P 채널 MOS 트랜지스터 P51과, 데이터 버스 DB 및 접지 노드 GND에 접속되고, 인버터(81)의 출력을 게이트에 수신하는 N 채널 MOS 트랜지스터 N51과, 내부 전원 노드 VDDS 및 데이터 버스 /DB에 접속되고, NAND 게이트(80)의 출력 게이트인 노드 ND12에 게이트가 접속되는 P 채널 MOS 트랜지스터 P52와, 데이터 버스 /DB 및 접지 노드 GND에 접속되고, 인버터(82)의 출력을 게이트에 수신하는 N 채널 MOS 트랜지스터 N52로 이루어진다.
이하, 이 DB 출력 회로의 동작에 대해 설명한다. 펄스 신호 MONI_DRV 및 신호 PHY_MONI의 모두 L 레벨일 때에는, 노드 ND1, ND12에 있어서의 신호의 논리 레벨은 모두 H 레벨이다. 따라서, P 채널 MOS 트랜지스터 P51, 52 및 N 채널 MOS 트랜지스터 N51, 52는 모두 OFF하고, 데이터 버스 DB, /DB는 하이 임피던스 상태이다.
이 상태로부터 신호 PHY_MONI가 H 레벨로 되고, 그 후 펄스 신호 MONI_DRV가 입력되었을 때에는, 펄스 신호 MONI_DRV가 입력된 타이밍에서 노드 NDl1, ND12에 있어서의 신호의 논리 레벨은 각각 L 레벨, H 레벨로 된다. 따라서, P 채널 MOS 트랜지스터 P51 및 N 채널 MOS 트랜지스터 N52이 ON하고, P 채널 MOS 트랜지스터 P52 및 N 채널 MOS 트랜지스터 N51이 OFF하기 때문에, 데이터 버스 DB, /DB에는 각각 H 레벨, L 레벨의 신호가 출력된다.
한편, 펄스 신호 MONI_DRV 및 신호 PHY_MONI 모두 L 레벨의 상태로부터 신호PHY_MONI가 H 레벨로 되기 전에 펄스 신호 MONI_DRV가 입력되었을 때에는, 펄스 신호 MONI_DRV가 입력된 타이밍에서 노드 ND11, ND12에 있어서의 신호의 논리 레벨은 각각 H 레벨, L 레벨로 된다. 따라서, P 채널 MOS 트랜지스터 P51 및 N 채널 MOS 트랜지스터 N52이 OFF하고, P 채널 MOS 트랜지스터 P52 및 N 채널 MOS 트랜지스터 N51이 ON하기 때문에, 데이터 버스 DB, /DB에는 각각 L 레벨, H 레벨의 신호가 출력된다.
도 14, 도 15는, 실시예 2에 따른 반도체 기억 장치(11)에 있어서, 셀프 리프레쉬 주기 측정시에 있어서의 주요한 신호의 파형을 나타내는 타이밍차트이다. 도 14는, 신호 PHY_MONI가 H 레벨로 된 후에 펄스 신호 MONI_DRV가 활성화된 경우의 타이밍차트이며, 도 15는, 신호 PHY_MONI가 H 레벨로 되기 전에 펄스 신호 MONI_DRV가 활성화된 경우의 타이밍차트이다.
도 14를 참조하여, 반도체 기억 장치(11)는, 타이밍 T1에 있어서, 이 반도체 기억 장치(11)에 인가되는 TM-IN 커맨드에 의해서 셀프 리프레쉬 주기 측정 테스트 모드로 들어가서, 신호 TM_MONI가 H 레벨로 활성화된다. 다음에, 타이밍 T2에 있어서 ACT 커맨드가 인가된 후, 타이밍 T3에 있어서 재차 TM-IN 커맨드가 인가되면, 신호 TMPHYS가 H 레벨로 활성화되어, 리프레쉬 주기의 측정이 개시된다. 구체적으로는, 리프레쉬 타이머(38)가 리프레쉬 주기의 카운트를 개시한다.
그리고, 타이밍 T3으로부터 리프레쉬 주기 후의 타이밍 T4에 있어서, 리프레쉬 타이머(38)가 리프레쉬 신호 PHYS를 출력한다. 그렇게 하면, PHY_MONI 신호 발생 회로는, 펄스 신호인 리프레쉬 신호 PHYS를 래치하여, 신호 PHY_MONI를 H 레벨로 출력한다.
타이밍 T5에 있어서, 반도체 기억 장치(11)에 READ 커맨드가 인가되면, 제어 회로(24)는, 펄스 신호 MONI_DRV를 발생하고, 이것에 따라 DB 출력 회로의 노드 ND11에 있어서의 신호의 논리 레벨은 L 레벨로 된다. 따라서, DB 출력 회로는, 상술한 바와 같이, 데이터 버스 DB, /DB에 각각 H 레벨, L 레벨의 신호를 출력하고, 도 10에 나타낸 데이터 입출력 단자(16)의 소정의 단자로부터 H 레벨의 데이터가 출력된다.
다음에, 도 15를 참조하여, READ 커맨드를 인가하는 타이밍을 시프트시켜, 타이밍 T3에 있어서 신호 TMPHYS가 활성화되어 리프레쉬 주기의 측정이 개시된 후, 타이밍 T3으로부터 리프레쉬 주기 후의 타이밍 T5에 있어서 리프레쉬 타이머(38)가 리프레쉬 신호 PHYS를 출력하기 전에, 타이밍 T4에 있어서 반도체 기억 장치(11)에 READ 커맨드가 인가되면, 제어 회로(24)는, 그 타이밍에서 펄스 신호 MONI_DRV를 발생하고, 이것에 따라 DB 출력 회로의 노드 ND12에 있어서의 신호의 논리 레벨이 L 레벨로 된다. 그렇게 하면, DB 출력 회로는, 상술한 바와 같이, 데이터 버스 DB, /DB에 각각 L 레벨, H 레벨의 신호를 출력하고, 도 10에 나타낸 데이터 입출력 단자(16)의 소정의 단자로부터 L 레벨의 데이터가 출력된다.
이와 같이, 리프레쉬 타이머(38)가 리프레쉬 신호 PHYS를 출력하는 전후에서, READ 커맨드에 따라 데이터 입출력 단자(16)의 소정의 단자로부터 판독되는 데이터의 논리 레벨이 변화하기 때문에, READ 커맨드를 입력하는 타이밍을 서서히 시프트시켜, 데이터 입출력 단자(16)의 소정의 단자로부터 판독되는 데이터의 논리레벨이 변화하였을 때의 TM-IN 커맨드의 입력으로부터 READ 커맨드의 입력까지의 시간을 측정하는 것에 의해, 리프레쉬 주기를 측정할 수 있다.
이상과 같이, 실시예 2에 따른 반도체 기억 장치(11)에 의하면, PHY_MONI 신호 발생 회로 및 DB 출력 회로를 구비하기 때문에, 이들 회로를 이용하여 리프레쉬 주기를 용이하게 측정할 수 있다.
또, 실시예 1, 2에 있어서의 반도체 기억 장치는, 비동기형이더라도, 동기형이더라도 무방하고, 또한, 동기형에 있어서는 더블 데이터 레이트 동기형이더라도 무방하다.
금번 개시된 실시예는, 모든 점에서 예시로서 제한적인 것은 아닌 것으로 간주되어야 할 것이다. 본 발명의 범위는, 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해서 나타내어지고, 특허 청구 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도된다.
이상과 같이, 본 발명의 반도체 기억 장치에 의하면, EMRS에 따른 온도 보상 셀프 리프레쉬와의 간섭을 방지하는 바이어스 전압 출력 회로를 구비하였기 때문에, 본 발명에 따른 자기 온도 보상 셀프 리프레쉬 기능과 EMRS에 따른 온도 보상 셀프 리프레쉬 기능이 비간섭화되어, 어느 쪽의 기능에 있어서도, 적절한 리프레쉬 주기로 리프레쉬 동작을 실행할 수 있다.
또한, 본 발명의 반도체 기억 장치에 의하면, PHY_MONI 신호 발생 회로 및DB 출력 회로를 구비하기 때문에, 이들 회로를 이용하여 리프레쉬 주기를 용이하게 측정할 수 있다.

Claims (3)

  1. 행렬 형상으로 배치된 복수의 메모리 셀을 포함하는 메모리 셀 어레이와,
    상기 복수의 메모리 셀에 기억되는 기억 정보를 유지하기 위해 주기적으로 리프레쉬 동작을 실행하는 리프레쉬 제어 회로를 구비하며,
    상기 리프레쉬 제어 회로는,
    리프레쉬 주기를 결정하여, 상기 리프레쉬 주기마다 리프레쉬 신호를 발생하는 리프레쉬 타이머와,
    상기 리프레쉬 동작의 대상으로 되는 메모리 셀 행을 지정하기 위한 리프레쉬 행 어드레스를 상기 리프레쉬 신호에 따라 순차적으로 발생하는 리프레쉬 어드레스 발생 회로를 포함하며,
    상기 리프레쉬 타이머는,
    온도의 저하에 따라서, 차동 증폭 회로를 이용하여 출력 전압을 조정하는 전압 조정 회로와,
    상기 전압 조정 회로로부터 상기 출력 전압을 수신하여, 상기 출력 전압이 낮게 되는 데에 따라서 발생 주기가 길게 되는 내부 신호를 발생하는 발진 회로와,
    상기 내부 신호에 근거하여 상기 리프레쉬 신호를 발생하는 리프레쉬 신호 발생 회로로 이루어지는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 전압 조정 회로는, 온도가 소정값보다 낮게 되면, 상기 출력 전압을 일정하게 하는 반도체 기억 장치.
  3. 행렬 형상으로 배치된 복수의 메모리 셀을 포함하는 메모리 셀 어레이와,
    상기 복수의 메모리 셀에 기억되는 기억 정보를 유지하기 위해 주기적으로 리프레쉬 동작을 실행하는 리프레쉬 제어 회로와,
    리프레쉬 주기 측정 모드시, 해당 반도체 기억 장치에 지시되는 제 1 커맨드에 따라 측정 신호를 발생하는 측정 회로와,
    상기 측정 신호를 외부로 출력하는 출력 회로를 구비하며,
    상기 리프레쉬 제어 회로는,
    리프레쉬 주기를 결정하여, 상기 리프레쉬 주기마다 리프레쉬 신호를 발생하는 리프레쉬 타이머와,
    상기 리프레쉬 동작의 대상으로 되는 메모리 셀 행을 지정하기 위한 리프레쉬 행 어드레스를 상기 리프레쉬 신호에 따라 순차적으로 발생하는 리프레쉬 어드레스 발생 회로를 포함하며,
    상기 리프레쉬 타이머는, 리프레쉬 주기 측정 모드시, 해당 반도체 기억 장치에 지시되는 제 2 커맨드에 따라서, 상기 리프레쉬 신호를 발생하기 위한 카운트를 개시하고,
    상기 측정 회로는, 상기 제 2 커맨드에 근거하여 상기 리프레쉬 주기 후에 상기 리프레쉬 타이머에 의해서 발생되는 상기 리프레쉬 신호를 수신하고, 상기 제 1 커맨드를 수신하기 전에 상기 리프레쉬 신호를 수신하고 있을 때, 상기 측정 신호를 제 1 논리 레벨로 상기 출력 회로에 출력하며, 상기 제 1 커맨드를 수신하기 전에 상기 리프레쉬 신호를 수신하고 있지 않을 때, 상기 측정 신호를 제 2 논리 레벨로 상기 출력 회로에 출력하는 반도체 기억 장치.
KR10-2003-0004035A 2002-05-22 2003-01-21 반도체 기억 장치 KR100523100B1 (ko)

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