KR102157965B1

KR102157965B1 - 링 오실레이터 및 시간 계측 회로

Info

Publication number: KR102157965B1
Application number: KR1020190074902A
Authority: KR
Inventors: 타이헤이 시도
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2019-06-24
Filing date: 2019-06-24
Publication date: 2020-09-21

Abstract

메모리 셀의 센싱 시간을 정확하게 계측할 수 있는 링 오실레이터 및 시간 계측 회로를 제공한다. 링 오실레이터는, 복수의 플립플롭을 포함한다. 플립플롭은, 링 형상으로 접속된다. 플립플롭은, 개시 신호에 근거해 발진을 개시하여 출력 신호를 발생하고, 정지 신호에 근거해 발진을 정지하여 출력 신호의 발생을 정지하는 것에 이용된다. 정지 신호가 제1 레벨에서 제2 레벨이 될 때, 출력 신호는, 플로팅이 된다. 또한, 상기 링 오실레이터를 포함하는 시간 계측 회로도 제공된다.

Description

링 오실레이터 및 시간 계측 회로{RINGING OSCILLATOR AND TIME MEASURING CIRCUIT}

본 발명은, 전자 회로 및 계측 회로에 관한 것으로, 특히, 링 오실레이터와 시간 계측 회로에 관한 것이다.

도 1은, 메모리 셀과 그 센스 회로의 개략도이다. 도 2는, 도 1의 비트라인 전압의 파형 설명도이다. 도 1 및 도 2를 참조하고, 다이나믹 랜덤 액세스 메모리(Dynamic　Random　Access　Memory, DRAM)의 메모리 셀(110)은, 비트라인(BLt, BLc)을 통해 센스 회로(120)에 접속된다. 센스 회로(120)는, 센스 앰프(SA)를 포함한다. 비트라인(BLt, BLc)은, 대기(standby) 시에 전압(VBLH)으로 충전되고, 그 레벨은, 전압(VBL)의 약 절반이다. 메모리 셀(110)이 선택된 후, 센스 시간(t1~t2)의 시간 구간에서, 메모리 셀(110) 내의 충전 전하가 비트라인(BLt)에 흐르므로, 비트라인(BLt)의 전압 레벨이 상승한다. 메모리 셀(110) 방전의 종료 후, 예를 들면, t2의 시간에서, 센스 회로(120)는, 비트라인(BLt, BLc) 사이의 전압 차를 증폭해 센싱하고, 상기 메모리 셀(110)에 액세스한다.

일반적으로, 메모리 셀로의 고속 액세스는 DRAM 설계에 있어 중요하다. 따라서, 센싱 시간(t1~t2)은, 메모리 셀에 신속히 액세스하기 위해 가능한 짧게 할 필요가 있지만, 센싱 시간(t1~t2)은, 과도하게 짧게 할 수도 없으며, 왜냐하면, 비교적 긴 센싱 시간(t1~t2)은, 센스 회로(120)에 비교적 큰 비트라인 전압 차를 센싱시킬 수 있어, 데이터 판단의 정확성을 확보할 수 있기 때문이다. 따라서, 센싱 시간(t1~t2)의 시간 길이를 계측할 수 있으면, 프로세스 평가(process　evaluation) 및 회로 설계의 개선에 도움이 된다.

본 발명은, 메모리 셀의 센싱 시간을 정확하게 계측할 수 있는 링 오실레이터 및 시간 계측 회로를 제공한다.

본 발명의 링 오실레이터는, 복수의 플립플롭을 포함한다. 플립플롭은, 링 형상으로 접속되어 있다. 플립플롭은, 개시 신호에 근거해 발진을 개시하여 출력 신호를 발생하고, 정지 신호에 근거해 발진을 정지하여 출력 신호의 발생을 정지하는 것에 이용된다. 정지 신호가 제1 레벨에서 제2 레벨이 될 때, 출력 신호는 플로팅(floating)이 된다.

본 발명의 시간 계측 회로는, 링 오실레이터 및 카운터 회로를 포함한다. 링 오실레이터는, 개시 신호에 근거해 발진을 개시하여 출력 신호를 발생하고, 정지 신호에 근거해 발진을 정지하여 출력 신호의 발생을 정지하는 것에 이용된다. 정지 신호가 제1 레벨에서 제2 레벨이 될 때, 출력 신호는, 플로팅이 된다. 카운터 회로는, 링 오실레이터에 결합된다. 카운터 회로는, 출력 신호를 수신해 카운트하고, 카운트값을 시간 계측 결과로서 발생하는 것에 이용된다.

상기에 근거해, 본 발명의 실시예에서, 정지 신호가 제1 레벨에서 제2 레벨이 될 때, 링 오실레이터의 출력 신호가 플로팅이 되어, 링 오실레이터를 올바른 상태(condition)로 래치(latch) 할 수 있기 때문에, 시간 계측 회로는, 메모리 유닛의 센싱 시간을 정확하게 계측할 수 있다.

[도 1] 본 발명의 일실시예의 메모리 셀 및 그 센스 회로의 개략도이다.
[도 2] 도 1의 실시예의 비트라인 전압의 파형 설명도이다.
[도 3] 본 발명의 일실시예의 시간 계측 회로의 개략도이다.
[도 4] 도 3의 실시예의 링 오실레이터의 개략도이다.
[도 5] 도 4의 실시예의 링 오실레이터에서의 각 신호의 파형 설명도이다.
[도 6] 본 발명의 일실시예의 플립플롭의 내부의 개략도이다.
[도 7] 본 발명의 다른 실시예의 플립플롭의 내부의 개략도이다.

본 발명의 상기 특징 및 이점을 알기 쉽게 하기 위해, 실시예를 들어 도면에 따라 이하에 상세히 설명한다.

도 3은, 본 발명의 일실시예의 시간 계측 회로의 개략도이다. 도 3을 참조하고, 본 실시예의 시간 계측 회로(200)는, 링 오실레이터(210) 및 카운터 회로(220)를 포함한다. 카운터 회로(220)는, 링 오실레이터(210)에 결합된다. 링 오실레이터(210)는, 개시 신호(S1)에 근거해 발진을 개시하여 출력 신호(S3)를 발생하고, 카운터 회로(220)에 출력하는 것에 이용된다. 카운터 회로(220)는, 카운트 출력 신호(S3)를 수신해 카운트하고, 카운트값을 시간 계측 결과(S4)로서 발생한다. 다음으로, 링 오실레이터(210)는, 정지 신호(S2)에 근거해 발진을 정지하여, 출력 신호(S3)를 카운터 회로(220)에 발생하는 것을 정지한다. 카운터 회로(220)는, 이에 따라 카운트를 정지한다. 본 실시예에서, 카운터 회로(220)는, 해당 기술 분야에서의 임의의 카운터 회로의 구조에 의해 실시할 수 있고, 본 발명은, 이에 대해 한정하는 것은 아니다. 그 실시 방식은, 해당 기술 분야에서의 일반적인 지식에 의해 충분한 교시, 암시 및 실시의 설명을 얻을 수 있다.

본 실시예에서, 시간 계측 회로(200)는, 예를 들면, 도 2의 센싱 시간 t1로부터 t2를 계측하는데 적합하다. 따라서, 개시 신호(S1)는, 센싱 시간(t1~t2)의 개시 시간(t1)에 대응해 발생되고, 또한 정지 신호(S2)는, 센싱 시간(t1~t2)의 종료 시간(t2)에 대응해 발생된다.

도 4는, 도 3의 실시예의 링 오실레이터를 개략도이다. 도 5는, 도 4의 실시예의 링 오실레이터에서의 각 신호의 파형 설명도이다. 도 4 및 도 5를 참조하고, 본 실시예의 링 오실레이터(210)는, 복수의 플립플롭(212＿0~212＿4)을 포함한다. 플립플롭(212＿0~212＿4)은, 링 형상으로 접속되어, 링 오실레이터 기능을 실행할 수 있고, 또한 플립플롭의 수는 본 발명을 한정하는 것은 아니다. 각 플립플롭은, 제1 제어단, 제2 제어단, 입력단(A), 제1 출력단(Y) 및 제2 출력단(Q)을 포함한다. 본 실시예에서, 제1 플립플롭(212＿0)의 제1 제어단은, 개시 신호(S1)에 결합되고, 제2 제어단은, 정지 신호(S2)에 결합된다. 복수의 제2 플립플롭(212＿1~212＿4)의 제1 제어단은, 시스템 고전압(VDD)에 결합되고, 제2 제어단은, 정지 신호(S2)에 결합되어 있다.

본 실시예에서, 각 플립플롭의 입력단은, 그 위 일단(一段)의 플립플롭의 제1 출력단에 결합되고, 각 플립플롭의 제1 출력단은, 그 아래 일단의 플립플롭의 입력단에 결합된다. 예를 들면, 플립플롭(212＿0)의 입력단은, 그 위 일단의 플립플롭(212＿4)의 제1 출력단(Y)에 결합되고, 플립플롭(212＿0)의 제1 출력단(Y)은, 그 아래 일단의 플립플롭(212＿1)의 입력단(A)에 결합된다. 각 플립플롭의 제1 출력단은, 내부 신호를 출력하고, 각 플립플롭의 제2 출력단은, 데이터 신호를 출력한다. 예를 들면, 플립플롭(212＿0, 212＿1, 212＿2, 212＿3, 212＿4)의 제1 출력단(Y)은, 각각 내부 신호(nr1, nr2, nr3, nr4, nr0)를 출력하고, 플립플롭(212＿0, 212＿1, 212＿2, 212＿3, 212＿4)의 제2 출력단(Q)은, 각각 데이터 신호(q<0>, q<1>, q<2>, q<3>, q<4>)를 출력한다. 본 실시예에서, 최종단의 플립플롭이 출력하는 내부 신호(nr0)가, 출력 신호(S3)가 되고, 즉, 플립플롭(212＿4)이 출력하는 내부 신호(nr0)가, 출력 신호(S3)가 된다.

도 5에서, 내부 신호(nr0, nr1, nr2, nr3, nr4)의 초기값은 각각 1, 1, 0, 1, 0이며, 로우 레벨은 0이며, 하이 레벨 레벨은 1이다. 초기 기간에서는, 내부 신호(nr0, nr1)는 제2 레벨(하이 레벨)이다. 개시 신호(S1)가 제1 레벨(로우 레벨)로부터 제2 레벨(하이 레벨)이 될 때, 내부 신호(nr0)가 0이 되고, 링 오실레이터(210)가 발진을 개시한다. 다음으로, 정지 신호(S2)가 제1 레벨(로우 레벨)로부터 제2 레벨(하이 레벨)이 될 때, 정지 신호(S2)는, 링 오실레이터(210)의 상태를 래치하고, 또한 출력 신호(S3)(즉, 내부 신호(nr0))는, 플로팅이 되어, 하이 레벨로 유지된다. 상기 플로팅은, 예를 들면, 출력 신호(S3)를 출력하는 접점이 플로팅 상태에 있거나, 또는 출력 신호(S3)가 하이 임피던스(Hi-Z) 상태에 있는 것을 의미한다.

종래 기술에서, 링 오실레이터의 내부 신호가 정지 신호를 수신한 후에 리셋되므로, 링 오실레이터는, 즉시 정지할 수 없고, 따라서, 시간 계측 회로는, 메모리 셀의 센싱 시간을 정확하게 계측할 수 없다. 본 실시예에서, 정지 신호가 제1 레벨에서 제2 레벨이 될 때, 링 오실레이터의 출력 신호는, 플로팅이 되어, 하이 레벨로 보지(保持)되고, 링 오실레이터를 올바른 상태로 래치할 수 있다. 따라서, 시간 계측 회로는, 메모리 셀의 센싱 시간을 정확하게 계측할 수 있다.

도 6은, 본 발명의 일실시예의 플립플롭의 내부의 개략도이다. 도 6을 참조하고, 본 실시예의 플립플롭(212A)은, 내부 신호 발생 회로(310) 및 데이터 신호 발생 회로(320)를 포함한다. 내부 신호 발생 회로(310)는, 개시 신호(S1) 및 정지 신호(S2)에 근거해 내부 신호를 발생하는 것에 이용되고, 상기 내부 신호는, 제1 출력단(Y)으로부터 아래 일단의 플립플롭으로 출력된다. 데이터 신호 발생 회로(320)는, 정지 신호(S2)에 근거해 데이터 신호를 발생하는 것에 이용되고, 상기 데이터 신호는, 제2 출력단(Q)으로부터 출력된다.

도 7은, 본 발명의 다른 실시예의 플립플롭의 내부의 개략도이다. 도 7을 참조하고, 본 실시예의 플립플롭(212B)은, 내부 신호 발생 회로(410) 및 데이터 신호 발생 회로(420)를 포함한다. 내부 신호 발생 회로(410)는, 개시 신호(S1), 정지 신호(S2) 및 반전 정지 신호(S5)에 근거해 내부 신호를 발생하는 것에 이용되고, 여기서, 내부 신호는, 제1 출력단(Y)으로부터 아래 일단의 플립플롭으로 출력되고, 또한 반전 정지 신호(S5)는, 정지 신호(S2)와 반전한 신호이다. 데이터 신호 발생 회로(420)는, 정지 신호(S2)에 근거해 데이터 신호를 발생하는 것에 이용되고, 상기 데이터 신호는, 제2 출력단(Q)으로부터 출력된다.

상기를 종합하여, 본 발명의 실시예에서, 정지 신호가 제1 레벨에서 제2 레벨이 될 때, 링 오실레이터의 출력 신호는, 플로팅이 되어, 하이 레벨로 보지(保持)되고, 링 오실레이터를 올바른 상태로 래치하기 위한 레벨의 높이로 유지할 수 있다. 따라서, 시간 계측 회로는, 메모리 셀의 센싱 시간을 정확하게 계측할 수 있다.

본 발명은, 상기와 같이 실시예를 개시했지만, 이는 본 발명을 한정하기 위한 것이 아니며, 당업자는, 본 발명의 정신 및 범위로부터 일탈하지 않고, 약간의 변경 및 수식을 실시할 수 있고, 그러므로 본 발명의 보호 범위는, 후술하는 청구범위가 정의하는 것을 기준으로 한다.

110: 메모리 셀
120: 센스 회로
200: 시간 계측 회로
210: 링 오실레이터
212＿0, 212＿1, 212＿2, 212＿3, 212＿4, 212 A, 212 B: 플립플롭
220: 카운터 회로
310, 410: 내부 신호 발생 회로
320, 420: 데이터 신호 발생 회로
A: 입력단
BLt, BLc: 비트라인
Nr0, nr1, nr2, nr3, nr4: 내부 신호
Q: 제2 출력단
q0, q1, q2, q3, q4: 데이터 신호
S1: 개시 신호
S2: 정지 신호
S3: 출력 신호
S4: 시간 계측 결과
SA: 센스 앰프
t1: 개시 시간
t2: 종료 시간
VBL, VBLH: 전압
VDD: 시스템 고전압
Y: 제1 출력단

Claims

링 오실레이터에 있어서,
링 형상으로 접속되고, 개시 신호에 근거해 발진을 개시하여 출력 신호를 발생하고, 정지 신호에 근거해 발진을 정지하여 상기 출력 신호의 발생을 정지하는 것에 이용되는 복수의 플립플롭
을 포함하고,
상기 정지 신호가 제1 레벨에서 제2 레벨이 될 때, 상기 출력 신호는, 플로팅이 되는,
링 오실레이터.
제1항에 있어서,
각 상기 플립플롭은, 제1 제어단 및 제2 제어단을 포함하고,
상기 플립플롭 중 제1 플립플롭의 상기 제1 제어단은, 상기 개시 신호에 결합되고, 상기 플립플롭 중 상기 제1 플립플롭의 상기 제2 제어단은, 상기 정지 신호에 결합되고,
상기 플립플롭 중 복수의 제2 플립플롭의 상기 제1 제어단은, 시스템 고전압에 결합되고, 상기 플립플롭 중 상기 제2 플립플롭의 상기 제2 제어단은, 상기 정지 신호에 결합되는, 링 오실레이터.
제1항에 있어서,
각 상기 플립플롭은, 입력단, 제1 출력단 및 제2 출력단을 더 포함하고,
각 상기 플립플롭의 상기 입력단은, 그 위 일단의 플립플롭의 상기 제1 출력단에 결합되고, 각 상기 플립플롭의 상기 제1 출력단은, 그 아래 일단의 플립플롭의 상기 입력단에 결합되고,
각 상기 플립플롭의 상기 제1 출력단은, 내부 신호를 출력하고, 각 상기 플립플롭의 상기 제2 출력단은, 데이터 신호를 출력하고, 상기 플립플롭 중 최종단의 플립플롭이 출력하는 상기 내부 신호가 상기 출력 신호가 되는, 링 오실레이터.
제1항에 있어서,
각 상기 플립플롭이,
상기 개시 신호 및 상기 정지 신호에 근거해 내부 신호를 발생하는 것에 이용되고, 상기 플립플롭 중 최종단의 플립플롭이 출력하는 상기 내부 신호가 상기 출력 신호가 되는 내부 신호 발생 회로와,
상기 내부 신호 발생 회로에 결합되어, 상기 정지 신호에 근거해 데이터 신호를 발생하는 것에 이용되는 데이터 신호 발생 회로
를 포함하는 링 오실레이터.
제1항에 있어서,
각 상기 플립플롭은,
상기 개시 신호, 상기 정지 신호 및 반전 정지 신호에 근거해 내부 신호를 발생하는 것에 이용되고, 상기 플립플롭 중 최종단의 플립플롭이 출력하는 상기 내부 신호가 상기 출력 신호가 되는 내부 신호 발생 회로와,
상기 내부 신호 발생 회로에 결합되어, 상기 정지 신호에 근거해 데이터 신호를 발생하는 것에 이용되는 데이터 신호 발생 회로
를 포함하는 링 오실레이터.
시간 계측 회로에 있어서,
개시 신호에 근거해 발진을 개시하여 출력 신호를 발생하고, 정지 신호에 근거해 발진을 정지하여 상기 출력 신호의 발생을 정지하는 것에 이용되고, 상기 정지 신호가 제1 레벨에서 제2 레벨이 될 때, 상기 출력 신호는, 플로팅이 되는 링 오실레이터, 및
링 오실레이터에 결합되어, 상기 출력 신호를 수신해 카운트하고, 카운트값을 시간 계측 결과로서 발생하는 것에 이용되는 카운터 회로
를 포함하는 시간 계측 회로.
제6항에 있어서,
상기 시간 계측 회로는, 센싱 시간을 계측하는 데 사용되고,
상기 개시 신호는, 상기 센싱 시간의 개시 시간에 대응하여 발생되고,
상기 정지 신호는, 상기 센싱 시간의 종료 시간에 대응하여 발생되는, 시간 계측 회로.
제6항에 있어서,
상기 링 오실레이터는,
링 형상으로 접속되어, 상기 개시 신호에 근거해 발진을 개시하여 상기 출력 신호를 발생하고, 상기 정지 신호에 근거해 발진을 정지하여 상기 출력 신호의 발생을 정지하는 것에 이용되는 복수의 플립플롭
을 포함하고,
상기 정지 신호가 상기 제1 레벨에서 상기 제2 레벨이 될 때, 상기 출력 신호는, 플로팅이 되는, 시간 계측 회로.
제8항에 있어서,
각 상기 플립플롭은, 제1 제어단 및 제2 제어단을 포함하고,
상기 플립플롭 중 제1 플립플롭의 상기 제1 제어단은, 상기 개시 신호에 결합되고, 상기 플립플롭 중 상기 제1 플립플롭의 상기 제2 제어단은, 상기 정지 신호에 결합되고,
상기 플립플롭 중 복수의 제2 플립플롭의 상기 제1 제어단은, 시스템 고전압에 결합되고, 상기 플립플롭 중 상기 제2 플립플롭의 상기 제2 제어단은, 상기 정지 신호에 결합되는, 시간 계측 회로.
제8항에 있어서,
각 상기 플립플롭은, 입력단, 제1 출력단 및 제2 출력단을 더 포함하고,
각 상기 플립플롭의 상기 입력단은, 그 위 일단의 플립플롭의 상기 제1 출력단에 결합되고, 각 상기 플립플롭의 상기 제1 출력단은, 그 아래 일단의 플립플롭의 상기 입력단에 결합되고,
각 상기 플립플롭의 상기 제1 출력단은, 내부 신호를 출력하고, 각 상기 플립플롭의 상기 제2 출력단은, 데이터 신호를 출력하고, 상기 플립플롭 중 최종단의 플립플롭이 출력하는 상기 내부 신호가 상기 출력 신호가 되는, 시간 계측 회로.
제8항에 있어서,
각 상기 플립플롭이,
상기 개시 신호 및 상기 정지 신호에 근거해 내부 신호를 발생하는 것에 이용되고, 상기 플립플롭 중 최종단의 플립플롭이 출력하는 상기 내부 신호가 상기 출력 신호가 되는 내부 신호 발생 회로와,
상기 내부 신호 발생 회로에 결합되어, 상기 정지 신호에 근거해 데이터 신호를 발생하는 것에 이용되는 데이터 신호 발생 회로
를 포함하는 시간 계측 회로.
제8항에 있어서,
각 상기 플립플롭은,
상기 개시 신호, 상기 정지 신호 및 반전 정지 신호에 근거해 내부 신호를 발생하는 것에 이용되고, 상기 플립플롭 중 최종단의 플립플롭이 출력하는 상기 내부 신호가 상기 출력 신호가 되는 내부 신호 발생 회로와,
상기 내부 신호 발생 회로에 결합되어, 상기 정지 신호에 근거해 데이터 신호를 발생하는 것에 이용되는 데이터 신호 발생 회로
를 포함하는 시간 계측 회로.