JP4013445B2

JP4013445B2 - 時間計測器

Info

Publication number: JP4013445B2
Application number: JP2000100937A
Authority: JP
Inventors: 強佐野; 和也片野
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2000-04-03
Filing date: 2000-04-03
Publication date: 2007-11-28
Anticipated expiration: 2020-04-03
Also published as: JP2001289891A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力信号の周期、パルス幅等を計測する時間計測器に関し、高速に統計値を表示できる時間計測器に関するものである。
【０００２】
【従来の技術】
時間計測器は、デジタルの入力信号の周期、パルス幅、または、２入力信号の時間差を指定した回数測定し、逐次メモリに測定情報を書き込み、最後にヒストグラム表示を行う。このような装置を図４に示し説明する。
【０００３】
図において、入力制御回路１は、例えば、アンプ等で構成され、２つの入力信号を入力し、測定演算に適した信号に変換される。測定演算回路２は、例えば、端数パルス発生回路、時間電圧変換回路、カウンタ等で構成され、入力制御回路１の出力を入力し、入力信号の周期、パルス幅、または、２入力信号間の時間差を測定、計算を行い、時間に対応するアドレスを出力する。メモリ３は、測定演算回路２からアドレスを入力し、頻度を示す度数を格納する。
【０００４】
加算回路４は、メモリ３からのデータを入力し、単位量加算し、メモリ３に度数として格納する。そして、加算回路４は、バッファ４１、アキュームレータ４２から構成される。バッファ４１は、メモリ３からのデータを保持し、アキュームレータ４２に出力すると共に、アキュームレータ４２からのデータを保持し、メモリ３に出力する。アキュームレータ４２は、バッファ４１からのデータに”１”を加算し、バッファ４１に出力する。
【０００５】
メモリコントロール回路５は、メモリ３、バッファ４のコントロールを行う。表示制御回路６は、メモリ３から度数を読み出し、表示器７、例えば、ＣＲＴ、ＬＣＤ等にヒストグラムとして表示する。
【０００６】
このような装置の動作を説明する。入力信号は入力制御回路１で測定演算に適した信号に変換され、測定演算回路２で入力信号の周期、パルス幅、または２つの入力信号間の時間差が測定及び計算され、メモリ３のアドレスとして出力される。
【０００７】
このアドレスと、メモリコントロール回路５からのアウトプットイネーブル信号とにより、メモリ３は、アドレスに対応するデータを出力する。また、メモリコントロール回路５は、バッファ４１に、メモリ３からのデータの取り込みを許可する信号を出力する。これにより、バッファ４１は、メモリ３からのデータを取り込む。
【０００８】
そして、アキュームレータ４２は、バッファ４１からのデータに単位量加算し、バッファ４１に出力する。メモリコントロール回路５は、バッファ４１にアキュムレータ４２からのデータの出力を許可する信号を与え、メモリ３にライトイネーブル信号を与える。この結果、メモリ３は、単位量増加した度数を格納することになる。
【０００９】
このような動作を繰返し、図５に示されるように、メモリ３に度数が格納される。図５では、例えば、アドレス”０”に０ｎｓのデータを割り当て、アドレスの１ビット当たりを２５ｐｓに相当させ（測定演算回路２の分解能も２５ｐｓ）、１００ｎｓの入力信号の周期（バラツキを±７５ｐｓ）を１０００００回測定したものである。そして、表示制御回路６は、メモリ３のすべてのアドレスにアクセスし、統計値を読み出して、表示器７にヒストグラムを表示する。
【００１０】
ここで、測定演算回路２、メモリコントロール回路５、表示制御回路６は、図示しない制御回路により、各種タイミングが制御されている。つまり、制御回路により、測定演算回路２のアドレス出力とメモリコントロール回路５のイネーブル信号等の出力とのタイミング、指定回数終了後の表示制御回路６の動作開始が制御される。
【００１１】
【発明が解決しようとする課題】
このような装置では、メモリ３のデータの有無にかかわらず、すべてのアドレスに対してアクセスを行っていた。つまり、データがないアドレスは、ヒストグラムの度数がゼロでも、表示制御回路６は、メモリ３にアクセスし、時間を費やしてしまう。この結果、ヒストグラムの表示時間がかかってしまう。そして、測定範囲を広げるためにメモリ３の容量を大きくすると、メモリ３へのアクセス回数も多くなり、さらにヒストグラムの表示時間がかかってしまうという問題点があった。
【００１２】
そこで、本発明の目的は、高速に統計値を表示できる時間計測器を実現することにある。
【００１３】
【課題を解決するための手段】
本発明は、
少なくとも１つの入力信号に基づいて時間を計測し、時間に対応するアドレスに単位量加算してメモリに度数として格納する時間計測器において、
前記アドレスを入力し、前記メモリのアクセスエリアを検知するデータエリア検知回路と、
このデータエリア検知回路のアクセスエリア検知に基づいて、前記メモリのアクセスエリアのみから度数を読み出して統計値を表示する表示部と
を有することを特徴とするものである。
【００１４】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。図１は本発明の一実施例を示した構成図である。ここで、図４と同一のものは同一符号を付し説明を省略する。
【００１５】
図において、データエリア検知回路８は、測定演算回路２からのアドレスの上位２ビットを入力し、メモリ３のアクセスエリアを検知する。表示制御回路９は、データエリア検知回路８のアクセスエリア検知に基づいて、メモリ３のアクセスエリアのみから度数を読み出し、表示器７にヒストグラムを表示する。ここで、表示制御回路９、表示器７が表示部を構成する。
【００１６】
さらに、データエリア検知回路８の構成を図２に示し説明する。ここでは、メモリ３のアドレスが１７ビットの場合について説明する。
【００１７】
データエリア検知回路８は、ＡＮＤ回路８１〜８４、フリップフロップ８５〜８８から構成される。
【００１８】
ＡＮＤ回路８１は、メモリコントロール回路５からのライトイネーブル信号ＷＥ、１６ビット目アドレスＡ１６の負論理、１７ビット目アドレスＡ１７の負論理を入力する。ＡＮＤ回路８２は、メモリコントロール回路５からのライトイネーブル信号ＷＥ、１６ビット目アドレスＡ１６の正論理、１７ビット目アドレスＡ１７の負論理を入力する。ＡＮＤ回路８３は、メモリコントロール回路５からのライトイネーブル信号ＷＥ、１６ビット目アドレスＡ１６の負論理、１７ビット目アドレスＡ１７の正論理を入力する。ＡＮＤ回路８４は、メモリコントロール回路５からのライトイネーブル信号ＷＥ、１６ビット目アドレスＡ１６の正論理、１７ビット目アドレスＡ１７の正論理を入力する。
【００１９】
フリップフロップ８５〜８８は、リセット端子に図示しない制御回路からのリセット信号を入力し、Ｄ端子にハイレベルＶＣＣを入力し、クロック端子に、それぞれＡＮＤ回路８１〜８４の出力を入力する。そして、フリップフロップ８５〜８８は、それぞれメモリ３のエリアＭ１”０００００〜０７ＦＦＦ”，エリアＭ２”０８０００〜０ＦＦＦＦ”，エリアＭ３”１００００〜１７ＦＦＦ”，エリアＭ４”１８０００〜１ＦＦＦＦ”のアクセスの検知を保持する。エリアＭ１〜Ｍ４には、それぞれ０μｓ以上０．８１９２μｓ未満、０．８１９２μｓ以上１．６３８４μｓ未満、１．６３８４μｓ以上２．４５７６μｓ未満、２．４５７６μｓ以上３．２７６８μｓ以下の統計値が格納される。
【００２０】
このような装置の動作を以下で説明する。図３は図１に示す装置の動作を説明する図である。ここでも、メモリ３のアドレスが１７ビットについて説明する。
【００２１】
入力信号は入力制御回路１で測定演算に適した信号に変換され、測定演算回路２で入力信号の周期、パルス幅、または２つの入力信号間の時間差が測定及び計算され、メモリ３のアドレスとして出力される。
【００２２】
このアドレスと、メモリコントロール回路５からのアウトプットイネーブル信号とにより、メモリ３は、アドレスに対応するデータを出力する。また、メモリコントロール回路５は、バッファ４１に、メモリ３からのデータの取り込みを許可する信号を出力する。これにより、バッファ４１は、メモリ３からのデータを取り込む。
【００２３】
そして、アキュームレータ４２は、バッファ４１からのデータに単位量加算し、バッファ４１に出力する。メモリコントロール回路５は、バッファ４１にアキュムレータ４２からのデータの出力を許可する信号を与え、メモリ３にライトイネーブル信号を与える。この結果、メモリ３は、単位量増加した度数を格納することになる。
【００２４】
同時にアドレスはデータエリア検知回路８にも入力され、データエリア検知回路８は、メモリ３に書き込まれたデータのアクセスエリアを検知する。つまり、１７ビット目アドレスＡ１７が”０”、１６ビット目アドレスＡ１６が”０”のとき、ＡＮＤ回路８１〜８４にライトイネーブル信号ＷＥが入力されると、ＡＮＤ回路８２〜８４はロウレベルのままで、ＡＮＤ回路８１はハイレベルになる。この結果、フリップフロップ８５はメモリ３のエリアＭ１がアクセスされたことを保持する。同様に、１７ビット目アドレスＡ１７が”０”、１６ビット目アドレスＡ１６が”１”のとき、フリップフロップ８６はメモリ３のエリアＭ２がアクセスされたことを保持する。１７ビット目アドレスＡ１７が”１”、１６ビット目アドレスＡ１６が”０”のとき、フリップフロップ８７はメモリ３のエリアＭ３がアクセスされたことを保持する。１７ビット目アドレスＡ１７が”１”、１６ビット目アドレスＡ１６が”１”のとき、フリップフロップ８８はメモリ３のエリアＭ４がアクセスされたことを保持する。
【００２５】
このような動作を繰返し、メモリ３に度数が格納され、格納された領域がデータエリア検知回路８に保持される。そして、表示制御回路９は、測定終了後、データエリア検知回路８のアクセスエリア検知に基づいて、メモリ３のアクセスエリアのアドレスのみアクセスし、度数を読み出して、表示器７にヒストグラムを表示する。
【００２６】
このように、データエリア検知回路８がアドレスによりメモリ３のアクセスエリアを検知し、この結果に基づいて、表示制御回路９がヒストグラムの表示を行う。これにより、表示制御回路９は、メモリ３にデータが格納されていないエリアをアクセスする必要がないので、メモリ３からのデータの読み出し時間を短縮でき、測定終了からヒストグラム表示までの高速化を実現できる。
【００２７】
なお、本発明は統計値をヒストグラムで表示する構成を示したが、折れ線グラフで統計値を表示する構成にしてもよい。つまり、統計値の表示形態に限定されるものではない。
【００２８】
また、データエリア検知回路８は、メモリコントロール回路５のライトイネーブル信号により、メモリ３の書き込み領域を保持する構成を示したが、これに限定されるものではない。例えば、測定演算回路２がアドレスを出力した信号を出力する構成にして、ライトイネーブル信号の代わりに用いる構成にしてもよい。また、アドレスの変化を検知して、ライトイネーブル信号の代わりに用いる構成でもよい。
【００２９】
そして、データエリア検知回路８は、アドレスの上位２ビットにより、メモリ３のアクセスエリアを４分割で検知する構成を示したが、検知する上位ビットを増やせば、８分割、１６分割、…と細分割できる。これにより、表示制御回路９がメモリ３から読み出すエリアで、データがないエリアが少なくなり、さらに高速に表示することができる。
【００３０】
【発明の効果】
本発明によれば、データエリア検知回路がアドレスによりメモリのアクセスエリアを検知し、この結果に基づいて、表示部が統計値の表示を行う。これにより、表示部は、メモリにデータが格納されていないエリアをアクセスする必要がないので、メモリからのデータの読み出し時間を短縮でき、測定終了から表示までの高速化を実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示した構成図である。
【図２】図１に示す装置のデータエリア検知回路８の具体的構成を示した図である。
【図３】図１に示す装置の動作を説明する図である。
【図４】従来の時間計測器の構成を示した図である。
【図５】図４に示す装置のメモリ３のデータ構成を示した図である。
【符号の説明】
２測定演算回路
３メモリ
４加算回路
７表示器
８データエリア検知回路
９表示制御回路

Claims

少なくとも１つの入力信号に基づいて時間を計測し、時間に対応するアドレスに単位量加算してメモリに度数として格納する時間計測器において、
前記アドレスを入力し、前記メモリのアクセスエリアを検知するデータエリア検知回路と、
このデータエリア検知回路のアクセスエリア検知に基づいて、前記メモリのアクセスエリアのみから度数を読み出して統計値を表示する表示部と
を有することを特徴とする時間計測器。
表示部は統計値をヒストグラム表示することを特徴とする請求項１記載の時間計測器。
データエリア検知回路は、アドレスの上位ビットによりアクセス領域を検知することを特徴とする請求項１または２記載の時間計測器。