JPH08249874A - メモリのリード／ライト制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 データの先入れ先出しを行うメモリを小規模
かつ経済的に構成する。 【構成】 常時はカウンタ９のアドレスをＳＲＡＭ２に
与え、リードパルスＲＰによりＳＲＡＭのリードアドレ
スのデータを出力しかつアドレスを１つ増加する一方、
データの書込時にはカウンタ８のアドレスをＳＲＡＭに
与えライトパルスＷＰによってデータを書込みかつアド
レスを１つ増加する。また、各アドレスの大小比較結果
と、各アドレスに基づくデータの書込み及び読出しの各
条件パターンとから、データの書き込み及び読み出しの
各可能状態を示すＦＵＬＬ及びＥＭＰＴＹの各フラグを
生成する。この結果、ＳＲＡＭ容量を大きくすれば、メ
モリ回路は１個で構成できる。また、データの書込み及
び読出しを行う場合に、各フラグの状態を検出すれば、
データの読み書きを確実に行える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリに対するリード
／ライト制御を行うメモリのリード／ライト制御回路に
関する。

【０００２】

【従来の技術】各種のデータを処理する情報処理装置等
では、メモリ回路として、多くのＦＩＦＯ（ファースト
イン・ファーストアウト）回路が用いられている。この
ようなＦＩＦＯ回路は、データの先入れ先出しを行うも
ので、予めＣＰＵ等からのライト信号（書き込み信号）
により数バイトのデータが格納され、次にＣＰＵからの
リード信号（読み出し信号）が入力されると、ＦＩＦＯ
回路ではこれを書き込み順に読み出してＣＰＵ側へ出力
するものである。

【０００３】

【発明が解決しようとする課題】このようなＦＩＦＯ回
路は一般にデータの蓄積容量が少なく、多くのデータを
蓄積する場合は、複数のＦＩＦＯ回路を用いなければな
らない。このため、装置がコスト高となり、かつ装置の
回路規模が大きくなる欠点がある。従って本発明は、デ
ータの先入れ先出しを行うメモリ回路を小型かつ経済的
に構成することを目的とする。

【０００４】

【課題を解決するための手段】このような課題を解決す
るために本発明は、メモリに対し書き込み信号に応じて
データの書き込みを行うと共に、メモリに書き込まれた
データを読み出し信号に応じて書き込み順に読み出す場
合に、メモリに対しデータを書き込むライトアドレスを
書き込み信号毎に順次新たに生成するライトアドレスカ
ウンタと、メモリからデータを読み出すリードアドレス
を読み出し信号毎に順次新たに生成するリードアドレス
カウンタと、常時はリードアドレスをメモリに与えると
共に、データの書き込み時にはライトアドレスをメモリ
に与えるアドレスマルチプレクサと、アドレスマルチプ
レクサから与えられるメモリ内のリードアドレスのデー
タを読み出し信号により出力する第１の出力制御回路
と、データの書き込み時にアドレスマルチプレクサから
与えられるメモリのライトアドレスに対し書き込み信号
によりデータを出力する第２の出力制御回路とを設けた
ものである。

【０００５】また、リードアドレスとライトアドレスと
の大小を比較する比較器と、リードアドレスとライトア
ドレスとからメモリに対するデータの書き込み及び読み
出しの各条件パターンを判定する判定回路と、判定回路
の判定出力と比較器の比較出力とからメモリに対するデ
ータの書き込み及び読み出しの各可能状態を示す第１及
び第２の情報を生成する生成回路とを設けたものであ
る。

【０００６】

【作用】常時はリードアドレスをメモリに与え、読み出
し信号によりメモリのリードアドレスのデータを出力
し、かつ新たなリードアドレスを生成すると共に、デー
タの書き込み時にはライトアドレスをメモリに与えこの
ライトアドレスに書き込み信号によってデータを書き込
み、かつ新たなライトアドレスを生成する。この結果、
上記メモリの容量を大きくすれば、データの先入れ先出
しを行うＦＩＦＯ回路は１個で構成することができ、従
ってこの種のメモリ回路を小型かつ経済的に構成でき
る。また、リードアドレスとライトアドレスとの大小比
較結果と、リードアドレスとライトアドレスとに基づく
データの書き込み及び読み出しの各条件パターンとか
ら、メモリに対するデータの書き込み及び読み出しの各
可能状態を示す第１及び第２の情報を生成する。この結
果、上記メモリに対しデータの書き込み及び読み出しを
行うＣＰＵは、第１及び第２の情報をそれぞれ参照して
メモリへアクセスできることから、メモリに対するデー
タの読み書きを確実に行えると共に、ＣＰＵのメモリに
対するデータの書き込み及び読み出し処理を簡略化でき
る。

【０００７】

【実施例】以下、本発明について図面を参照して説明す
る。図１は本発明を適用したＦＩＦＯメモリの構成を示
すブロック図である。同図において、１はデータの先入
れ先出しを行うＦＩＦＯメモリであり、ＦＩＦＯメモリ
１は、データが蓄積されるＳＲＡＭ（スターティックＲ
ＡＭ）２と、このＳＲＡＭ２に対するデータのリード
（読み出し）及びライト（書き込み）を制御するＦＩＦ
Ｏ制御回路３とからなる。

【０００８】ここで、ＳＲＡＭ２に対しデータのリード
／ライトを制御するＦＩＦＯ制御回路３は次のように構
成される。即ち、４はリード／ライト条件生成・判定回
路、５はライト入力段同期回路、６はリード入力段同期
回路、７はデータ入力段ラッチ、８はライトアドレスカ
ウンタ、９はリードアドレスカウンタ、１０はアドレス
マルチプレクサ、１１，１３は出力制御回路、１２はデ
ータ出力段ラッチである。

【０００９】ところで、ＦＩＦＯ制御回路３において
は、ＳＲＡＭ２に対しては常時はデータの読み出しを行
うリード状態となっており、データの書き込みを行うと
きのみライト状態となる。ここで、外部の図示しないＣ
ＰＵがＦＩＦＯメモリ１をアクセスしてＳＲＡＭ２へデ
ータを書き込む場合のＦＩＦＯ制御回路３の動作から説
明する。ＣＰＵはＦＩＦＯメモリ１にデータを書き込む
場合、まずＳＲＡＭ２のデータ蓄積状態が満杯状態を示
すリード／ライト条件生成・判定回路４からのＦＵＬＬ
フラグ（第１の情報）を参照しながら書き込む。ここ
で、ＦＵＬＬフラグが満杯状態を示していなければ、書
き込み可能であるということでデータバスＤＢＡに書き
込むデータを与え、かつライト信号ＷＲを与える。

【００１０】すると、データバスＤＢＡ上のデータは、
ライト信号ＷＲによりデータ入力段ラッチ７でラッチさ
れる。また、ライト信号ＷＲはライト入力段同期回路５
において入力されるクロック信号ＣＫに同期したライト
パルスＷＰに変換される。こうして変換されたライトパ
ルスＷＰは、ＳＲＡＭ２のライト端子ＷＲ（バー）へ出
力されＳＲＡＭ２を書き込み可能状態にすると同時に出
力制御回路１１に対しても出力される。また、このライ
トパルスＷＰはデータ出力段ラッチ１２へ出力されてデ
ータ出力段ラッチ１２をラッチ禁止状態にし、かつライ
トアドレスカウンタ８及びアドレスマルチプレクサ１０
に対しても出力されて、アドレスマルチプレクサ１０を
ライトアドレス選択状態にし、ライトアドレスカウンタ
８から出力されるライトアドレスをＳＲＡＭ２へ与え
る。

【００１１】このようにして、ライトアドレスカウンタ
８で示されるＳＲＡＭ２のアドレスに、ライト信号ＷＲ
に同期して入力されたデータバスＤＢＡ上のデータが格
納される。その後、ライトアドレスカウンタ８はライト
パルスＷＰの終了を示すその立ち上がりでインクリメン
トされ次のライトアドレスを示す。そしてこのライトア
ドレスがＳＲＡＭ２の最大アドレスを越えた場合は、次
のライトアドレスとして最小アドレスが示される。こう
してＣＰＵからのデータが順次ＳＲＡＭ２へ格納され
る。なお、ＦＵＬＬフラグの出力は、ライト入力段同期
回路５に入力されているため、ＦＵＬＬフラグがデータ
の満杯状態を示している場合は、ライト入力段同期回路
５は動作せず、従ってこのときにはライト信号ＷＲはラ
イトパルスに変換されず、ＳＲＡＭ２に対するデータの
書き込みは行われない。

【００１２】次にＣＰＵがＦＩＦＯメモリ１をアクセス
してＳＲＡＭ２のデータを読み出す場合のＦＩＦＯ制御
回路３の動作を説明する。ＣＰＵはＦＩＦＯメモリ１か
らデータを読み出す場合は、まずＳＲＡＭ２のデータ蓄
積状態が空き状態を示すリード／ライト条件生成・判定
回路４からのＥＭＰＴＹフラグ（第２の情報）を参照し
ながら読み出す。ここで、ＥＭＰＴＹフラグが空き状態
を示していなければ、読み出し可能ということでＦＩＦ
Ｏメモリ１にリード信号ＲＤを与えデータバスＤＢＢ上
のデータを取り込むようにする。

【００１３】ところで、上述したライト入力段同期回路
５は、ライト信号ＷＲを入力しない限りライトパルスＷ
Ｐを出力しないため、アドレスマルチプレクサ１０で
は、リードアドレスカウンタ９からのリードアドレスの
選択状態にある。同様に、出力制御回路１１は出力禁止
状態に、またデータ出力段ラッチ１２はラッチ可能状態
にあり、従って、リードアドレスで示されるアドレスの
データがＳＲＡＭ２から出力されてデータ出力段ラッチ
１２でクロック信号ＣＫに基づきラッチされる。即ち、
リード信号ＲＤが与えられなければ、ＳＲＡＭ２の同一
アドレスのデータがクロック信号ＲＤ毎にデータ出力段
ラッチ１２でラッチされている。

【００１４】ここで、リード信号ＲＤが与えられると、
出力制御回路１３は出力可能状態になり、データ出力段
ラッチ１２にラッチされているＳＲＡＭ２からのデータ
が出力制御回路１３を介してデータバスＤＢＢ上に出力
される。なお、リード信号ＲＤはリード入力段同期回路
６においてクロック信号ＣＫに同期したリードパルスＲ
Ｐに変換され、リードアドレスカウンタ９に与えられて
いる。従って、リードアドレスカウンタ９はこのリード
パルスＲＰの終了を示すその立ち上がりでその値がイン
クリメントされ、次のアドレスを示す。そしてこのリー
ドアドレスがＳＲＡＭ２の最大アドレスを越えた場合
は、次のリードアドレスとして最小アドレスが示され
る。このようにしてＳＲＡＭ２の各アドレスのデータが
順次読み出される。

【００１５】ここで、ＳＲＡＭ２の容量を大きくすれ
ば、データの先入れ先出しを行うこの種のＦＩＦＯメモ
リ１は、従来のように複数の回路で構成せずに、１個の
回路でで構成することができ、従ってこの種のメモリ回
路を小型かつ経済的に構成することができる。なお、本
実施例では、ＦＩＦＯメモリ１にＳＲＡＭ２を用いた例
を示したが、ＤＲＡＭ（ダイナミックＲＡＭ）を用いて
も良く、また、電気的に書き込み消去が可能なＥＥＰＲ
Ｍを用いるようにしてもよい。

【００１６】次に、ＳＲＡＭ２のデータの蓄積状況を示
す上述したＦＵＬＬフラグ及びＥＭＰＴＹフラグを生成
するリード／ライト条件生成・判定回路４は、比較器４
１、条件パターン生成回路４２、及び条件パターン判定
回路４３から構成される。ここで、条件パターン生成回
路４２及び条件パターン判定回路４３は、具体的には図
２に示すように構成される。即ち、条件パターン生成回
路４２は、オア回路４４〜４６、アンド回路４７〜５０
から構成される。また、条件パターン判定回路４３は、
ライトアドレスカウンタ８から出力されるライトアドレ
スＢのうちその最大アドレスを検出するライト最大カウ
ント値検出回路５１、リードアドレスカウンタ９から出
力されるリードアドレスＡのうちその最大アドレスを検
出するリード最大アドレス検出回路５２、フリップフロ
ップ回路（以下、Ｆ／Ｆ回路）５３，５４、排他的論理
和回路５５から構成される。

【００１７】ところで、条件パターン判定回路４３で
は、ライト最大カウント値検出回路５１により検出され
る最大ライトアドレス検出信号がＦ／Ｆ回路５３で２分
周されて排他的論理和回路５５の一方の入力として与え
られる。また、リード最大カウント値検出回路５２によ
り検出される最大リードアドレス検出信号がＦ／Ｆ回路
５４で２分周されて排他的論理和回路５５の他方の入力
として与えられる。従って、各Ｆ／Ｆ回路５３，５４か
ら排他的論理和回路５５へ与えられる信号としては、最
小アドレスから最大アドレスまでアドレスが一巡する毎
に、「Ｌ」レベル→「Ｈ」レベル→「Ｌ」レベル→
「Ｈ」レベルと変化するようなトグル信号が与えられ
る。

【００１８】このようなライトアドレス及びリードアド
レスにおける各トグル信号、即ちカウント状態信号の組
み合わせは、図３の（ａ）〜（ｄ）に示すような４つの
パターンに分けることができ、かつＳＲＡＭ２に対する
データの書き込み及び読み出しは、図３において
（ａ），（ｂ），（ｃ），（ｄ），（ａ），（ｂ）の順
に推移する。即ち、ライトアドレスＢ及びリードアドレ
スＡの各カウント状態信号がともに「Ｌ」レベル（即
ち、値「０」）である図３（ａ）の場合は、ＳＲＡＭ２
に対しては常時データの書き込みは可能である。また、
データを読み出す場合は、ライトアドレスＢがリードア
ドレスＡより大きい場合に可能である。

【００１９】こうして図３（ａ）においてＳＲＡＭ２に
対するデータの書き込み及び読み出しが行われた後に
は、図３（ｂ）の状態に推移する。即ち、この場合は、
ライトアドレスのカウント状態信号が「Ｈ」レベル（即
ち、値「１」）となり、リードアドレスのカウンタ状態
信号は「０」のままである。このような状態では、デー
タの書き込みはリードアドレスＡがライトアドレスＢよ
り大きいときに可能である。また、データの読み出しは
リードアドレスＡがライトアドレスＢより大きいか等し
いときに可能である。

【００２０】そして、図３（ｂ）においてＳＲＡＭ２に
対するデータの書き込み及び読み出しが行われると、図
３（ｃ）の状態に推移する。この図３（ｃ）の場合は、
ライトアドレスＢのカウント状態信号は「１」を維持
し、リードアドレスＡのカウント状態信号は「１」にな
る。この状態では、図３（ａ）に示す状態と同様、デー
タの書き込みは常時可能であり、データの読み出しはラ
イトアドレスＢがリードアドレスＡより大きいときに可
能である。

【００２１】こうして図３（ｃ）においてデータの書き
込み及び読み出しが行われると、次には図３（ｄ）の状
態に推移する。即ち、この場合は、ライトアドレスＢの
カウント状態信号が「０」となり、リードアドレスＡの
カウント状態信号は「１」のままである。このような状
態でのデータの書き込み及び読み出しの条件は、図３
（ｂ）に示す状態と同様である。即ち、データの書き込
みはリードアドレスＡがライトアドレスＢより大きいと
きに可能であり、また、データの読み出しはリードアド
レスＡがライトアドレスＢより大きいか等しいときに可
能である。こうして図３（ｄ）に示す状態でデータの書
き込み及び読み出しが行われた後には、図３（ａ）の状
態に復帰する。

【００２２】ここで、ＳＲＡＭ２に対するデータの書き
込み及び読み出しの各条件を見てみると、上述したよう
に、図３（ａ），（ｃ）の状態は同一条件、また図３
（ｂ），（ｄ）の状態は同一条件であり、２つの条件に
集約できる。従って、排他的論理和回路５５は、リード
アドレスＡのカウント状態信号の「０」，「１」及びラ
イトアドレスＢのカウント状態信号の「０」，「１」の
４つの条件を入力して集約された２つの条件を出力す
る。

【００２３】即ち、排他的論理和回路５５から「０」が
出力される場合は、データの書き込みは常時可能で、か
つデータの読み出しはライトアドレスＢがリードアドレ
スＡより大きいときに可能である条件を示している。ま
た、排他的論理和回路５５から「１」が出力される場合
は、データの書き込みはリードアドレスＡがライトアド
レスＢより大きいときに可能で、かつデータの読み出し
はリードアドレスＡがライトアドレスＢより大きいか等
しいときに可能である条件を示している。そしてこの排
他的論理和回路５５の出力は、条件パターン生成回路４
２の各アンド回路４７〜５０の一方の入力として与えら
れる。

【００２４】一方、比較器４１ではリードアドレスカウ
ンタ９から出力されるリードアドレスＡとライトアドレ
スカウンタ８から出力されるライトアドレスＢとを比較
し、Ａ＞Ｂ，Ａ＜Ｂ，及びＡ＝Ｂの各比較結果を出力
し、条件パターン生成回路４２の各アンド回路４８〜５
０の他方の入力として与えている。ここで、Ａ＞Ｂのと
き「１」となる比較結果は、アンド回路４８に与えられ
る一方、オア回路４４を介しアンド回路５０にも与えら
れている。また、Ａ＜Ｂのとき「１」となる比較結果
は、アンド回路４９に与えられている。さらに、Ａ＝ｂ
のとき「１」となる比較結果は、オア回路４４を介しア
ンド回路５０に与えられている。なお、アンド回路４７
の他方の入力としては常時「１」が与えられている。

【００２５】従って、条件パターン生成回路４２内の各
アンド回路４７，４８の出力を入力するオア回路４５
は、条件パターン判定回路４３内の排他的論理和回路５
５から常時書き込み可能を示す「０」が出力されている
とき、または、リードアドレスＡがライトアドレスＢよ
り大となる状態の「１」が出力されているときに「Ｈ」
レベルのＦＵＬＬフラグを出力し、ＳＲＡＭ２の書き込
み可能状態をＣＰＵに報知する。また、条件パターン生
成回路４２内の各アンド回路４９，５０の出力を入力す
るオア回路４６は、排他的論理和回路５５から、ライト
アドレスＢがリードアドレスＡより大となる状態の
「０」が出力されているときに、または、リードアドレ
スＡがライトアドレスより大か等しくなる状態の「１」
が出力されているときに、「Ｈ」レベルのＥＭＰＴＹフ
ラグを出力し、ＳＲＡＭ２の読み出し可能状態をＣＰＵ
に報知する。

【００２６】このように、比較器４１からのリードアド
レスＡとライトアドレスＢとの大小比較結果と、条件パ
ターン判定回路４３からのリードアドレスＡとライトア
ドレスＢとに基づくデータの書き込み及び読み出しの各
条件パターンとから、ＳＲＡＭ２に対するデータの書き
込み及び読み出しの可能状態を示すＦＵＬＬフラグ及び
ＥＭＰＴＹフラグを生成するようにしたので、ＳＲＡＭ
２に対し外部からデータの書き込み及び読み出しを行う
ＣＰＵは、これらのフラグをそれぞれ参照してメモリへ
アクセスできることから、ＳＲＡＭ２に対するデータの
読み書きを確実に行える。また、データの書き込みを行
う場合は、ＦＵＬＬフラグのみを検出して書き込み可否
を判断すれば良く、さらにデータの読み出しを行う場合
はＥＭＰＴＹフラグのみを検出して読み出しの可否を判
断すれば良いことから、ＣＰＵのＳＲＡＭ２に対するデ
ータの書き込み及び読み出し処理を簡略化できる。

【００２７】

【発明の効果】以上説明したように本発明によれば、メ
モリに対し書き込み信号に応じてデータの書き込みを行
い、かつメモリに書き込まれたデータを読み出し信号に
応じて書き込み順に読み出す場合に、常時はリードアド
レスをメモリに与え、読み出し信号によりメモリのリー
ドアドレスのデータを出力し、かつ新たなリードアドレ
スを生成すると共に、データの書き込み時にはライトア
ドレスをメモリに与えこのライトアドレスに書き込み信
号によってデータを書き込み、かつ新たなライトアドレ
スを生成するようにしたので、上記メモリの容量を大き
くすれば、データの先入れ先出しを行うＦＩＦＯ回路は
１個で構成することができ、従ってこの種のメモリ回路
を小型かつ経済的に構成することができる。また、リー
ドアドレスとライトアドレスとの大小比較結果と、リー
ドアドレスとライトアドレスとに基づくデータの書き込
み及び読み出しの各条件パターンとから、メモリに対す
るデータの書き込み及び読み出しの可能状態を示す第１
及び第２の情報を生成するようにしたので、上記メモリ
に対しデータの書き込み及び読み出しを行うＣＰＵは、
第１及び第２の情報をそれぞれ参照してメモリへアクセ
スできることから、メモリに対するデータの読み書きを
確実に行えると共に、ＣＰＵのメモリに対するデータの
書き込み及び読み出し処理を簡略化できる。

【図面の簡単な説明】

【図１】 本発明に係るメモリのリード／ライト制御回
路の一実施例を示すブロック図である。

【図２】 上記リード／ライト制御回路を構成するリー
ド／ライト条件生成・判定回路のブロック図である。

【図３】 上記リード／ライト条件生成・判定回路で判
定される各条件パターンを示す説明図である。

【符号の説明】

１…ＦＩＦＯメモリ、２…ＳＲＡＭ、３…ＦＩＦＯ制御
回路、４…リード／ライト条件生成・判定回路、７…デ
ータ入力段ラッチ、８…ライトアドレスカウンタ、９…
リードアドレスカウンタ、１０…アドレスマルチプレク
サ、１１，１３…出力制御回路、１２…データ出力段ラ
ッチ、４１…比較器、４２…条件パターン生成回路、４
２…条件パターン判定回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリに対し書き込み信号に応じてデー
   タの書き込みを行うと共に、前記メモリに書き込まれた
   データを読み出し信号に応じて書き込み順に読み出すメ
   モリのリード／ライト制御回路であって、 前記メモリに対しデータを書き込むライトアドレスを前
   記書き込み信号毎に順次新たに生成するライトアドレス
   カウンタと、前記メモリからデータを読み出すリードア
   ドレスを前記読み出し信号毎に順次新たに生成するリー
   ドアドレスカウンタと、常時はリードアドレスをメモリ
   に与えると共に、データの書き込み時にはライトアドレ
   スをメモリに与えるアドレスマルチプレクサと、アドレ
   スマルチプレクサから与えられるメモリ内の前記リード
   アドレスのデータを読み出し信号により出力する第１の
   出力制御回路と、データの書き込み時にアドレスマルチ
   プレクサから与えられるメモリの前記ライトアドレスに
   対し書き込み信号によりデータを出力する第２の出力制
   御回路とを設けたことを特徴とするメモリのリード／ラ
   イト制御回路。
2. 【請求項２】 請求項１記載のメモリのリード／ライト
   制御回路において、 リードアドレスとライトアドレスとの大小を比較する比
   較器と、リードアドレスとライトアドレスとからメモリ
   に対するデータの書き込み及び読み出しの各条件パター
   ンを判定する判定回路と、この判定回路の判定出力と比
   較器の比較出力とからメモリに対するデータの書き込み
   及び読み出しの各可能状態を示す第１及び第２の情報を
   生成する生成回路とを設けたことを特徴とするメモリの
   リード／ライト制御回路。