JPS62219390A - Ｆｉｆｏメモリ - Google Patents
ＦｉｆｏメモリInfo
- Publication number
- JPS62219390A JPS62219390A JP61062930A JP6293086A JPS62219390A JP S62219390 A JPS62219390 A JP S62219390A JP 61062930 A JP61062930 A JP 61062930A JP 6293086 A JP6293086 A JP 6293086A JP S62219390 A JPS62219390 A JP S62219390A
- Authority
- JP
- Japan
- Prior art keywords
- read
- address
- signal
- write
- storage means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013500 data storage Methods 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＩＦＯメモリの状態を把握して書き込み、読み出しの制
御を簡単な回路で行なえるようにした。
御を簡単な回路で行なえるようにした。
本発明は先に書き込んだデータを先に読み出すＦ Ｉ
Ｆ Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ ０ｕｔ）メモ
リに関する。
Ｆ Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ ０ｕｔ）メモ
リに関する。
ＦＩＦＯメモリにおいてはメモリの蓄積状態を監視し、
満杯のときに更に書き込んだり、空のときに更に読み出
すことを防止する必要がある。
満杯のときに更に書き込んだり、空のときに更に読み出
すことを防止する必要がある。
〔従来の技術と発明が解決しようとする問題点〕従来の
ＲＡＭ方式のＦｉＦｏでは、アドレスを・制御するのに
ライトポインタとリードポインタで行なっており、その
差を演算してデータの残量を示すレジスタが必要で、Ｆ
ＩＦＯメモリの蓄積状態の検出が複雑であり、制御が難
かしいという欠点がある。
ＲＡＭ方式のＦｉＦｏでは、アドレスを・制御するのに
ライトポインタとリードポインタで行なっており、その
差を演算してデータの残量を示すレジスタが必要で、Ｆ
ＩＦＯメモリの蓄積状態の検出が複雑であり、制御が難
かしいという欠点がある。
本発明は上記問題点を解決するため、データを一次蓄え
るデータ記憶手段１に書き込みアドレス発生手段２と読
み出しアドレス発生手段３からそれぞれ与えられる書き
込みアドレス信号と読み出しアドレス信号に基゛いて、
各アドレスに対応して、該データ記憶手段１の当該アド
レスに対し書き込みと読み出しの何れが最後に生じたか
を状態記憶手段４に記憶させ、該状態記憶手段４の状態
によって入力許可信号および出力許可信号を制御信号発
生手段５より発生させ、書き込みアドレス発生手段２と
読み出しアドレス発生手段３とを制御する。
るデータ記憶手段１に書き込みアドレス発生手段２と読
み出しアドレス発生手段３からそれぞれ与えられる書き
込みアドレス信号と読み出しアドレス信号に基゛いて、
各アドレスに対応して、該データ記憶手段１の当該アド
レスに対し書き込みと読み出しの何れが最後に生じたか
を状態記憶手段４に記憶させ、該状態記憶手段４の状態
によって入力許可信号および出力許可信号を制御信号発
生手段５より発生させ、書き込みアドレス発生手段２と
読み出しアドレス発生手段３とを制御する。
状態記憶手段４が、全アドレスが最後に書き込みが行な
われたことを示している場合は、これ以上書き込めない
ため、これを制御信号発生手段５で検出して書き込み許
可信号を書き込み不可の状態にして書き込みアドレス発
生手段２の動作を停止させ、状態記憶手段４が、全アド
レスが最後に読み出しが行なわれたことを示している場
合は、もう読み出すデータがないため、これを制御信号
発生手段５で検出して読み出し許可信号を読み出し不可
の状態にして読み出しアドレス発生手段３の動作を停止
させる。
われたことを示している場合は、これ以上書き込めない
ため、これを制御信号発生手段５で検出して書き込み許
可信号を書き込み不可の状態にして書き込みアドレス発
生手段２の動作を停止させ、状態記憶手段４が、全アド
レスが最後に読み出しが行なわれたことを示している場
合は、もう読み出すデータがないため、これを制御信号
発生手段５で検出して読み出し許可信号を読み出し不可
の状態にして読み出しアドレス発生手段３の動作を停止
させる。
第２図は本発明の実施例のブロック図であり、第１図の
データ記憶手段１に対応してｎビット×ｍ段（ｍアドレ
ス）のＲＡＭＩＩとデータセレクタ１２を設け、第１図
の書き込みアドレス発生手段２に対応して書き込みアド
レスカウンタ２１とデコーダ２２を設け、読み出しアド
レス発生手段３に対応して読み出しアドレスカウンタ３
１とデコーダ３２を設け、状態記憶手段４に対応してセ
ットリセットフリップフロップ（以下５Ｒ−ＦＦと省略
する）４１−１〜４１−ｍとＡＮＤ回路４２−１〜４２
−ｍを設け、制御信号発生手段５に対応してＮＡＮＤ回
路５１とＯＲ回路５２を設けている。
データ記憶手段１に対応してｎビット×ｍ段（ｍアドレ
ス）のＲＡＭＩＩとデータセレクタ１２を設け、第１図
の書き込みアドレス発生手段２に対応して書き込みアド
レスカウンタ２１とデコーダ２２を設け、読み出しアド
レス発生手段３に対応して読み出しアドレスカウンタ３
１とデコーダ３２を設け、状態記憶手段４に対応してセ
ットリセットフリップフロップ（以下５Ｒ−ＦＦと省略
する）４１−１〜４１−ｍとＡＮＤ回路４２−１〜４２
−ｍを設け、制御信号発生手段５に対応してＮＡＮＤ回
路５１とＯＲ回路５２を設けている。
書き込みクロックによって値が歩進される書き込みアド
レスカウンタ２１の内容を、デコーダ２２がデコードし
て、アドレス対応に設けられたｍ本の書き込みアドレス
線ＷＡＤのうちの１本に、書き込みクロックに同期した
書き込みアドレス信号を出力する。一方、読み出しクロ
ックによって値が歩進される読み出しアドレスカウンタ
３１の内容をデコーダ３２がデコードして、アドレス対
応に設けられたｍ本の読み出しアドレス線ＲＡＤのうち
の１本に、読み出しクロックに同期した読み出しアドレ
ス信号を出力する。
レスカウンタ２１の内容を、デコーダ２２がデコードし
て、アドレス対応に設けられたｍ本の書き込みアドレス
線ＷＡＤのうちの１本に、書き込みクロックに同期した
書き込みアドレス信号を出力する。一方、読み出しクロ
ックによって値が歩進される読み出しアドレスカウンタ
３１の内容をデコーダ３２がデコードして、アドレス対
応に設けられたｍ本の読み出しアドレス線ＲＡＤのうち
の１本に、読み出しクロックに同期した読み出しアドレ
ス信号を出力する。
ＲＡＭＩＩはｎビット×ｍ段の記憶容量を有し、書き込
みアドレス信号により指定されたアドレスに入力される
ｎビットのデータを遠くし、又、全メモリ内容をデータ
セレクタ１２へ出力している。
みアドレス信号により指定されたアドレスに入力される
ｎビットのデータを遠くし、又、全メモリ内容をデータ
セレクタ１２へ出力している。
５ＲａＦＦ４１−１〜４１−ｍはアドレスと対応して設
けており、対応する書き込みアドレス線に書き込みアド
レス信号が出力されたときにセ・ンシ トされて今より“１”を出力し、該Ｑ出力が“１”であ
り、更に対応する読み出しアドレス線に読み出しアドレ
ス信号が出力されたときにＡＮＤ回路４２−１〜４２−
ｍのうち対応するＡＮお回路からの出力によりセットさ
れ、Ｑより“０”を出力する。即ち、各５Ｒ−ＦＦは対
応するアドレスに書き込みが最後に生じた場合は“１”
、読み出しが最後に生じた場合は“０”を出力する。
けており、対応する書き込みアドレス線に書き込みアド
レス信号が出力されたときにセ・ンシ トされて今より“１”を出力し、該Ｑ出力が“１”であ
り、更に対応する読み出しアドレス線に読み出しアドレ
ス信号が出力されたときにＡＮＤ回路４２−１〜４２−
ｍのうち対応するＡＮお回路からの出力によりセットさ
れ、Ｑより“０”を出力する。即ち、各５Ｒ−ＦＦは対
応するアドレスに書き込みが最後に生じた場合は“１”
、読み出しが最後に生じた場合は“０”を出力する。
データセレクタ１２はある読み出しアドレス線に読み出
しアドレス信号が出力されたときに、対応するＲ３−Ｆ
Ｆがセットされていれば、対応するＡＮＤ回路からの出
力により、ＲＡＭ出力のｎ×ｍビットのうち対応するア
ドレスのｎビットのデータを出力する。
しアドレス信号が出力されたときに、対応するＲ３−Ｆ
Ｆがセットされていれば、対応するＡＮＤ回路からの出
力により、ＲＡＭ出力のｎ×ｍビットのうち対応するア
ドレスのｎビットのデータを出力する。
ＮＡＮＤ回路５１は正常時は書き込み許可信号として書
き込み許可を示す“１”を出力しているが、全５Ｒ−Ｆ
ＦのＱ出力が“１”のとき、即ちＲＡＭＩＩが満杯のと
きに書き込み不可を示す“０”を出力して書き込みアド
レスカウンタの歩進を停止する。
き込み許可を示す“１”を出力しているが、全５Ｒ−Ｆ
ＦのＱ出力が“１”のとき、即ちＲＡＭＩＩが満杯のと
きに書き込み不可を示す“０”を出力して書き込みアド
レスカウンタの歩進を停止する。
ＯＲ回路５２は正常時は読み出し許可信号として読み出
し許可を示す“１”を出力しているが、全５Ｒ−ＦＦの
Ｑ出力が０”のとき、即ちＲＡＭ１ｌが空のときに読み
出し不可を示す“０”を出力してアドレスカウンタの歩
進を停止する。
し許可を示す“１”を出力しているが、全５Ｒ−ＦＦの
Ｑ出力が０”のとき、即ちＲＡＭ１ｌが空のときに読み
出し不可を示す“０”を出力してアドレスカウンタの歩
進を停止する。
このようにアドレスに対応した５Ｒ−ＦＦを書き込みア
ドレス信号によりセントし、読み出しアドレス信号によ
りセントしているため、その全“１”及び全“０”によ
り容易にメモリの満杯及び空が検出できるため、簡単な
付加回路によりＦＩＦＯメモリの監視および書き込みア
ドレスカウンタと読み出しアドレスカウンタの制御を行
なえる。
ドレス信号によりセントし、読み出しアドレス信号によ
りセントしているため、その全“１”及び全“０”によ
り容易にメモリの満杯及び空が検出できるため、簡単な
付加回路によりＦＩＦＯメモリの監視および書き込みア
ドレスカウンタと読み出しアドレスカウンタの制御を行
なえる。
以上説明したように、本発明によれば、ＦＩＦＯメモリ
の監視および書き込みアドレス発生手段と読み出しアド
レス発生手段の制御が簡単な回路で行なうことができる
という効果がある。
の監視および書き込みアドレス発生手段と読み出しアド
レス発生手段の制御が簡単な回路で行なうことができる
という効果がある。
第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図である。 図において、１はデータ記憶手段、２は書き込みアドレ
ス発生手段、３は読み出しアドレス発生手段、４は状態
記憶手段、５は制御信号発生手段。 １１はＲＡＭ、１２はデータセレクタ、２１は書き込み
アドレスカウンタ、２２はデコーダ、３１は読み出しア
ドレスカウンタ、３２はデコーダ。 ４１１〜４１−ｍは５Ｒ−ＦＦ、４２−１〜４２−ｍは
ＡＮＤ回路、５１はＮＡＮＤ回路、５２はＯＲ回路をそ
れぞれ示す。
施例のブロック図である。 図において、１はデータ記憶手段、２は書き込みアドレ
ス発生手段、３は読み出しアドレス発生手段、４は状態
記憶手段、５は制御信号発生手段。 １１はＲＡＭ、１２はデータセレクタ、２１は書き込み
アドレスカウンタ、２２はデコーダ、３１は読み出しア
ドレスカウンタ、３２はデコーダ。 ４１１〜４１−ｍは５Ｒ−ＦＦ、４２−１〜４２−ｍは
ＡＮＤ回路、５１はＮＡＮＤ回路、５２はＯＲ回路をそ
れぞれ示す。
Claims (1)
- 【特許請求の範囲】 ｍ個のアドレスを有し書き込みアドレス信号によって指
定されたアドレスにｎビットのデータを書き込み、読み
出しアドレス信号によって指定されたアドレスのｎビッ
トのデータを読み出すデータ記憶手段（１）と、 書き込みクロックを入力し該書き込みアドレス信号を出
力する書き込みアドレス発生手段（２）と、読み出しク
ロックを入力し該読み出しアドレス信号を出力する読み
出しアドレス発生手段（３）と、該メモリの各アドレス
に対応して当該アドレスを書き込みと読み出しのどちら
を最後に行なったかを記憶する状態記憶手段（４）と、 該状態記憶手段（４）の状態によって入力許可信号と出
力許可信号を出力する制御信号発生手段とを有し、該入
力許可信号と出力許可信号とによってそれぞれ書き込み
アドレス発生手段（２）と読み出しアドレス手段（３）
とを制御することを特徴とするＦＩＦＯメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062930A JPS62219390A (ja) | 1986-03-20 | 1986-03-20 | Ｆｉｆｏメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062930A JPS62219390A (ja) | 1986-03-20 | 1986-03-20 | Ｆｉｆｏメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62219390A true JPS62219390A (ja) | 1987-09-26 |
Family
ID=13214491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61062930A Pending JPS62219390A (ja) | 1986-03-20 | 1986-03-20 | Ｆｉｆｏメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62219390A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541623A (ja) * | 2005-05-11 | 2008-11-20 | クゥアルコム・インコーポレイテッド | 待ち時間に無感覚なｆｉｆｏシグナリングプロトコル |
-
1986
- 1986-03-20 JP JP61062930A patent/JPS62219390A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541623A (ja) * | 2005-05-11 | 2008-11-20 | クゥアルコム・インコーポレイテッド | 待ち時間に無感覚なｆｉｆｏシグナリングプロトコル |
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