JPH1050052A - 高速ｆｉｆｏ回路 - Google Patents
高速ｆｉｆｏ回路Info
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- JPH1050052A JPH1050052A JP8205795A JP20579596A JPH1050052A JP H1050052 A JPH1050052 A JP H1050052A JP 8205795 A JP8205795 A JP 8205795A JP 20579596 A JP20579596 A JP 20579596A JP H1050052 A JPH1050052 A JP H1050052A
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Abstract
(57)【要約】
【課題】 メモリがフルかエンプティかの識別を速く行
うことのできる高速ＦＩＦＯ回路を提供すること。 【解決手段】 ライト側シフトレジスタ回路１１、リー
ド側シフトレジスタ回路１２で生成されるアドレスをメ
モリ１０のワード線及び比較部１３に入力すると共に、
各シフトレジスタ回路で生成されるシフトレジスタの周
回数を示す信号を比較部に入力する。比較部は各シフト
レジスタ回路からのアドレス及び周回数を示す信号に応
じてメモリが一杯であることを示すフルフラグ情報、メ
モリが空であることを示すエンプティフラグ情報を生成
し、フルフラグ情報が生成された場合にはライトクロッ
クを止め、エンプティフラグ情報が生成された場合には
リードクロックを止める。
うことのできる高速ＦＩＦＯ回路を提供すること。 【解決手段】 ライト側シフトレジスタ回路１１、リー
ド側シフトレジスタ回路１２で生成されるアドレスをメ
モリ１０のワード線及び比較部１３に入力すると共に、
各シフトレジスタ回路で生成されるシフトレジスタの周
回数を示す信号を比較部に入力する。比較部は各シフト
レジスタ回路からのアドレス及び周回数を示す信号に応
じてメモリが一杯であることを示すフルフラグ情報、メ
モリが空であることを示すエンプティフラグ情報を生成
し、フルフラグ情報が生成された場合にはライトクロッ
クを止め、エンプティフラグ情報が生成された場合には
リードクロックを止める。
Description
【０００１】
【発明の属する技術分野】本発明はＦＩＦＯ（Ｆｉｒｓ
ｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）回路に関し、特に低速
でしか処理できないデータを一次保持し、高速で処理さ
れた順にデータを出力するのに適した高速ＦＩＦＯ回路
に関する。
ｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）回路に関し、特に低速
でしか処理できないデータを一次保持し、高速で処理さ
れた順にデータを出力するのに適した高速ＦＩＦＯ回路
に関する。
【０００２】
【従来の技術】通常、ＦＩＦＯ回路はメモリとして利用
され、記憶したデータを書き込んだ順序で読み出すこと
ができる。それ故、ＦＩＦＯ回路は、高速動作のデータ
プロセッサと低速動作の周辺装置との間に接続されて、
データプロセッサから周辺装置にデータを送る際のバッ
ファメモリとして利用される。
され、記憶したデータを書き込んだ順序で読み出すこと
ができる。それ故、ＦＩＦＯ回路は、高速動作のデータ
プロセッサと低速動作の周辺装置との間に接続されて、
データプロセッサから周辺装置にデータを送る際のバッ
ファメモリとして利用される。
【０００３】ところで、ＦＩＦＯ回路は、記憶容量に制
限があるため、書込み回数に比べてリード回数が少ない
時には記憶データが一杯になってしまい、この状態で書
き込みを続けると、まだ読み出されていない記憶データ
の上に新たなデータが書き込まれてしまうおそれがあ
る。一方、例えば書き込みが中断している間に読み出し
が進んでしまうと、一度読み出しが行われた記憶データ
が再び読み出されてしまうおそれもある。
限があるため、書込み回数に比べてリード回数が少ない
時には記憶データが一杯になってしまい、この状態で書
き込みを続けると、まだ読み出されていない記憶データ
の上に新たなデータが書き込まれてしまうおそれがあ
る。一方、例えば書き込みが中断している間に読み出し
が進んでしまうと、一度読み出しが行われた記憶データ
が再び読み出されてしまうおそれもある。
【０００４】上記のような問題点を解消するために、Ｆ
ＩＦＯ回路では、記憶データでメモリが一杯になるとフ
ルフラグ（Ｆｕｌｌ Ｆｌａｇ）情報を発生してデータ
プロセッサ側に知らせ、書き込みを禁止する。一方、一
度書き込まれた記憶データが一通り読み出されてしまっ
た場合には、エンプティフラグ（Ｅｍｐｔｙ Ｆｌａ
ｇ）情報を発生して読み出しを禁止する。
ＩＦＯ回路では、記憶データでメモリが一杯になるとフ
ルフラグ（Ｆｕｌｌ Ｆｌａｇ）情報を発生してデータ
プロセッサ側に知らせ、書き込みを禁止する。一方、一
度書き込まれた記憶データが一通り読み出されてしまっ
た場合には、エンプティフラグ（Ｅｍｐｔｙ Ｆｌａ
ｇ）情報を発生して読み出しを禁止する。
【０００５】上記のような機能を有する回路装置は、例
えば特開昭６１−２９６４２４に記載されており、これ
を図４を参照して簡単に説明する。
えば特開昭６１−２９６４２４に記載されており、これ
を図４を参照して簡単に説明する。
【０００６】書込み／読取（以下、Ｗ／Ｒと略記する）
制御器３０がメモリ４８の書込み及び読取を制御する為
に、データプロセッサ及び周辺装置（いずれも図示せ
ず）からの書込み及び読取指令をそれぞれ受取る。Ｗ／
Ｒ制御器３０は、書込み線３４を介して書込みアドレス
・リング・カウンタ３２に、そして読取線３８を介して
読取アドレス・リング・カウンタ３６に対応する書込み
及び読取信号を送る。
制御器３０がメモリ４８の書込み及び読取を制御する為
に、データプロセッサ及び周辺装置（いずれも図示せ
ず）からの書込み及び読取指令をそれぞれ受取る。Ｗ／
Ｒ制御器３０は、書込み線３４を介して書込みアドレス
・リング・カウンタ３２に、そして読取線３８を介して
読取アドレス・リング・カウンタ３６に対応する書込み
及び読取信号を送る。
【０００７】比較器４０は、複数の導線４２，４４を介
して書込みアドレス・リング・カウンタ３２及び読取ア
ドレス・リング・カウンタ３６に接続される。比較器４
０は線４６によってＷ／Ｒ制御器３０にも接続されてい
て、書込み及び読取アドレス・リング・カウンタ３２，
３６が同じアドレスを示す時を知らせる。この情報によ
り、Ｗ／Ｒ制御器３０はメモリ４８が一杯又は空である
時を決定することが出来る。
して書込みアドレス・リング・カウンタ３２及び読取ア
ドレス・リング・カウンタ３６に接続される。比較器４
０は線４６によってＷ／Ｒ制御器３０にも接続されてい
て、書込み及び読取アドレス・リング・カウンタ３２，
３６が同じアドレスを示す時を知らせる。この情報によ
り、Ｗ／Ｒ制御器３０はメモリ４８が一杯又は空である
時を決定することが出来る。
【０００８】メモリ４８は複数のメモリ・ワード・レジ
スタ５０−１〜５０−Ｎを持ち、これがワード１乃至Ｎ
を記憶する。各々のメモリ・ワード・レジスタが書込み
アドレス・リング・カウンタ３２の１つの段に接続さ
れ、このメモリ・ワード・レジスタのメモリ書込み動作
を行う。更に各々のメモリ・ワード・レジスタが、メモ
リ読取動作を行なう為に、読取アドレス・リング・カウ
ンタ３６の関連する段にも接続されている。以下の説明
では、書込み又は読取動作の間にアドレスされるメモリ
・ワード位置は、リング・カウンタ３２又は３６の一方
によって指示されるものとする。読取アドレス・リング
・カウンタ３６が書込みアドレス・リング・カウンタ３
２と同じメモリ・ワード・レジスタ５０−１乃至５０−
Ｎを示し、且つ最後のメモリ動作が書込み動作であった
時、メモリ４８は一杯である。
スタ５０−１〜５０−Ｎを持ち、これがワード１乃至Ｎ
を記憶する。各々のメモリ・ワード・レジスタが書込み
アドレス・リング・カウンタ３２の１つの段に接続さ
れ、このメモリ・ワード・レジスタのメモリ書込み動作
を行う。更に各々のメモリ・ワード・レジスタが、メモ
リ読取動作を行なう為に、読取アドレス・リング・カウ
ンタ３６の関連する段にも接続されている。以下の説明
では、書込み又は読取動作の間にアドレスされるメモリ
・ワード位置は、リング・カウンタ３２又は３６の一方
によって指示されるものとする。読取アドレス・リング
・カウンタ３６が書込みアドレス・リング・カウンタ３
２と同じメモリ・ワード・レジスタ５０−１乃至５０−
Ｎを示し、且つ最後のメモリ動作が書込み動作であった
時、メモリ４８は一杯である。
【０００９】同様に、書込み及び読取アドレス・リング
・カウンタ３２，３６が同じメモリ・ワード・レジスタ
５０−１乃至５０−Ｎを示し、且つ最後に受取った指令
が読取指令である時、メモリ４８は空であるから、この
後の読取指令を受取っても処理されない。
・カウンタ３２，３６が同じメモリ・ワード・レジスタ
５０−１乃至５０−Ｎを示し、且つ最後に受取った指令
が読取指令である時、メモリ４８は空であるから、この
後の読取指令を受取っても処理されない。
【００１０】例えば、メモリ４８のメモリ・ワード・レ
ジスタ５０−２が読取られ、その為、読取アドレス・リ
ング・カウンタ３６がメモリ・ワード・レジスタ５０−
２を指示していると仮定する。この時、メモリ・ワード
・レジスタ５０−２乃至５０−Ｎは５０−１と同じく、
新しいデータを書込むことが出来る。メモリ・ワード・
レジスタ５０−１が書込まれた時、メモリ４８が一杯に
なる。更に、読取アドレス・リング・カウンタ３６及び
書込みドレス・リング・カウンタがメモリ・ワード・レ
ジスタ５０−２を指示し、最後のメモリ動作は書込み動
作であった時、メモリ４８が一杯であることを検出でき
る。
ジスタ５０−２が読取られ、その為、読取アドレス・リ
ング・カウンタ３６がメモリ・ワード・レジスタ５０−
２を指示していると仮定する。この時、メモリ・ワード
・レジスタ５０−２乃至５０−Ｎは５０−１と同じく、
新しいデータを書込むことが出来る。メモリ・ワード・
レジスタ５０−１が書込まれた時、メモリ４８が一杯に
なる。更に、読取アドレス・リング・カウンタ３６及び
書込みドレス・リング・カウンタがメモリ・ワード・レ
ジスタ５０−２を指示し、最後のメモリ動作は書込み動
作であった時、メモリ４８が一杯であることを検出でき
る。
【００１１】逆に、メモリ４８全体が書込まれていて、
この為、メモリ・ワード・レジスタ５０−Ｎが書込まれ
ていれば、書込みアドレス・リング・カウンタ３２がメ
モリ・ワード・レジスタ５０−１を指示する。この状況
では、メモリ・ワード・レジスタ５０−１乃至５０−Ｎ
をこの後で読取ることが出来、メモリ４８は空になる。
読取及び書込みアドレス・リング・カウンタ３２，３６
が同じメモリ・ワード・レジスタ５０−１を指示し、最
後のメモリ動作が読取動作であった時、メモリ空状態を
検出することが出来る。
この為、メモリ・ワード・レジスタ５０−Ｎが書込まれ
ていれば、書込みアドレス・リング・カウンタ３２がメ
モリ・ワード・レジスタ５０−１を指示する。この状況
では、メモリ・ワード・レジスタ５０−１乃至５０−Ｎ
をこの後で読取ることが出来、メモリ４８は空になる。
読取及び書込みアドレス・リング・カウンタ３２，３６
が同じメモリ・ワード・レジスタ５０−１を指示し、最
後のメモリ動作が読取動作であった時、メモリ空状態を
検出することが出来る。
【００１２】
【発明が解決しようとする課題】上記の回路装置では、
アドレス指定を読取アドレス・リング・カウンタ３２と
書込みアドレス・リング・カウンタ３６とで行ってお
り、最後のメモリ読取り及び書込み動作の記述を管理す
ることでメモリフル及びメモリエンプティの識別を行う
ようにしている。ところが、このようなカウンタを利用
した識別方法ではメモリがフルかエンプティかを決定す
るまでに時間がかかりすぎてしまい、サイクルタイムで
見るとかなり低速のＦＩＦＯ回路になってしまう。
アドレス指定を読取アドレス・リング・カウンタ３２と
書込みアドレス・リング・カウンタ３６とで行ってお
り、最後のメモリ読取り及び書込み動作の記述を管理す
ることでメモリフル及びメモリエンプティの識別を行う
ようにしている。ところが、このようなカウンタを利用
した識別方法ではメモリがフルかエンプティかを決定す
るまでに時間がかかりすぎてしまい、サイクルタイムで
見るとかなり低速のＦＩＦＯ回路になってしまう。
【００１３】本発明はこのような問題点を解消しようと
するものであり、メモリがフルかエンプティかの識別を
速く行うことのできる高速ＦＩＦＯ回路を提供すること
にある。
するものであり、メモリがフルかエンプティかの識別を
速く行うことのできる高速ＦＩＦＯ回路を提供すること
にある。
【００１４】
【課題を解決するための手段】本発明は、メモリのライ
ト側とリード側にそれぞれシフトレジスタ手段を設け、
各シフトレジスタ手段にライトクロック、リードクロッ
クを入力し、各シフトレジスタ手段で生成されるアドレ
スを前記メモリのワード線及び比較手段に入力すると共
に、各シフトレジスタ手段で生成されるシフトレジスタ
の周回数を示す信号を前記比較手段に入力し、前記比較
手段は各シフトレジスタ手段からの前記アドレス及び前
記周回数を示す信号に応じて前記メモリが一杯であるこ
とを示すフルフラグ情報、前記メモリが空であることを
示すエンプティフラグ情報を生成し、前記フルフラグ情
報が生成された場合には前記ライトクロックを止め、前
記エンプティフラグ情報が生成された場合には前記リー
ドクロックを止めるようにしたことを特徴とする。
ト側とリード側にそれぞれシフトレジスタ手段を設け、
各シフトレジスタ手段にライトクロック、リードクロッ
クを入力し、各シフトレジスタ手段で生成されるアドレ
スを前記メモリのワード線及び比較手段に入力すると共
に、各シフトレジスタ手段で生成されるシフトレジスタ
の周回数を示す信号を前記比較手段に入力し、前記比較
手段は各シフトレジスタ手段からの前記アドレス及び前
記周回数を示す信号に応じて前記メモリが一杯であるこ
とを示すフルフラグ情報、前記メモリが空であることを
示すエンプティフラグ情報を生成し、前記フルフラグ情
報が生成された場合には前記ライトクロックを止め、前
記エンプティフラグ情報が生成された場合には前記リー
ドクロックを止めるようにしたことを特徴とする。
【００１５】なお、前記比較手段は、各シフトレジスタ
手段で生成されるアドレスが一致し、かつ各シフトレジ
スタ手段からの前記周回数を示す信号が一致した場合に
前記エンプティフラグ情報を生成し、各シフトレジスタ
手段で生成されるアドレスが一致し、かつ各シフトレジ
スタ手段からの前記周回数を示す信号が異なる場合に
は、前記フルフラグ情報を生成する。
手段で生成されるアドレスが一致し、かつ各シフトレジ
スタ手段からの前記周回数を示す信号が一致した場合に
前記エンプティフラグ情報を生成し、各シフトレジスタ
手段で生成されるアドレスが一致し、かつ各シフトレジ
スタ手段からの前記周回数を示す信号が異なる場合に
は、前記フルフラグ情報を生成する。
【００１６】また、前記シフトレジスタ手段は、１クロ
ック入力される毎に“Ｈ”レベルがシフトしてワード線
をオンとするｎビットシフトレジスタと、このシフトレ
ジスタの“Ｈ”レベルが何周しているかを奇数周と偶数
周とで区別して出力するトグルフリップフロップとから
成る。
ック入力される毎に“Ｈ”レベルがシフトしてワード線
をオンとするｎビットシフトレジスタと、このシフトレ
ジスタの“Ｈ”レベルが何周しているかを奇数周と偶数
周とで区別して出力するトグルフリップフロップとから
成る。
【００１７】
【発明の実施の形態】はじめに、図１を参照して、本発
明による高速ＦＩＦＯ回路の好ましい実施の形態につい
て説明する。図１において、メモリ１０に対してライト
側シフトレジスタ回路１１とリード側シフトレジスタ回
路１２とが設けられる。ライト側シフトレジスタ回路１
１、リード側シフトレジスタ回路１２はそれぞれ、ライ
トクロックＷＣＬＫ、リードクロックＲＣＬＫを受け、
ライトアドレスＷＡＤＲ、リードアドレスＲＡＤＲをメ
モリ１０のワード線に入力すると共に、比較部１３に入
力する。メモリ１０にはライトアドレスＷＡＤＲに基づ
いてデータＤＩが書込まれ、リードアドレスＲＡＤＲに
基づいてデータＤＯが読み出される。ライト側シフトレ
ジスタ回路１１とリード側シフトレジスタ回路１２はま
た、内蔵のシフトレジスタの周回数を示す信号ＷＴ／Ｆ
Ｆ、ＲＴ／ＦＦを比較部１３に入力する。
明による高速ＦＩＦＯ回路の好ましい実施の形態につい
て説明する。図１において、メモリ１０に対してライト
側シフトレジスタ回路１１とリード側シフトレジスタ回
路１２とが設けられる。ライト側シフトレジスタ回路１
１、リード側シフトレジスタ回路１２はそれぞれ、ライ
トクロックＷＣＬＫ、リードクロックＲＣＬＫを受け、
ライトアドレスＷＡＤＲ、リードアドレスＲＡＤＲをメ
モリ１０のワード線に入力すると共に、比較部１３に入
力する。メモリ１０にはライトアドレスＷＡＤＲに基づ
いてデータＤＩが書込まれ、リードアドレスＲＡＤＲに
基づいてデータＤＯが読み出される。ライト側シフトレ
ジスタ回路１１とリード側シフトレジスタ回路１２はま
た、内蔵のシフトレジスタの周回数を示す信号ＷＴ／Ｆ
Ｆ、ＲＴ／ＦＦを比較部１３に入力する。
【００１８】比較部１３は、各シフトレジスタ回路から
のライトアドレスＷＡＤＲ、リードアドレスＲＡＤＲと
周回数を示す信号ＷＴ／ＦＦ、ＲＴ／ＦＦとに応じてメ
モリ１０が一杯であることを示すフルフラグ情報ＦＦＬ
Ｇ、メモリ１０が空があることを示すエンプティフラグ
情報ＥＦＬＧを生成する。比較部１３はまた、フルフラ
グ情報ＦＦＬＧを生成した時はライトクロックＷＣＬＫ
を止め、エンプティフラグ情報ＥＦＬＧを生成した時は
リードクロックＲＣＬＫを止める。
のライトアドレスＷＡＤＲ、リードアドレスＲＡＤＲと
周回数を示す信号ＷＴ／ＦＦ、ＲＴ／ＦＦとに応じてメ
モリ１０が一杯であることを示すフルフラグ情報ＦＦＬ
Ｇ、メモリ１０が空があることを示すエンプティフラグ
情報ＥＦＬＧを生成する。比較部１３はまた、フルフラ
グ情報ＦＦＬＧを生成した時はライトクロックＷＣＬＫ
を止め、エンプティフラグ情報ＥＦＬＧを生成した時は
リードクロックＲＣＬＫを止める。
【００１９】厳密に言えば、比較部１３はライトアドレ
スＷＡＤＲとリードアドレスＲＡＤＲとが一致し、かつ
周回数を示す信号ＷＴ／ＦＦ、ＲＴ／ＦＦで示される周
回数が一致した時にエンプティフラグ情報ＥＦＬＧを生
成し、ライトアドレスＷＡＤＲとリードアドレスＲＡＤ
Ｒとが一致し、かつ周回数を示す信号ＷＴ／ＦＦ、ＲＴ
／ＦＦで示される周回数が異なる場合はフルフラグ情報
ＦＦＬＧを生成する。なお、周回数は、ここでは“奇数
周”と“偶数周”とで示されるものとし、信号ＷＴ／Ｆ
Ｆ、ＲＴ／ＦＦで示される周回数がいずれも“奇数周”
あるいは“偶数周”の場合に周回数が一致したものとす
る。
スＷＡＤＲとリードアドレスＲＡＤＲとが一致し、かつ
周回数を示す信号ＷＴ／ＦＦ、ＲＴ／ＦＦで示される周
回数が一致した時にエンプティフラグ情報ＥＦＬＧを生
成し、ライトアドレスＷＡＤＲとリードアドレスＲＡＤ
Ｒとが一致し、かつ周回数を示す信号ＷＴ／ＦＦ、ＲＴ
／ＦＦで示される周回数が異なる場合はフルフラグ情報
ＦＦＬＧを生成する。なお、周回数は、ここでは“奇数
周”と“偶数周”とで示されるものとし、信号ＷＴ／Ｆ
Ｆ、ＲＴ／ＦＦで示される周回数がいずれも“奇数周”
あるいは“偶数周”の場合に周回数が一致したものとす
る。
【００２０】図２を参照して、比較部１３について説明
する。比較部１３は、ライトアドレスＷＡＤＲとリード
アドレスＲＡＤＲとの一致の有無を判別する比較器１３
−１と、周回数を示す信号ＷＴ／ＦＦとＲＴ／ＦＦとを
入力とするＥｘ−ＯＲ（排他的論理和）回路１３−２
と、Ｅｘ−ＯＲ回路１３−２の出力を入力とするインバ
ータ回路１３−３と、インバータ回路１３−３と比較器
１３−１の出力を入力とするＮＡＮＤ回路１３−４と、
Ｅｘ−ＯＲ回路１３−２の出力と比較器１３−１の出力
を入力とするＮＡＮＤ回路１３−５とを含む。
する。比較部１３は、ライトアドレスＷＡＤＲとリード
アドレスＲＡＤＲとの一致の有無を判別する比較器１３
−１と、周回数を示す信号ＷＴ／ＦＦとＲＴ／ＦＦとを
入力とするＥｘ−ＯＲ（排他的論理和）回路１３−２
と、Ｅｘ−ＯＲ回路１３−２の出力を入力とするインバ
ータ回路１３−３と、インバータ回路１３−３と比較器
１３−１の出力を入力とするＮＡＮＤ回路１３−４と、
Ｅｘ−ＯＲ回路１３−２の出力と比較器１３−１の出力
を入力とするＮＡＮＤ回路１３−５とを含む。
【００２１】このような回路構成により、ライトアドレ
スＷＡＤＲとリードアドレスＲＡＤＲとが一致し、かつ
信号ＷＴ／ＦＦ、信号ＲＴ／ＦＦで示される周回数が一
致すると、ＮＡＮＤ回路１３−４からエンプティフラグ
情報ＥＦＬＧが生成され、ライトアドレスＷＡＤＲとリ
ードアドレスＲＡＤＲとが一致し、かつ信号ＷＴ／Ｆ
Ｆ、信号ＲＴ／ＦＦで示される周回数が不一致の場合に
は、ＮＡＮＤ回路１３−５からフルフラグ情報ＦＦＬＧ
が生成されることが理解できよう。
スＷＡＤＲとリードアドレスＲＡＤＲとが一致し、かつ
信号ＷＴ／ＦＦ、信号ＲＴ／ＦＦで示される周回数が一
致すると、ＮＡＮＤ回路１３−４からエンプティフラグ
情報ＥＦＬＧが生成され、ライトアドレスＷＡＤＲとリ
ードアドレスＲＡＤＲとが一致し、かつ信号ＷＴ／Ｆ
Ｆ、信号ＲＴ／ＦＦで示される周回数が不一致の場合に
は、ＮＡＮＤ回路１３−５からフルフラグ情報ＦＦＬＧ
が生成されることが理解できよう。
【００２２】次に、図３を参照して、ライト側シフトレ
ジスタ回路１１について説明する。ライト側シフトレジ
スタ回路１１は、ここでは３２ビットのシフトレジスタ
１１−１と、トグルフリップフロップ１１−２とから成
る。シフトレジスタ１１−１は、１クロック入力される
毎に“Ｈ（ハイ）”レベルがシフトし、メモリ１０に至
るワード線をオンにしてゆく。したがって、アドレスを
決定してワード線をオンさせるのに必要な時間は、シフ
トレジスタ１１−１を構成しているフリップフロップ１
個のディレイ分だけしか必要としない。また、トグルフ
リップフロップ１１−２は、“Ｈ”レベルがフリップフ
ロップＦＦ／０〜ＦＦ／３１を一周すると状態が変化す
るフリップフロップであり、シフトレジスタ１１−１の
“Ｈ”レベルが何周しているかを示す信号を、ここでは
奇数周の場合“１”、偶数周の場合“０”で表わして出
力する。上記の構成、作用はリード側シフトレジスタ回
路１２についてもまったく同じである。
ジスタ回路１１について説明する。ライト側シフトレジ
スタ回路１１は、ここでは３２ビットのシフトレジスタ
１１−１と、トグルフリップフロップ１１−２とから成
る。シフトレジスタ１１−１は、１クロック入力される
毎に“Ｈ（ハイ）”レベルがシフトし、メモリ１０に至
るワード線をオンにしてゆく。したがって、アドレスを
決定してワード線をオンさせるのに必要な時間は、シフ
トレジスタ１１−１を構成しているフリップフロップ１
個のディレイ分だけしか必要としない。また、トグルフ
リップフロップ１１−２は、“Ｈ”レベルがフリップフ
ロップＦＦ／０〜ＦＦ／３１を一周すると状態が変化す
るフリップフロップであり、シフトレジスタ１１−１の
“Ｈ”レベルが何周しているかを示す信号を、ここでは
奇数周の場合“１”、偶数周の場合“０”で表わして出
力する。上記の構成、作用はリード側シフトレジスタ回
路１２についてもまったく同じである。
【００２３】いずれにしても、エンプティフラグ情報Ｅ
ＦＬＧあるいはフルフラグ情報ＦＦＬＧはＲＳ−フリッ
プフロップ（図示せず）に生成され、エンプティフラグ
情報ＥＦＬＧを受けたＲＳ−フリップフロップはリード
クロックＲＣＬＫの停止を指示する信号を出力し、フル
フラグ情報ＦＦＬＧを受けたＲＳ−フリップフロップは
ライトクロックＷＣＬＫの停止を指示する信号を出力す
る。
ＦＬＧあるいはフルフラグ情報ＦＦＬＧはＲＳ−フリッ
プフロップ（図示せず）に生成され、エンプティフラグ
情報ＥＦＬＧを受けたＲＳ−フリップフロップはリード
クロックＲＣＬＫの停止を指示する信号を出力し、フル
フラグ情報ＦＦＬＧを受けたＲＳ−フリップフロップは
ライトクロックＷＣＬＫの停止を指示する信号を出力す
る。
【００２４】以上、本発明を好ましい実施の形態につい
て説明したが、本発明による高速ＦＩＦＯ回路は、ＣＰ
Ｕ周辺に使われるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ
Ｓｐｅｃｉｆｉｃ Ｃｕｓｔｏｍ Ｐｒｏｄｕｃｔ）
や、高速バスに対応したバッファ（１００ＭＨｚ程度で
動作）への利用が適しており、メモリ容量３２ワード×
８ビット、３２ワード×１６ビット、３２ワード×３２
ビットのＳＲＡＭが考えられる。
て説明したが、本発明による高速ＦＩＦＯ回路は、ＣＰ
Ｕ周辺に使われるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ
Ｓｐｅｃｉｆｉｃ Ｃｕｓｔｏｍ Ｐｒｏｄｕｃｔ）
や、高速バスに対応したバッファ（１００ＭＨｚ程度で
動作）への利用が適しており、メモリ容量３２ワード×
８ビット、３２ワード×１６ビット、３２ワード×３２
ビットのＳＲＡＭが考えられる。
【００２５】
【発明の効果】本発明によれば、アドレス生成にシフト
レジスタを使用し、シフトレジスタの“Ｈ”レベルの位
置を比較することでメモリのフル，エンプティの認識を
高速で行うことができ、結果としてサイクルタイムを大
幅に短縮することができる。また、入力クロックは非同
期でも良い。
レジスタを使用し、シフトレジスタの“Ｈ”レベルの位
置を比較することでメモリのフル，エンプティの認識を
高速で行うことができ、結果としてサイクルタイムを大
幅に短縮することができる。また、入力クロックは非同
期でも良い。
【図１】本発明による高速ＦＩＦＯ回路の構成を示すブ
ロック図である。
ロック図である。
【図２】図１に示された比較部の構成を示した図であ
る。
る。
【図３】図１に示されたライト側シフトレジスタ回路の
構成を示した図である。
構成を示した図である。
【図４】従来の一例を示すブロック図である。
ＤＩ 入力データ ＤＯ 出力データ ＷＡＤＲ ライトアドレス ＲＡＤＲ リードアドレス ＷＣＬＫ ライトクロック ＲＣＬＫ リードクロック ＥＦＬＧ エンプティフラグ情報 ＦＦＬＧ フルフラグ情報
Claims (3)
- 【請求項１】 メモリのライト側とリード側にそれぞれ
シフトレジスタ手段を設け、各シフトレジスタ手段にラ
イトクロック、リードクロックを入力し、各シフトレジ
スタ手段で生成されるアドレスを前記メモリのワード線
及び比較手段に入力すると共に、各シフトレジスタ手段
で生成されるシフトレジスタの周回数を示す信号を前記
比較手段に入力し、前記比較手段は各シフトレジスタ手
段からの前記アドレス及び前記周回数を示す信号に応じ
て前記メモリが一杯であることを示すフルフラグ情報、
前記メモリが空であることを示すエンプティフラグ情報
を生成し、前記フルフラグ情報が生成された場合には前
記ライトクロックを止め、前記エンプティフラグ情報が
生成された場合には前記リードクロックを止めるように
したことを特徴とする高速ＦＩＦＯ回路。 - 【請求項２】 前記比較手段は、各シフトレジスタ手段
で生成されるアドレスが一致し、かつ各シフトレジスタ
手段からの前記周回数を示す信号が一致した場合に前記
エンプティフラグ情報を生成し、各シフトレジスタ手段
で生成されるアドレスが一致し、かつ各シフトレジスタ
手段からの前記周回数を示す信号が異なる場合には、前
記フルフラグ情報を生成することを特徴とする請求項１
記載の高速ＦＩＦＯ回路。 - 【請求項３】 前記シフトレジスタ手段は、１クロック
入力される毎に“Ｈ”レベルがシフトしてワード線をオ
ンとするｎビットシフトレジスタと、このシフトレジス
タの“Ｈ”レベルが何周しているかを奇数周と偶数周と
で区別して出力するトグルフリップフロップとから成る
ことを特徴とする請求項１あるいは２記載の高速ＦＩＦ
Ｏ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8205795A JP3019917B2 (ja) | 1996-08-05 | 1996-08-05 | 高速ｆｉｆｏ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8205795A JP3019917B2 (ja) | 1996-08-05 | 1996-08-05 | 高速ｆｉｆｏ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050052A true JPH1050052A (ja) | 1998-02-20 |
| JP3019917B2 JP3019917B2 (ja) | 2000-03-15 |
Family
ID=16512819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8205795A Expired - Lifetime JP3019917B2 (ja) | 1996-08-05 | 1996-08-05 | 高速ｆｉｆｏ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019917B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002014993A3 (en) * | 2000-08-11 | 2002-08-29 | Advanced Micro Devices Inc | Efficient clock start and stop apparatus for clock forwarded sytem i/o |
| US7353356B2 (en) | 2002-03-07 | 2008-04-01 | Renesas Technology Corp. | High speed, low current consumption FIFO circuit |
-
1996
- 1996-08-05 JP JP8205795A patent/JP3019917B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002014993A3 (en) * | 2000-08-11 | 2002-08-29 | Advanced Micro Devices Inc | Efficient clock start and stop apparatus for clock forwarded sytem i/o |
| JP2004506975A (ja) * | 2000-08-11 | 2004-03-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | クロックフォワードシステムｉ／ｏのための効率的なクロック開始および停止装置 |
| US6782486B1 (en) | 2000-08-11 | 2004-08-24 | Advanced Micro Devices, Inc. | Apparatus for stopping and starting a clock in a clock forwarded I/O system depending on the presence of valid data in a receive buffer |
| US7353356B2 (en) | 2002-03-07 | 2008-04-01 | Renesas Technology Corp. | High speed, low current consumption FIFO circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3019917B2 (ja) | 2000-03-15 |
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