JP2908331B2 - リストベクトル処理システム - Google Patents
リストベクトル処理システムInfo
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- 239000000872 buffer Substances 0.000 claims description 11
- 230000006870 function Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 241000555745 Sciuridae Species 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】本発明はリストベクトル処理
システムに関し、特にリストベクトルのロードを高速に
処理するリストベクトル処理システムに関する。
システムに関し、特にリストベクトルのロードを高速に
処理するリストベクトル処理システムに関する。
【０００２】
【従来の技術】リストベクトルのロード命令とは、アド
レスベクトル要素が示す主記憶装置上のアドレスからベ
クトル要素番号の若い順にデータを読み出し、ベクトル
処理装置に返す命令である。前記命令を処理において
は、従来、たとえば、「特開平５−２０３５０号公報」
に示される技術のように、アドレスベクトル要素を複数
のベクトル処理装置に分散し、それぞれ並列に処理させ
る場合、複数のベクトル処理装置から同じタイミングで
出力したアドレスベクトル要素を一致判定回路で比較し
て同一のアドレスベクトル要素があると、その中のただ
一つのアドレスベクトル要素にだけ主記憶装置へアクセ
スさせ、その他のアドレスベクトル要素には主記憶装置
へアクセスしたアドレスベクトル要素と同じデータを返
す手段を設けることで、主記憶へのアクセス回数を減ら
し、リストベクトルのロード命令の高速化を実現してい
る。
レスベクトル要素が示す主記憶装置上のアドレスからベ
クトル要素番号の若い順にデータを読み出し、ベクトル
処理装置に返す命令である。前記命令を処理において
は、従来、たとえば、「特開平５−２０３５０号公報」
に示される技術のように、アドレスベクトル要素を複数
のベクトル処理装置に分散し、それぞれ並列に処理させ
る場合、複数のベクトル処理装置から同じタイミングで
出力したアドレスベクトル要素を一致判定回路で比較し
て同一のアドレスベクトル要素があると、その中のただ
一つのアドレスベクトル要素にだけ主記憶装置へアクセ
スさせ、その他のアドレスベクトル要素には主記憶装置
へアクセスしたアドレスベクトル要素と同じデータを返
す手段を設けることで、主記憶へのアクセス回数を減ら
し、リストベクトルのロード命令の高速化を実現してい
る。
【０００３】
【発明が解決しようとする課題】上述した従来技術にお
いては、ベクトル処理装置の台数のアドレスベクトル要
素の分しか同一かどうか判定できないため、同一のアド
レスベクトル要素が多数連続した場合に、メモリアクセ
スの回数が減らず、性能が向上しないという問題があ
る。
いては、ベクトル処理装置の台数のアドレスベクトル要
素の分しか同一かどうか判定できないため、同一のアド
レスベクトル要素が多数連続した場合に、メモリアクセ
スの回数が減らず、性能が向上しないという問題があ
る。
【０００４】本発明の目的は、ベクトル処理装置の台数
の２倍のアドレスベクトル要素の分が同一かどうか判定
できるようにし、メモリアクセスの回数を減らし、性能
を向上させることである。
の２倍のアドレスベクトル要素の分が同一かどうか判定
できるようにし、メモリアクセスの回数を減らし、性能
を向上させることである。
【０００５】
【課題を解決するための手段】本発明のリストベクトル
処理システムは、 （ａ）ベクトル命令を処理する複数のベクトル処理装置
と、 （ｂ）データが記憶される主記憶装置と、 （ｃ）前記複数のベクトル処理装置からあるサイクルで
出力されるアドレスベクトル要素と前記サイクルの次の
サイクルで出力されるアドレスベクトル要素とを比較
し、一致しているかどうかを判定し、一致拡張情報を作
成する機能を持つリストベクトル処理装置と、 （ｄ）前記リストベクトル処理装置からの一致拡張情報
にもとづき、一致したアドレスベクトル要素に対する前
記主記憶装置へのデータ読み出しアクセスを１度に縮退
させる機能を持つ主記憶制御装置と、を有し、前記リス
トベクトル処理装置が、 （ｅ）Ｎ個の前記ベクトル処理装置から、同じタイミン
グで出力されるアドレスベクトル要素を書き込むＮ個の
バッファと、 （ｆ）前記バッファから読み出されたＮ個のアドレスベ
クトル要素を受けるＮ個のアドレス情報レジスタと、 （ｇ）Ｎ個の前記アドレス情報レジスタの出力のアドレ
スベクトル要素の組み合わせの一致判定をする一致判定
回路と、 （ｈ）前記一致判定回路の出力結果を受ける一致判定レ
ジスタと、 （ｉ）前記一致判定レジスタの出力を入力し、各アドレ
スベクトル要素が前記主記憶装置からデータを読み出す
のか、あるいは他のアドレスベクトル要素が読み出した
データを使うかを示す拡張情報を生成する拡張情報生成
回路と、 （ｊ）前記アドレス情報レジスタいずれか１つからのア
ドレス情報を受ける前回要素保持手段と、 （ｋ）前記前回要素保持手段と前記アドレス情報レジス
タのいずれかとの一致判定をする連続要素一致判定手段
と、 （ｌ）前記一致判定回路の出力をうけＮ個の要素が一致
しているか判定するＮ要 素一致判定手段と、 （ｍ）前記Ｎ要素一致判定手段の出力結果を受けるＮ要
素一致結果保持手段と、 （ｎ）前記連続要素一致判定手段の出力およびＮ要素一
致判定手段の出力およびＮ要素一致結果保持手段の出力
から、２×Ｎ個のアドレスベクトル要素が一致している
か判定する２Ｎ要素一致判定手段と、 （ｏ）前記２Ｎ要素一致判定手段の結果出力を受ける２
Ｎ要素一致結果保持手段と、 （ｐ）前記拡張情報生成回路の出力および２Ｎ要素一致
結果保持手段の出力から、２×Ｎ個の要素が一致した場
合は後続のＮ個のうち最若番アドレスベクトル要素に対
応する一致フラグを有効とした前記一致拡張情報を作成
する２Ｎ要素一致拡張情報生成手段と、 （ｑ）前記２Ｎ要素一致拡張情報生成手段からの前記一
致拡張情報を前記主記憶制御装置に出力する拡張情報レ
ジスタと、を有する。
処理システムは、 （ａ）ベクトル命令を処理する複数のベクトル処理装置
と、 （ｂ）データが記憶される主記憶装置と、 （ｃ）前記複数のベクトル処理装置からあるサイクルで
出力されるアドレスベクトル要素と前記サイクルの次の
サイクルで出力されるアドレスベクトル要素とを比較
し、一致しているかどうかを判定し、一致拡張情報を作
成する機能を持つリストベクトル処理装置と、 （ｄ）前記リストベクトル処理装置からの一致拡張情報
にもとづき、一致したアドレスベクトル要素に対する前
記主記憶装置へのデータ読み出しアクセスを１度に縮退
させる機能を持つ主記憶制御装置と、を有し、前記リス
トベクトル処理装置が、 （ｅ）Ｎ個の前記ベクトル処理装置から、同じタイミン
グで出力されるアドレスベクトル要素を書き込むＮ個の
バッファと、 （ｆ）前記バッファから読み出されたＮ個のアドレスベ
クトル要素を受けるＮ個のアドレス情報レジスタと、 （ｇ）Ｎ個の前記アドレス情報レジスタの出力のアドレ
スベクトル要素の組み合わせの一致判定をする一致判定
回路と、 （ｈ）前記一致判定回路の出力結果を受ける一致判定レ
ジスタと、 （ｉ）前記一致判定レジスタの出力を入力し、各アドレ
スベクトル要素が前記主記憶装置からデータを読み出す
のか、あるいは他のアドレスベクトル要素が読み出した
データを使うかを示す拡張情報を生成する拡張情報生成
回路と、 （ｊ）前記アドレス情報レジスタいずれか１つからのア
ドレス情報を受ける前回要素保持手段と、 （ｋ）前記前回要素保持手段と前記アドレス情報レジス
タのいずれかとの一致判定をする連続要素一致判定手段
と、 （ｌ）前記一致判定回路の出力をうけＮ個の要素が一致
しているか判定するＮ要 素一致判定手段と、 （ｍ）前記Ｎ要素一致判定手段の出力結果を受けるＮ要
素一致結果保持手段と、 （ｎ）前記連続要素一致判定手段の出力およびＮ要素一
致判定手段の出力およびＮ要素一致結果保持手段の出力
から、２×Ｎ個のアドレスベクトル要素が一致している
か判定する２Ｎ要素一致判定手段と、 （ｏ）前記２Ｎ要素一致判定手段の結果出力を受ける２
Ｎ要素一致結果保持手段と、 （ｐ）前記拡張情報生成回路の出力および２Ｎ要素一致
結果保持手段の出力から、２×Ｎ個の要素が一致した場
合は後続のＮ個のうち最若番アドレスベクトル要素に対
応する一致フラグを有効とした前記一致拡張情報を作成
する２Ｎ要素一致拡張情報生成手段と、 （ｑ）前記２Ｎ要素一致拡張情報生成手段からの前記一
致拡張情報を前記主記憶制御装置に出力する拡張情報レ
ジスタと、を有する。
【０００６】
【０００７】
【発明の実施の形態】次に本発明の実施の形態について
図を参照して詳細に説明する。図１は、本発明のリスト
ベクトル処理システムのブロック図である。図１を参照
すると、本発明のリストベクトル処理システムは、ベク
トル演算を処理するベクトル処理装置１〜４と、リスト
ベクトル命令を処理するリストベクトル処理装置５と、
リストベクトル処理装置５からアドレスおよび拡張情報
を受けて主記憶装置３４に対してデータの読み出し、書
き込みを制御する主記憶制御装置３３とから構成され
る。またリストベクトル処理装置５は、ベクトル処理装
置１〜４から出力されたアドレスベクトル要素を書き込
むバッファ６〜９と、前記バッファ６〜９から読み出さ
れたアドレスベクトル要素をセットするアドレス情報レ
ジスタ１０〜１３と、前記アドレス情報レジスタ１０、
１１および１０、１２および１０、１３および１１、１
２および１１、１３および１２、１３のそれぞれのアド
レスベクトル要素が一致するかどうか判定し一致した場
合はそれぞれ“１”、一致しなかった場合はそれぞれ
“０”を出力する一致判定回路１５と、前記一致判定回
路１５の出力６ビットをセットする一致判定レジスタ２
３と、一致判定回路１５の出力で前記アドレス情報レジ
スタｉとｊの一致判定結果を（ｉ、ｊ）で表したとき
（１０、１１）、（１０、１２）、（１０、１３）の論
理積をとることでアドレス情報レジスタ１０〜１３のす
べてのアドレスベクトル要素が一致した場合“１”、一
致しなかった場合“０”を出力するＮ要素一致判定手段
１７と、前記Ｎ要素一致判定手段１７の出力を保持する
Ｎ要素一致結果保持手段２４と、前記アドレス情報レジ
スタ１３の出力を保持する前回要素保持手段１４と、前
記アドレス情報レジスタ１３の出力と前記前回要素保持
手段１４の出力の全ビットが一致したとき“１”、一致
しなかったとき“０”を出力する連続要素一致判定手段
１６と、前記Ｎ要素一致結果保持手段２４の出力と前記
Ｎ要素一致判定手段１７の出力と前記連続要素一致判定
手段１６の出力の論理積をとることで連続する２×Ｎ個
の要素がすべて一致した場合“１”を出力し、一致しな
かったとき“０”を出力する２Ｎ要素一致判定手段１８
と、前記２Ｎ要素一致判定手段１８の出力を保持する２
Ｎ要素一致結果保持手段２５と、前記アドレス情報レジ
スタ１０〜１３のアドレスベクトル要素のそれぞれに対
応する図３に示す形式の３ビットの拡張情報を生成する
拡張情報生成回路２６と、前記２Ｎ要素一致結果保持手
段２５が“１”のときは前記アドレス情報レジスタ１０
に対応する拡張情報中の拡張フラグを“０”から“１”
に変える２Ｎ要素一致拡張情報生成手段２７と、前記２
Ｎ要素一致拡張情報生成手段２７の出力をセットする拡
張情報レジスタ３２から構成される。
図を参照して詳細に説明する。図１は、本発明のリスト
ベクトル処理システムのブロック図である。図１を参照
すると、本発明のリストベクトル処理システムは、ベク
トル演算を処理するベクトル処理装置１〜４と、リスト
ベクトル命令を処理するリストベクトル処理装置５と、
リストベクトル処理装置５からアドレスおよび拡張情報
を受けて主記憶装置３４に対してデータの読み出し、書
き込みを制御する主記憶制御装置３３とから構成され
る。またリストベクトル処理装置５は、ベクトル処理装
置１〜４から出力されたアドレスベクトル要素を書き込
むバッファ６〜９と、前記バッファ６〜９から読み出さ
れたアドレスベクトル要素をセットするアドレス情報レ
ジスタ１０〜１３と、前記アドレス情報レジスタ１０、
１１および１０、１２および１０、１３および１１、１
２および１１、１３および１２、１３のそれぞれのアド
レスベクトル要素が一致するかどうか判定し一致した場
合はそれぞれ“１”、一致しなかった場合はそれぞれ
“０”を出力する一致判定回路１５と、前記一致判定回
路１５の出力６ビットをセットする一致判定レジスタ２
３と、一致判定回路１５の出力で前記アドレス情報レジ
スタｉとｊの一致判定結果を（ｉ、ｊ）で表したとき
（１０、１１）、（１０、１２）、（１０、１３）の論
理積をとることでアドレス情報レジスタ１０〜１３のす
べてのアドレスベクトル要素が一致した場合“１”、一
致しなかった場合“０”を出力するＮ要素一致判定手段
１７と、前記Ｎ要素一致判定手段１７の出力を保持する
Ｎ要素一致結果保持手段２４と、前記アドレス情報レジ
スタ１３の出力を保持する前回要素保持手段１４と、前
記アドレス情報レジスタ１３の出力と前記前回要素保持
手段１４の出力の全ビットが一致したとき“１”、一致
しなかったとき“０”を出力する連続要素一致判定手段
１６と、前記Ｎ要素一致結果保持手段２４の出力と前記
Ｎ要素一致判定手段１７の出力と前記連続要素一致判定
手段１６の出力の論理積をとることで連続する２×Ｎ個
の要素がすべて一致した場合“１”を出力し、一致しな
かったとき“０”を出力する２Ｎ要素一致判定手段１８
と、前記２Ｎ要素一致判定手段１８の出力を保持する２
Ｎ要素一致結果保持手段２５と、前記アドレス情報レジ
スタ１０〜１３のアドレスベクトル要素のそれぞれに対
応する図３に示す形式の３ビットの拡張情報を生成する
拡張情報生成回路２６と、前記２Ｎ要素一致結果保持手
段２５が“１”のときは前記アドレス情報レジスタ１０
に対応する拡張情報中の拡張フラグを“０”から“１”
に変える２Ｎ要素一致拡張情報生成手段２７と、前記２
Ｎ要素一致拡張情報生成手段２７の出力をセットする拡
張情報レジスタ３２から構成される。
【０００８】次に、本発明の実施の形態の動作について
図２〜図４を参照して説明する。図２は、拡張情報のビ
ット構成図である。図３は、拡張情報生成論理の真理値
表である。図４、図５は、本発明の動作を示すタイミン
グチャートである。
図２〜図４を参照して説明する。図２は、拡張情報のビ
ット構成図である。図３は、拡張情報生成論理の真理値
表である。図４、図５は、本発明の動作を示すタイミン
グチャートである。
【０００９】拡張情報のビット構成は、図２に示すよう
に３ビットからなり、ビット０はアドレスベクトル要素
が自分自身よりベクトル要素番号が若いアドレスベクト
ル要素に一致したとき“１”となり、ビット１から２は
一致した相手先のアドレスベクトル要素が出力されたベ
クトル処理装置の番号が設定される。まず、拡張情報の
生成について、図１、図３を使って説明する。図１のベ
クトル処理装置１から入力し、アドレス情報レジスタ１
０にセットされているアドレスベクトル要素の拡張情報
は、図３よりつねに“０００”である。図１のベクトル
処理装置２から入力し、アドレス情報レジスタ１１にセ
ットされているアドレスベクトル要素の拡張情報は、図
３よりアドレス情報レジスタ１０のアドレスベクトル要
素に一致するときは“１００”であり、一致しないとき
は“０００”である。図１のベクトル処理装置３から入
力し、アドレス情報レジスタ１２にセットされているア
ドレスベクトル要素の拡張情報は、図３よりアドレス情
報レジスタ１０のアドレスベクトル要素に一致するとき
は“１００”であり、アドレス情報レジスタ１０のアド
レスベクトル要素に一致せず、アドレス情報レジスタ１
１のアドレスベクトル要素に一致するときは“１０１”
であり、アドレス情報レジスタ１０、１１のアドレスベ
クトル要素の両方に一致しないときは“０００”であ
る。
に３ビットからなり、ビット０はアドレスベクトル要素
が自分自身よりベクトル要素番号が若いアドレスベクト
ル要素に一致したとき“１”となり、ビット１から２は
一致した相手先のアドレスベクトル要素が出力されたベ
クトル処理装置の番号が設定される。まず、拡張情報の
生成について、図１、図３を使って説明する。図１のベ
クトル処理装置１から入力し、アドレス情報レジスタ１
０にセットされているアドレスベクトル要素の拡張情報
は、図３よりつねに“０００”である。図１のベクトル
処理装置２から入力し、アドレス情報レジスタ１１にセ
ットされているアドレスベクトル要素の拡張情報は、図
３よりアドレス情報レジスタ１０のアドレスベクトル要
素に一致するときは“１００”であり、一致しないとき
は“０００”である。図１のベクトル処理装置３から入
力し、アドレス情報レジスタ１２にセットされているア
ドレスベクトル要素の拡張情報は、図３よりアドレス情
報レジスタ１０のアドレスベクトル要素に一致するとき
は“１００”であり、アドレス情報レジスタ１０のアド
レスベクトル要素に一致せず、アドレス情報レジスタ１
１のアドレスベクトル要素に一致するときは“１０１”
であり、アドレス情報レジスタ１０、１１のアドレスベ
クトル要素の両方に一致しないときは“０００”であ
る。
【００１０】図１のベクトル処理装置４から入力し、ア
ドレス情報レジスタ１３にセットされているアドレスベ
クトル要素の拡張情報は、図３よりアドレス情報レジス
タ１０のアドレスベクトル要素に一致するときは“１０
０”であり、アドレス情報レジスタ１０のアドレスベク
トル要素に一致せず、アドレス情報レジスタ１１のアド
レスベクトル要素に一致するときは“１０１”であり、
アドレス情報レジスタ１０、１１のアドレスベクトル要
素に一致せず、アドレス情報レジスタ１２のアドレスベ
クトル要素に一致するときは“１１０”であり、アドレ
ス情報レジスタ１０、１１、１２のアドレスベクトル要
素のいずれにも一致しないときは“０００”である。
ドレス情報レジスタ１３にセットされているアドレスベ
クトル要素の拡張情報は、図３よりアドレス情報レジス
タ１０のアドレスベクトル要素に一致するときは“１０
０”であり、アドレス情報レジスタ１０のアドレスベク
トル要素に一致せず、アドレス情報レジスタ１１のアド
レスベクトル要素に一致するときは“１０１”であり、
アドレス情報レジスタ１０、１１のアドレスベクトル要
素に一致せず、アドレス情報レジスタ１２のアドレスベ
クトル要素に一致するときは“１１０”であり、アドレ
ス情報レジスタ１０、１１、１２のアドレスベクトル要
素のいずれにも一致しないときは“０００”である。
【００１１】次にベクトル処理装置１〜４からそれぞれ
１回目のアドレスベクトル要素として（ａ、ａ、ａ、
ａ）、２回目のアドレスベクトル要素として（ａ、ａ、
ａ、ａ）が送られた場合の動作を、図４、図５のタイミ
ングチャートで説明する。
１回目のアドレスベクトル要素として（ａ、ａ、ａ、
ａ）、２回目のアドレスベクトル要素として（ａ、ａ、
ａ、ａ）が送られた場合の動作を、図４、図５のタイミ
ングチャートで説明する。
【００１２】クロックサイクルｔ（ｎ）で、バッファ６
〜９から１回目のアドレスベクトル要素を読み出し、ク
ロックサイクルｔ（ｎ＋１）でアドレス情報レジスタ１
０〜１３にセットされる。クロックサイクルｔ（ｎ＋
１）で、バッファ６〜９から２回目のアドレスベクトル
要素を読み出し、クロックサイクルｔ（ｎ＋２）でアド
レス情報レジスタ１０〜１３にセットされる。
〜９から１回目のアドレスベクトル要素を読み出し、ク
ロックサイクルｔ（ｎ＋１）でアドレス情報レジスタ１
０〜１３にセットされる。クロックサイクルｔ（ｎ＋
１）で、バッファ６〜９から２回目のアドレスベクトル
要素を読み出し、クロックサイクルｔ（ｎ＋２）でアド
レス情報レジスタ１０〜１３にセットされる。
【００１３】クロックサイクルｔ（ｎ＋１）のとき、ア
ドレス情報レジスタ１０〜１３のアドレスベクトル要素
はそれぞれ“ａ”であるから、クロックサイクルｔ（ｎ
＋２）でアドレス情報持ち回りレジスタ１９〜２２にそ
れぞれ“ａ”がセットされる。
ドレス情報レジスタ１０〜１３のアドレスベクトル要素
はそれぞれ“ａ”であるから、クロックサイクルｔ（ｎ
＋２）でアドレス情報持ち回りレジスタ１９〜２２にそ
れぞれ“ａ”がセットされる。
【００１４】クロックサイクルｔ（ｎ＋２）のとき、ア
ドレス情報レジスタ１０〜１３のアドレスベクトル要素
はそれぞれ“ａ”であるから、クロックサイクルｔ（ｎ
＋３）でアドレス情報持ち回りレジスタ１９〜２２にそ
れぞれ“ａ”がセットされる。
ドレス情報レジスタ１０〜１３のアドレスベクトル要素
はそれぞれ“ａ”であるから、クロックサイクルｔ（ｎ
＋３）でアドレス情報持ち回りレジスタ１９〜２２にそ
れぞれ“ａ”がセットされる。
【００１５】クロックサイクルｔ（ｎ＋２）のとき、ア
ドレス情報持ち回りレジスタ１９〜２２のアドレスベク
トル要素はそれぞれ“ａ”であるから、クロックサイク
ルｔ（ｎ＋３）で主記憶アクセスアドレスレジスタ２８
〜３１にそれぞれ“ａ”がセットされる。
ドレス情報持ち回りレジスタ１９〜２２のアドレスベク
トル要素はそれぞれ“ａ”であるから、クロックサイク
ルｔ（ｎ＋３）で主記憶アクセスアドレスレジスタ２８
〜３１にそれぞれ“ａ”がセットされる。
【００１６】クロックサイクルｔ（ｎ＋３）のとき、ア
ドレス情報持ち回りレジスタ１９〜２２のアドレスベク
トル要素はそれぞれ“ａ”であるから、クロックサイク
ルｔ（ｎ＋４）で主記憶アクセスアドレスレジスタ２８
〜３１にそれぞれ“ａ”がセットされる。
ドレス情報持ち回りレジスタ１９〜２２のアドレスベク
トル要素はそれぞれ“ａ”であるから、クロックサイク
ルｔ（ｎ＋４）で主記憶アクセスアドレスレジスタ２８
〜３１にそれぞれ“ａ”がセットされる。
【００１７】クロックサイクルｔ（ｎ＋１）でアドレス
情報レジスタ１０〜１３はすべて“ａ”であるから一致
判定回路１５は（１０、１１）＝“１”、（１０、１
２）＝“１”、（１０、１３）＝“１”、（１１、１
２）＝“１”、（１１、１３）＝“１”、（１２、１
３）＝“１となり、クロックサイクルｔ（ｎ＋２）で、
（１０、１１）、（１０、１２）、（１０、１３）、
（１１、１２）、（１１、１３）、（１２、１３）の６
ビットが一致判定結果保持手段２３に書き込まれる。
情報レジスタ１０〜１３はすべて“ａ”であるから一致
判定回路１５は（１０、１１）＝“１”、（１０、１
２）＝“１”、（１０、１３）＝“１”、（１１、１
２）＝“１”、（１１、１３）＝“１”、（１２、１
３）＝“１となり、クロックサイクルｔ（ｎ＋２）で、
（１０、１１）、（１０、１２）、（１０、１３）、
（１１、１２）、（１１、１３）、（１２、１３）の６
ビットが一致判定結果保持手段２３に書き込まれる。
【００１８】クロックサイクルｔ（ｎ＋２）でアドレス
情報レジスタ１０〜１３はすべて“ａ”であるから一致
判定手段１５は（１０、１１）＝“１”、（１０、１
２）＝“１”、（１０、１３）＝“１”、（１１、１
２）＝“１”、（１１、１３）＝“１”、（１２、１
３）＝“１”となり、クロックサイクルｔ（ｎ＋３）で
（１０、１１）、（１０、１２）、（１０、１３）、
（１１、１２）、（１１、１３）、（１２、１３）の６
ビットが一致判定結果保持手段２３に書き込まれる。
情報レジスタ１０〜１３はすべて“ａ”であるから一致
判定手段１５は（１０、１１）＝“１”、（１０、１
２）＝“１”、（１０、１３）＝“１”、（１１、１
２）＝“１”、（１１、１３）＝“１”、（１２、１
３）＝“１”となり、クロックサイクルｔ（ｎ＋３）で
（１０、１１）、（１０、１２）、（１０、１３）、
（１１、１２）、（１１、１３）、（１２、１３）の６
ビットが一致判定結果保持手段２３に書き込まれる。
【００１９】クロックサイクルｔ（ｎ＋１）のとき一致
判定回路１５よりＮ要素一致判定手段１７は（１０、１
１）＊（１０、１２）＊（１０、１３）＝“１”となり
（＊は論理積を表す）クロックサイクルｔ（ｎ＋２）で
（１０、１１）＊（１０、１２）＊（１０、１３）の１
ビットがＮ要素一致結果保持手段２４に書き込まれる。
判定回路１５よりＮ要素一致判定手段１７は（１０、１
１）＊（１０、１２）＊（１０、１３）＝“１”となり
（＊は論理積を表す）クロックサイクルｔ（ｎ＋２）で
（１０、１１）＊（１０、１２）＊（１０、１３）の１
ビットがＮ要素一致結果保持手段２４に書き込まれる。
【００２０】クロックサイクルｔ（ｎ＋２）のとき一致
判定手段１５よりＮ要素一致判定手段１７は（１０、１
１）＊（１０、１２）＊（１０、１３）＝“１”となり
（＊は論理積を表す）クロックサイクルｔ（ｎ＋３）で
（１０、１１）＊（１０、１２）＊（１０、１３）の１
ビットがＮ要素一致結果保持手段２４に書き込まれる。
判定手段１５よりＮ要素一致判定手段１７は（１０、１
１）＊（１０、１２）＊（１０、１３）＝“１”となり
（＊は論理積を表す）クロックサイクルｔ（ｎ＋３）で
（１０、１１）＊（１０、１２）＊（１０、１３）の１
ビットがＮ要素一致結果保持手段２４に書き込まれる。
【００２１】クロックサイクルｔ（ｎ＋１）のときアド
レス情報レジスタ１３のアドレスベクトル要素は“ａ”
であるからクロックサイクルｔ（ｎ＋２）で前回要素保
持手段１４に“ａ”が書き込まれる。
レス情報レジスタ１３のアドレスベクトル要素は“ａ”
であるからクロックサイクルｔ（ｎ＋２）で前回要素保
持手段１４に“ａ”が書き込まれる。
【００２２】クロックサイクルｔ（ｎ＋２）のときアド
レス情報レジスタ１３のアドレスベクトル要素は“ａ”
であるからクロックサイクルｔ（ｎ＋３）で前回要素保
持手段１４に“ａ”が書き込まれる。
レス情報レジスタ１３のアドレスベクトル要素は“ａ”
であるからクロックサイクルｔ（ｎ＋３）で前回要素保
持手段１４に“ａ”が書き込まれる。
【００２３】クロックサイクルｔ（ｎ＋１）のときアド
レス情報レジスタ１３は“ａ”であり、前回要素保持手
段１４は初期値の“０”であるため、連続要素一致判定
手段１６は“０”である。
レス情報レジスタ１３は“ａ”であり、前回要素保持手
段１４は初期値の“０”であるため、連続要素一致判定
手段１６は“０”である。
【００２４】クロックサイクルｔ（ｎ＋２）のときアド
レス情報レジスタ１３は“ａ”であり、前回要素一致判
定手段１４は“ａ”であるため、連続要素一致判定手段
１６は“１”である。
レス情報レジスタ１３は“ａ”であり、前回要素一致判
定手段１４は“ａ”であるため、連続要素一致判定手段
１６は“１”である。
【００２５】クロックサイクルｔ（ｎ＋１）のとき連続
要素一致判定手段１６は“０”であり、Ｎ要素一致判定
手段１７は“１”であり、Ｎ要素一致結果保持手段２４
は初期値の“０”であるため２Ｎ要素一致判定手段１８
は“０”になり、クロックサイクルｔ（ｎ＋２）で２Ｎ
要素一致結果保持手段２５は“０”となる。
要素一致判定手段１６は“０”であり、Ｎ要素一致判定
手段１７は“１”であり、Ｎ要素一致結果保持手段２４
は初期値の“０”であるため２Ｎ要素一致判定手段１８
は“０”になり、クロックサイクルｔ（ｎ＋２）で２Ｎ
要素一致結果保持手段２５は“０”となる。
【００２６】クロックサイクルｔ（ｎ＋２）のとき連続
要素一致判定手段１６は“１”でありＮ要素一致判定手
段１７は“１”であり、Ｎ要素一致結果保持手段２４は
“１”であるため２Ｎ要素一致判定手段１８は“１”に
なり、クロックサイクルｔ（ｎ＋３）のとき２Ｎ要素一
致結果保持手段２５は“１”となる。
要素一致判定手段１６は“１”でありＮ要素一致判定手
段１７は“１”であり、Ｎ要素一致結果保持手段２４は
“１”であるため２Ｎ要素一致判定手段１８は“１”に
なり、クロックサイクルｔ（ｎ＋３）のとき２Ｎ要素一
致結果保持手段２５は“１”となる。
【００２７】クロックサイクルｔ（ｎ＋２）のとき、一
致判定レジスタ２３は（１０、１１）＝“１”、（１
０、１２）＝“１”、（１０、１３）＝“１”、（１
１、１２）＝“１”、（１１、１３）＝“１”、（１
２、１３）＝“１”の６ビットが“１”であるから、拡
張情報生成回路２６は図３の拡張情報生成論理に従っ
て、アドレス情報持ち回りレジスタ１９のアドレスベク
トル要素に対する拡張情報は“０００”となり、アドレ
ス情報持ち回りレジスタ２０のアドレスベクトル要素に
対する拡張情報は“１００”となり、アドレス情報持ち
回りレジスタ２１のアドレスベクトル要素に対する拡張
情報は“１００”となり、アドレス情報持ち回りレジス
タ２２のアドレスベクトル要素に対する拡張情報は“１
００”となる。
致判定レジスタ２３は（１０、１１）＝“１”、（１
０、１２）＝“１”、（１０、１３）＝“１”、（１
１、１２）＝“１”、（１１、１３）＝“１”、（１
２、１３）＝“１”の６ビットが“１”であるから、拡
張情報生成回路２６は図３の拡張情報生成論理に従っ
て、アドレス情報持ち回りレジスタ１９のアドレスベク
トル要素に対する拡張情報は“０００”となり、アドレ
ス情報持ち回りレジスタ２０のアドレスベクトル要素に
対する拡張情報は“１００”となり、アドレス情報持ち
回りレジスタ２１のアドレスベクトル要素に対する拡張
情報は“１００”となり、アドレス情報持ち回りレジス
タ２２のアドレスベクトル要素に対する拡張情報は“１
００”となる。
【００２８】クロックサイクルｔ（ｎ＋３）のとき、一
致判定レジスタ２３は（１０、１１）＝“１”、（１
０、１２）＝“１”、（１０、１３）＝“１”、（１
１、１２）＝“１”、（１１、１３）＝“１”、（１
２、１３）＝“１”の６ビットが“１”であるから、図
３の拡張情報生成手段に従って、アドレス情報持ち回り
レジスタ１９のアドレスベクトル要素に対する拡張情報
は“０００”となり、アドレス情報持ち回りレジスタ２
０のアドレスベクトル要素に対する拡張情報は“１０
０”となり、アドレス情報持ち回りレジスタ２１のアド
レスベクトル要素に対する拡張情報は“１００”とな
り、アドレス情報持ち回りレジスタ２２のアドレスベク
トル要素に対する拡張情報は“１００”となる。
致判定レジスタ２３は（１０、１１）＝“１”、（１
０、１２）＝“１”、（１０、１３）＝“１”、（１
１、１２）＝“１”、（１１、１３）＝“１”、（１
２、１３）＝“１”の６ビットが“１”であるから、図
３の拡張情報生成手段に従って、アドレス情報持ち回り
レジスタ１９のアドレスベクトル要素に対する拡張情報
は“０００”となり、アドレス情報持ち回りレジスタ２
０のアドレスベクトル要素に対する拡張情報は“１０
０”となり、アドレス情報持ち回りレジスタ２１のアド
レスベクトル要素に対する拡張情報は“１００”とな
り、アドレス情報持ち回りレジスタ２２のアドレスベク
トル要素に対する拡張情報は“１００”となる。
【００２９】クロックサイクルｔ（ｎ＋２）のとき２Ｎ
要素一致結果保持手段２５は“０”であり、拡張情報生
成回路２６はアドレス情報持ち回りレジスタ１９のアド
レスベクトル要素に対する拡張情報は“０００”、アド
レス情報持ち回りレジスタ２０のアドレスベクトル要素
に対する拡張情報は“１００”、アドレス情報持ち回り
レジスタ２１のアドレスベクトル要素に対する拡張情報
は“１００”、アドレス情報持ち回りレジスタ２２のア
ドレスベクトル要素に対する拡張情報は“１００”であ
るから、２Ｎ要素一致拡張情報生成手段２７はアドレス
情報持ち回りレジスタ１９のアドレスベクトル要素に対
する拡張情報を“０００”、アドレス情報持ち回りレジ
スタ２０のアドレスベクトル要素に対する拡張情報を
“１００”、アドレス情報持ち回りレジスタ２１のアド
レスベクトル要素に対する拡張情報を“１００”、アド
レス情報持ち回りレジスタ２２のアドレスベクトル要素
に対する拡張情報を“１００”として、クロックサイク
ルｔ（ｎ＋３）で拡張情報レジスタ３２は主記憶アクセ
スアドレスレジスタ２８のアドレスベクトル要素に対す
る拡張情報を“０００”、主記憶アクセスアドレスレジ
スタ２９のアドレスベクトル要素に対する拡張情報を
“１００”、主記憶アクセスアドレスレジスタ３０のア
ドレスベクトル要素に対する拡張情報を“１００”、主
記憶アクセスアドレスレジスタ３１のアドレスベクトル
要素に対する拡張情報を“１００”とする。
要素一致結果保持手段２５は“０”であり、拡張情報生
成回路２６はアドレス情報持ち回りレジスタ１９のアド
レスベクトル要素に対する拡張情報は“０００”、アド
レス情報持ち回りレジスタ２０のアドレスベクトル要素
に対する拡張情報は“１００”、アドレス情報持ち回り
レジスタ２１のアドレスベクトル要素に対する拡張情報
は“１００”、アドレス情報持ち回りレジスタ２２のア
ドレスベクトル要素に対する拡張情報は“１００”であ
るから、２Ｎ要素一致拡張情報生成手段２７はアドレス
情報持ち回りレジスタ１９のアドレスベクトル要素に対
する拡張情報を“０００”、アドレス情報持ち回りレジ
スタ２０のアドレスベクトル要素に対する拡張情報を
“１００”、アドレス情報持ち回りレジスタ２１のアド
レスベクトル要素に対する拡張情報を“１００”、アド
レス情報持ち回りレジスタ２２のアドレスベクトル要素
に対する拡張情報を“１００”として、クロックサイク
ルｔ（ｎ＋３）で拡張情報レジスタ３２は主記憶アクセ
スアドレスレジスタ２８のアドレスベクトル要素に対す
る拡張情報を“０００”、主記憶アクセスアドレスレジ
スタ２９のアドレスベクトル要素に対する拡張情報を
“１００”、主記憶アクセスアドレスレジスタ３０のア
ドレスベクトル要素に対する拡張情報を“１００”、主
記憶アクセスアドレスレジスタ３１のアドレスベクトル
要素に対する拡張情報を“１００”とする。
【００３０】クロックサイクルｔ（ｎ＋３）のとき２Ｎ
要素一致結果保持手段２５は“１”であり、拡張情報生
成回路２６はアドレス情報持ち回りレジスタ１９のアド
レスベクトル要素に対する拡張情報は“０００”、アド
レス情報持ち回りレジスタ２０のアドレスベクトル要素
に対する拡張情報は“１００”、アドレス情報持ち回り
レジスタ２１のアドレスベクトル要素に対する拡張情報
は“１００”、アドレス情報持ち回りレジスタ２２のア
ドレスベクトル要素に対する拡張情報は“１００”であ
るから、２Ｎ要素一致拡張情報生成手段２７はアドレス
情報持ち回りレジスタ１９のアドレスベクトル要素に対
する拡張情報を“１００”、アドレス情報持ち回りレジ
スタ２０のアドレスベクトル要素に対する拡張情報を
“１００”、アドレス情報持ち回りレジスタ２１のアド
レスベクトル要素に対する拡張情報を“１００”、アド
レス情報持ち回りレジスタ２２のアドレスベクトル要素
に対する拡張情報を“１００”として、クロックサイク
ルｔ（ｎ＋４）で拡張情報レジスタ３２は主記憶アクセ
スアドレスレジスタ２８のアドレスベクトル要素に対す
る拡張情報を“１００”、主記憶アクセスアドレスレジ
スタ２９のアドレスベクトル要素に対する拡張情報を
“１００”、主記憶アクセスアドレスレジスタ３０のア
ドレスベクトル要素に対する拡張情報を“１００”、主
記憶アクセスアドレスレジスタ３１のアドレスベクトル
要素に対する拡張情報を“１００”とする。主記憶制御
装置３３は、クロックサイクルｔ（ｎ＋５）でリストベ
クトル制御装置５の主記憶アクセスアドレスレジスタ２
８〜３１からそれぞれ“ａ”、“ａ”、“ａ”、“ａ”
のアドレスを受け取り、拡張情報レジスタ３２から受け
取った各アドレスに対応する拡張情報“０００”、“１
００”、“１００”、“１００”を受け取る。主記憶制
御装置３３は、クロックサイクルｔ（ｎ＋６）でリスト
ベクトル制御装置５の主記憶アクセスアドレスレジスタ
２８〜３１からそれぞれ“ａ”、“ａ”、“ａ”、
“ａ”のアドレスを受け取り、拡張情報レジスタ３２か
ら受け取った各アドレスに対応する拡張情報“１０
０”、“１００”、“１００”、“１００”を受け取
る。主記憶制御装置３３は、クロックサイクルｔ（ｎ＋
５）で受けた拡張情報が“０００”、“１００”、“１
００”、“１００”だったことから、主記憶アクセスア
ドレスレジスタ２８から受けたアドレス“ａ”で主記憶
からデータを１回だけ読み出し、主記憶アドレスレジス
タ２８〜３１に対応するベクトル処理装置１〜４すべて
に主記憶のアドレス“ａ”のデータを送出する。主記憶
制御装置３３は、クロックサイクルｔ（ｎ＋６）で受け
た拡張情報が“１００”、“１００”、“１００”、
“１００”だったことから、クロックサイクルｔ（ｎ＋
５）のとき受けた主記憶アクセスアドレスレジスタ２８
のアドレス“ａ”ですでに読み出したデータを主記憶ア
ドレスレジスタ２８〜３１に対応するベクトル処理装置
１〜４すべてに送出する。
要素一致結果保持手段２５は“１”であり、拡張情報生
成回路２６はアドレス情報持ち回りレジスタ１９のアド
レスベクトル要素に対する拡張情報は“０００”、アド
レス情報持ち回りレジスタ２０のアドレスベクトル要素
に対する拡張情報は“１００”、アドレス情報持ち回り
レジスタ２１のアドレスベクトル要素に対する拡張情報
は“１００”、アドレス情報持ち回りレジスタ２２のア
ドレスベクトル要素に対する拡張情報は“１００”であ
るから、２Ｎ要素一致拡張情報生成手段２７はアドレス
情報持ち回りレジスタ１９のアドレスベクトル要素に対
する拡張情報を“１００”、アドレス情報持ち回りレジ
スタ２０のアドレスベクトル要素に対する拡張情報を
“１００”、アドレス情報持ち回りレジスタ２１のアド
レスベクトル要素に対する拡張情報を“１００”、アド
レス情報持ち回りレジスタ２２のアドレスベクトル要素
に対する拡張情報を“１００”として、クロックサイク
ルｔ（ｎ＋４）で拡張情報レジスタ３２は主記憶アクセ
スアドレスレジスタ２８のアドレスベクトル要素に対す
る拡張情報を“１００”、主記憶アクセスアドレスレジ
スタ２９のアドレスベクトル要素に対する拡張情報を
“１００”、主記憶アクセスアドレスレジスタ３０のア
ドレスベクトル要素に対する拡張情報を“１００”、主
記憶アクセスアドレスレジスタ３１のアドレスベクトル
要素に対する拡張情報を“１００”とする。主記憶制御
装置３３は、クロックサイクルｔ（ｎ＋５）でリストベ
クトル制御装置５の主記憶アクセスアドレスレジスタ２
８〜３１からそれぞれ“ａ”、“ａ”、“ａ”、“ａ”
のアドレスを受け取り、拡張情報レジスタ３２から受け
取った各アドレスに対応する拡張情報“０００”、“１
００”、“１００”、“１００”を受け取る。主記憶制
御装置３３は、クロックサイクルｔ（ｎ＋６）でリスト
ベクトル制御装置５の主記憶アクセスアドレスレジスタ
２８〜３１からそれぞれ“ａ”、“ａ”、“ａ”、
“ａ”のアドレスを受け取り、拡張情報レジスタ３２か
ら受け取った各アドレスに対応する拡張情報“１０
０”、“１００”、“１００”、“１００”を受け取
る。主記憶制御装置３３は、クロックサイクルｔ（ｎ＋
５）で受けた拡張情報が“０００”、“１００”、“１
００”、“１００”だったことから、主記憶アクセスア
ドレスレジスタ２８から受けたアドレス“ａ”で主記憶
からデータを１回だけ読み出し、主記憶アドレスレジス
タ２８〜３１に対応するベクトル処理装置１〜４すべて
に主記憶のアドレス“ａ”のデータを送出する。主記憶
制御装置３３は、クロックサイクルｔ（ｎ＋６）で受け
た拡張情報が“１００”、“１００”、“１００”、
“１００”だったことから、クロックサイクルｔ（ｎ＋
５）のとき受けた主記憶アクセスアドレスレジスタ２８
のアドレス“ａ”ですでに読み出したデータを主記憶ア
ドレスレジスタ２８〜３１に対応するベクトル処理装置
１〜４すべてに送出する。
【００３１】
【発明の効果】上述したように、先行して入力したＮ個
のアドレスベクトル要素と、後続して入力したＮ個のア
ドレスベクトル要素にまたがって一致するアドレスベク
トル要素がある場合、主記憶装置に対するアクセス回数
を減らすことを可能とし、頻度の高い特殊な場合として
２Ｎ個のアドレスベクトル要素すべてが一致していると
きのみ、一致した２Ｎ個のアドレスベクトル要素のうち
ベクトル要素番号が最若のアドレスベクトル要素を代表
として、その代表のアドレスベクトル要素に主記憶から
データを読み出させ、残りのアドレスベクトル要素につ
いては、主記憶からデータを読み出すことなく、代表の
アドレスベクトル要素が読み出したデータと同じデータ
を主記憶制御装置からベクトル処理装置に返させるため
の拡張情報を生成することにより、主記憶へのアクセス
回数を減らして処理の高速化がはかれる。
のアドレスベクトル要素と、後続して入力したＮ個のア
ドレスベクトル要素にまたがって一致するアドレスベク
トル要素がある場合、主記憶装置に対するアクセス回数
を減らすことを可能とし、頻度の高い特殊な場合として
２Ｎ個のアドレスベクトル要素すべてが一致していると
きのみ、一致した２Ｎ個のアドレスベクトル要素のうち
ベクトル要素番号が最若のアドレスベクトル要素を代表
として、その代表のアドレスベクトル要素に主記憶から
データを読み出させ、残りのアドレスベクトル要素につ
いては、主記憶からデータを読み出すことなく、代表の
アドレスベクトル要素が読み出したデータと同じデータ
を主記憶制御装置からベクトル処理装置に返させるため
の拡張情報を生成することにより、主記憶へのアクセス
回数を減らして処理の高速化がはかれる。
【図１】本発明の実施の形態のブロック図である。
【図２】拡張情報のビット構成図である。
【図３】拡張情報生成論理の真理値表である。
【図４】本発明の実施の形態の動作を示すタイミングチ
ャートである。
ャートである。
【図５】図４の続きを示すタイミングチャートである。
【符号の説明】 １〜４ ベクトル処理装置 ５ リストベクトル処理装置 ６〜９ バッファ １０〜１３ アドレス情報レジスタ １４ 前回要素保持手段 １５ 一致判定回路 １６ 連続要素一致判定手段 １７ Ｎ要素一致判定手段 １８ ２Ｎ要素一致判定手段 １９〜２２ アドレス情報持ち回りレジスタ ２３ 一致判定レジスタ ２４ Ｎ要素一致結果保持手段 ２５ ２Ｎ要素一致結果保持手段 ２６ 拡張情報生成回路 ２７ ２Ｎ要素一致拡張情報生成手段 ２８〜３１ 主記憶アクセスアドレスレジスタ ３２ 拡張情報レジスタ ３３ 主記憶制御装置 ３４ 主記憶装置
Claims (1)
- 【請求項１】 （ａ）ベクトル命令を処理する複数のベクトル処理装置
と、 （ｂ）データが記憶される主記憶装置と、 （ｃ）前記複数のベクトル処理装置からあるサイクルで
出力されるアドレスベクトル要素と前記サイクルの次の
サイクルで出力されるアドレスベクトル要素とを比較
し、一致しているかどうかを判定し、一致拡張情報を作
成する機能を持つリストベクトル処理装置と、 （ｄ）前記リストベクトル処理装置からの一致拡張情報
にもとづき、一致したアドレスベクトル要素に対する前
記主記憶装置へのデータ読み出しアクセスを１度に縮退
させる機能を持つ主記憶制御装置と、 を有し、 前記リストベクトル処理装置が、 （ｅ）Ｎ個の前記ベクトル処理装置から、同じタイミン
グで出力されるアドレスベクトル要素を書き込むＮ個の
バッファと、 （ｆ）前記バッファから読み出されたＮ個のアドレスベ
クトル要素を受けるＮ個のアドレス情報レジスタと、 （ｇ）Ｎ個の前記アドレス情報レジスタの出力のアドレ
スベクトル要素の組み合わせの一致判定をする一致判定
回路と、 （ｈ）前記一致判定回路の出力結果を受ける一致判定レ
ジスタと、 （ｉ）前記一致判定レジスタの出力を入力し、各アドレ
スベクトル要素が前記主記憶装置からデータを読み出す
のか、あるいは他のアドレスベクトル要素が読み出した
データを使うかを示す拡張情報を生成する拡張情報生成
回路と、 （ｊ）前記アドレス情報レジスタいずれか１つからのア
ドレス情報を受ける前回要素保持手段と、 （ｋ）前記前回要素保持手段と前記アドレス情報レジス
タのいずれかとの一致判定をする連続要素一致判定手段
と、 （ｌ）前記一致判定回路の出力をうけＮ個の要素が一致
しているか判定するＮ要素一致判定手段と、 （ｍ）前記Ｎ要素一致判定手段の出力結果を受けるＮ要
素一致結果保持手段と、 （ｎ）前記連続要素一致判定手段の出力およびＮ要素一
致判定手段の出力およびＮ要素一致結果保持手段の出力
から、２×Ｎ個のアドレスベクトル要素が一致している
か判定する２Ｎ要素一致判定手段と、 （ｏ）前記２Ｎ要素一致判定手段の結果出力を受ける２
Ｎ要素一致結果保持手段と、 （ｐ）前記拡張情報生成回路の出力および２Ｎ要素一致
結果保持手段の出力から、２×Ｎ個の要素が一致した場
合は後続のＮ個のうち最若番アドレスベクトル要素に対
応する一致フラグを有効とした前記一致拡張情報を作成
する２Ｎ要素一致拡張情報生成手段と、 （ｑ）前記２Ｎ要素一致拡張情報生成手段からの前記一
致拡張情報を前記主記憶制御装置に出力する拡張情報レ
ジスタと、 を有する ことを特徴とするリストベクトル処理システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8198800A JP2908331B2 (ja) | 1996-07-29 | 1996-07-29 | リストベクトル処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8198800A JP2908331B2 (ja) | 1996-07-29 | 1996-07-29 | リストベクトル処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1049520A JPH1049520A (ja) | 1998-02-20 |
| JP2908331B2 true JP2908331B2 (ja) | 1999-06-21 |
Family
ID=16397130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8198800A Expired - Lifetime JP2908331B2 (ja) | 1996-07-29 | 1996-07-29 | リストベクトル処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908331B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4784514B2 (ja) * | 2007-01-04 | 2011-10-05 | 日本電気株式会社 | リストベクトル処理装置及び方法 |
| JP7124608B2 (ja) * | 2018-09-28 | 2022-08-24 | 日本電気株式会社 | 計算機および計算方法 |
-
1996
- 1996-07-29 JP JP8198800A patent/JP2908331B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1049520A (ja) | 1998-02-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990223 |