JPH0773095A - リストベクトル処理装置 - Google Patents
リストベクトル処理装置Info
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- JPH0773095A JPH0773095A JP21717293A JP21717293A JPH0773095A JP H0773095 A JPH0773095 A JP H0773095A JP 21717293 A JP21717293 A JP 21717293A JP 21717293 A JP21717293 A JP 21717293A JP H0773095 A JPH0773095 A JP H0773095A
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Abstract
(57)【要約】
【構成】 同時処理要素検出回路にアドレスチェック回
路を設け、このアドレスチェック回路において同時処理
を行なう複数の要素のメモリストアアドレスをチェック
し、メモリストアアドレスが一致するものが存在すると
き、それらのすべてに処理済みフラグを付与し、かつリ
ストベクトルの順序が最後の要素に対してのみメモリア
クセス有効フラグを付与する。 【効果】 同じメモリストアアドレスを有する要素のう
ちのリストベクトルの順序が最後の要素のみをメモリに
ストアする処理を行い、他の要素のメモリストア処理を
行わないようにすることにより、メモリアクセスの回数
を削減することが可能になるという効果があり、従って
処理性能を向上させることが可能になる。
路を設け、このアドレスチェック回路において同時処理
を行なう複数の要素のメモリストアアドレスをチェック
し、メモリストアアドレスが一致するものが存在すると
き、それらのすべてに処理済みフラグを付与し、かつリ
ストベクトルの順序が最後の要素に対してのみメモリア
クセス有効フラグを付与する。 【効果】 同じメモリストアアドレスを有する要素のう
ちのリストベクトルの順序が最後の要素のみをメモリに
ストアする処理を行い、他の要素のメモリストア処理を
行わないようにすることにより、メモリアクセスの回数
を削減することが可能になるという効果があり、従って
処理性能を向上させることが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置のリストベ
クトル処理装置に関し、特にそのリストベクトルのスト
ア動作に関する。
クトル処理装置に関し、特にそのリストベクトルのスト
ア動作に関する。
【０００２】
【従来の技術】図３は従来のリストベクトル処理装置の
一例を示すブロック図である。
一例を示すブロック図である。
【０００３】情報処理装置のリストベクトル処理装置に
おける従来のリストベクトルのストア手段は、各要素の
並列処理を実現するため、図３に示すように、リストベ
クトルの供給源のバッフア２０ａ〜２０ｄから一定数
（図３の例では４個）の要素をそれぞれ対応するレジス
タ２１ａ〜２１ｄに各要素の順番に従って格納する。レ
ジスタ２１ａ〜２１ｄに格納された要素は、同時処理要
素検出回路２３によって同時処理が可能な要素が検出さ
れる。同時処理可能な要素は、メモリポートの競合がな
く一度にページ変換が可能である等の条件によって決定
される。同時処理要素検出回路２３において検出された
同時処理可能な要素は、各要素毎に対応して設けられて
いるメモリアクセス有効フラグ保持部２４ａ〜２４ｄに
メモリアクセス有効フラグがセットされる。メモリアク
セス有効フラグがセットされた要素は、同じタイミング
でそれぞれ対応するレジスタ２２ａ〜２２ｄに格納され
てメモリにアクセスされる。
おける従来のリストベクトルのストア手段は、各要素の
並列処理を実現するため、図３に示すように、リストベ
クトルの供給源のバッフア２０ａ〜２０ｄから一定数
（図３の例では４個）の要素をそれぞれ対応するレジス
タ２１ａ〜２１ｄに各要素の順番に従って格納する。レ
ジスタ２１ａ〜２１ｄに格納された要素は、同時処理要
素検出回路２３によって同時処理が可能な要素が検出さ
れる。同時処理可能な要素は、メモリポートの競合がな
く一度にページ変換が可能である等の条件によって決定
される。同時処理要素検出回路２３において検出された
同時処理可能な要素は、各要素毎に対応して設けられて
いるメモリアクセス有効フラグ保持部２４ａ〜２４ｄに
メモリアクセス有効フラグがセットされる。メモリアク
セス有効フラグがセットされた要素は、同じタイミング
でそれぞれ対応するレジスタ２２ａ〜２２ｄに格納され
てメモリにアクセスされる。
【０００４】レジスタ２１ａ〜２１ｄに格納された４個
の要素のすべてが同時処理要素検出回路２３によって同
時処理ができないと検出されたときは、同時処理要素検
出回路２３は、信号線２６によってレジスタ２１ａ〜２
１ｄをホールドし、次のタイミングにおいて、同時処理
要素検出回路２３によって再度同時に処理可能な要素を
検出する。このようにして、レジスタ２１ａ〜２１ｄに
格納したすべての要素がメモリにアクセスされるまでレ
ジスタ２１ａ〜２１ｄをホールドし、すべての要素がメ
モリにアクセスされたとき、バッフア２０ａ〜２０ｄか
ら次の一定数の要素を格納し、新たに同時に処理可能な
要素の検出を行って同様な処理を行っている。
の要素のすべてが同時処理要素検出回路２３によって同
時処理ができないと検出されたときは、同時処理要素検
出回路２３は、信号線２６によってレジスタ２１ａ〜２
１ｄをホールドし、次のタイミングにおいて、同時処理
要素検出回路２３によって再度同時に処理可能な要素を
検出する。このようにして、レジスタ２１ａ〜２１ｄに
格納したすべての要素がメモリにアクセスされるまでレ
ジスタ２１ａ〜２１ｄをホールドし、すべての要素がメ
モリにアクセスされたとき、バッフア２０ａ〜２０ｄか
ら次の一定数の要素を格納し、新たに同時に処理可能な
要素の検出を行って同様な処理を行っている。
【０００５】
【発明が解決しようとする課題】上述したような従来の
リストベクトル処理装置は、リストベクトルの要素のな
かに、同一アドレスにストアする要素が複数個存在する
とき、同時処理要素検出回路は、同一アドレスの要素は
メモリポートが競合するために同時処理ができないと判
断し、別々のタイミングで処理する。このため並列処理
ができないという問題点を有している。また別々のタイ
ミングで処理するとき、メモリバンクが同一であるため
にメモリバンクの競合が発生し、前の要素の処理が終る
までメモリアクセスが中断されるため、処理性能が低下
するという問題点も有している。
リストベクトル処理装置は、リストベクトルの要素のな
かに、同一アドレスにストアする要素が複数個存在する
とき、同時処理要素検出回路は、同一アドレスの要素は
メモリポートが競合するために同時処理ができないと判
断し、別々のタイミングで処理する。このため並列処理
ができないという問題点を有している。また別々のタイ
ミングで処理するとき、メモリバンクが同一であるため
にメモリバンクの競合が発生し、前の要素の処理が終る
までメモリアクセスが中断されるため、処理性能が低下
するという問題点も有している。
【０００６】
【課題を解決するための手段】本発明のリストベクトル
処理装置は、複数のリストベクトルの要素をリストベク
トルの順番に従って格納し同時に読出すことが可能なバ
ッフアと、前記バッフアから読出した前記複数のリスト
ベクトルの要素を格納する第一のレジスタ群と、前記第
一のレジスタ群に格納した前記複数のリストベクトルの
要素を次のタイミングで格納する第二のレジスタ群と、
前記第一のレジスタ群に格納した前記複数のリストベク
トルの要素のうちの同時処理が可能な要素を検出する同
時処理要素検出回路と、前記第一のレジスタ群に格納し
た前記複数のリストベクトルの要素の中の同じメモリス
トアアドレスを有する要素を検出するアドレスチェック
回路と、前記第一のレジスタ群に格納した前記複数のリ
ストベクトルの要素のそれぞれに対して与えられるメモ
リアクセス有効フラグを保持するメモリアクセス有効フ
ラグ保持部と、前記第一のレジスタ群に格納した前記複
数のリストベクトルの要素のそれぞれに対して与えられ
る処理済みフラグを保持する処理済みフラグ保持部とを
備え、前記アドレスチェック回路によって前記第一のレ
ジスタ群に格納した前記複数のリストベクトルの要素の
中に同じメモリストアアドレスを有する要素が存在する
ことを検出したとき、それらのすべてに対して処理済み
フラグを与え、それらの中のリストベクトルの順番が最
終の要素に対してのみメモリアクセス有効フラグを与え
ることを含むものであり、更に、第一のレジスタ群に格
納した複数のリストベクトルの要素の中に第二のレジス
タ群に格納した複数のリストベクトルの要素のメモリス
トアアドレスと同じメモリストアアドレスを有するもの
が存在するか否かを検出する第二のアドレスチェック回
路と、前記第二のアドレスチェック回路によって検出し
た前記第一のレジスタ群の要素に対するメモリリクエス
ト有効フラグを生成してメモリリクエスト有効フラグ保
持部にセットするメモリリクエスト生成回路とを備え、
メモリアクセス有効フラグ保持部にセットされているメ
モリアクセス有効フラグと前記メモリリクエスト有効フ
ラグとの一致を調べてそれらが一致するとき前記メモリ
アクセス有効フラグをリセットすることを含むものであ
る。
処理装置は、複数のリストベクトルの要素をリストベク
トルの順番に従って格納し同時に読出すことが可能なバ
ッフアと、前記バッフアから読出した前記複数のリスト
ベクトルの要素を格納する第一のレジスタ群と、前記第
一のレジスタ群に格納した前記複数のリストベクトルの
要素を次のタイミングで格納する第二のレジスタ群と、
前記第一のレジスタ群に格納した前記複数のリストベク
トルの要素のうちの同時処理が可能な要素を検出する同
時処理要素検出回路と、前記第一のレジスタ群に格納し
た前記複数のリストベクトルの要素の中の同じメモリス
トアアドレスを有する要素を検出するアドレスチェック
回路と、前記第一のレジスタ群に格納した前記複数のリ
ストベクトルの要素のそれぞれに対して与えられるメモ
リアクセス有効フラグを保持するメモリアクセス有効フ
ラグ保持部と、前記第一のレジスタ群に格納した前記複
数のリストベクトルの要素のそれぞれに対して与えられ
る処理済みフラグを保持する処理済みフラグ保持部とを
備え、前記アドレスチェック回路によって前記第一のレ
ジスタ群に格納した前記複数のリストベクトルの要素の
中に同じメモリストアアドレスを有する要素が存在する
ことを検出したとき、それらのすべてに対して処理済み
フラグを与え、それらの中のリストベクトルの順番が最
終の要素に対してのみメモリアクセス有効フラグを与え
ることを含むものであり、更に、第一のレジスタ群に格
納した複数のリストベクトルの要素の中に第二のレジス
タ群に格納した複数のリストベクトルの要素のメモリス
トアアドレスと同じメモリストアアドレスを有するもの
が存在するか否かを検出する第二のアドレスチェック回
路と、前記第二のアドレスチェック回路によって検出し
た前記第一のレジスタ群の要素に対するメモリリクエス
ト有効フラグを生成してメモリリクエスト有効フラグ保
持部にセットするメモリリクエスト生成回路とを備え、
メモリアクセス有効フラグ保持部にセットされているメ
モリアクセス有効フラグと前記メモリリクエスト有効フ
ラグとの一致を調べてそれらが一致するとき前記メモリ
アクセス有効フラグをリセットすることを含むものであ
る。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の第一の実施例を示すブロッ
ク図である。
ク図である。
【０００９】図１において、バッフア１０ａ〜１０ｄ
は、リストベクトルをストアするとき、リストベクトル
の各要素をリストベクトルの順番に従って格納するバッ
フアであり、同時に４個の要素を読出すことが可能な構
成となっている。レジスタ１１ａ〜１１ｄは、バッフア
１０ａ〜１０ｄから読出された４個のリストベクトルの
要素を格納するレジスタ群である。同時処理要素検出回
路１３は、レジスタ１１ａ〜１１ｄに格納されている各
要素のうち、同じタイミングでメモリにアクセスするこ
とができる（同時処理が可能な）要素を検出する。同時
処理が可能であるか否かは、メモリポートの競合がなく
一度にページ変換が可能である等の条件によって決定さ
れる。アドレスチェック回路１３ａは、レジスタ１１ａ
〜１１ｄに格納されている４個のリストベクトルの要素
のうちの同じメモリストアアドレスを有する要素を検出
する。レジスタ１２ａ〜１２ｄは、レジスタ１１ａ〜１
１ｄに格納されている各要素を次のタイミングにおいて
格納するレジスタである。メモリアクセス有効フラグ保
持部１４ａ〜１４ｄは、同時処理要素検出回路１３によ
って検出された各要素に対するメモリアクセス有効フラ
グを格納する。例えば、メモリアクセス有効フラグ保持
部１４ａにメモリアクセス有効フラグがセットされてい
れば、レジスタ１２ａのリストベクトルの要素がメモリ
のアクセスが有効となり、その要素のストアデータがメ
モリに格納される。処理済みフラグ保持部１５ａ〜１５
ｄは、同時処理要素検出回路１３によって各要素が処理
済みであるか未処理であるかを検出されたときの処理済
みフラグを格納する。同時処理要素検出回路１３は、レ
ジスタ１１ａ〜１１ｄに格納されている４個のリストベ
クトルの要素の中に１個でも未処理の要素があるとき
は、信号線１６によってレジスタ１１ａ〜１１ｄに対し
てホールド指示を出してそれをホールドさせ、次のタイ
ミングにおいて、同時処理要素検出回路１３は、未処理
の要素を対象として同時処理要素の検出を行う。上記の
処理は、パイプラインで処理される。
は、リストベクトルをストアするとき、リストベクトル
の各要素をリストベクトルの順番に従って格納するバッ
フアであり、同時に４個の要素を読出すことが可能な構
成となっている。レジスタ１１ａ〜１１ｄは、バッフア
１０ａ〜１０ｄから読出された４個のリストベクトルの
要素を格納するレジスタ群である。同時処理要素検出回
路１３は、レジスタ１１ａ〜１１ｄに格納されている各
要素のうち、同じタイミングでメモリにアクセスするこ
とができる（同時処理が可能な）要素を検出する。同時
処理が可能であるか否かは、メモリポートの競合がなく
一度にページ変換が可能である等の条件によって決定さ
れる。アドレスチェック回路１３ａは、レジスタ１１ａ
〜１１ｄに格納されている４個のリストベクトルの要素
のうちの同じメモリストアアドレスを有する要素を検出
する。レジスタ１２ａ〜１２ｄは、レジスタ１１ａ〜１
１ｄに格納されている各要素を次のタイミングにおいて
格納するレジスタである。メモリアクセス有効フラグ保
持部１４ａ〜１４ｄは、同時処理要素検出回路１３によ
って検出された各要素に対するメモリアクセス有効フラ
グを格納する。例えば、メモリアクセス有効フラグ保持
部１４ａにメモリアクセス有効フラグがセットされてい
れば、レジスタ１２ａのリストベクトルの要素がメモリ
のアクセスが有効となり、その要素のストアデータがメ
モリに格納される。処理済みフラグ保持部１５ａ〜１５
ｄは、同時処理要素検出回路１３によって各要素が処理
済みであるか未処理であるかを検出されたときの処理済
みフラグを格納する。同時処理要素検出回路１３は、レ
ジスタ１１ａ〜１１ｄに格納されている４個のリストベ
クトルの要素の中に１個でも未処理の要素があるとき
は、信号線１６によってレジスタ１１ａ〜１１ｄに対し
てホールド指示を出してそれをホールドさせ、次のタイ
ミングにおいて、同時処理要素検出回路１３は、未処理
の要素を対象として同時処理要素の検出を行う。上記の
処理は、パイプラインで処理される。
【００１０】リストベクトルのストア処理において、複
数の要素が同じメモリアドレスにストアデータを格納し
た場合は、最後にアクセスした要素のストアデータのみ
がそのメモリアドレスに残る。本実施例は、このことに
着目し、同じメモリアドレスの要素の中のリストベクト
ルの順序が最後の要素のみをメモリアクセスし、それ以
外の要素はメモリアクセスを縮退することによってリス
トベクトルのストア処理の高速化を図ったものである。
数の要素が同じメモリアドレスにストアデータを格納し
た場合は、最後にアクセスした要素のストアデータのみ
がそのメモリアドレスに残る。本実施例は、このことに
着目し、同じメモリアドレスの要素の中のリストベクト
ルの順序が最後の要素のみをメモリアクセスし、それ以
外の要素はメモリアクセスを縮退することによってリス
トベクトルのストア処理の高速化を図ったものである。
【００１１】すなわち、従来のリストベクトル処理装置
においては、レジスタ１１ａ〜１１ｄに格納されている
４個のリストベクトルの要素が全て同じメモリアドレス
を有する要素である場合は、メモリポートの競合のチェ
ックによってメモリポートが同じであることが判明する
ために同時処理が不可能であり、１個ずつ４回の処理を
行う４サイクルの処理となるが、図１の実施例において
は、アドレスチェック回路１３ａによってレジスタ１１
ａ〜１１ｄに格納されている４個のリストベクトルの要
素がすべて同じメモリストアアドレスを有することが検
出されると、この４個の要素はすべてを同時処理するこ
とが可能であると判断され、１サイクルの処理となる。
においては、レジスタ１１ａ〜１１ｄに格納されている
４個のリストベクトルの要素が全て同じメモリアドレス
を有する要素である場合は、メモリポートの競合のチェ
ックによってメモリポートが同じであることが判明する
ために同時処理が不可能であり、１個ずつ４回の処理を
行う４サイクルの処理となるが、図１の実施例において
は、アドレスチェック回路１３ａによってレジスタ１１
ａ〜１１ｄに格納されている４個のリストベクトルの要
素がすべて同じメモリストアアドレスを有することが検
出されると、この４個の要素はすべてを同時処理するこ
とが可能であると判断され、１サイクルの処理となる。
【００１２】アドレスチェック回路１３ａによって検出
された同じメモリストアアドレスを有する４個のリスト
ベクトルの要素は、各要素のそれぞれに対応した処理済
みフラグ保持部１５ａ〜１５ｄに処理済みフラグが格納
される。一方同時処理要素検出回路１３は、アドレスチ
ェック回路１３ａによって同じメモリストアアドレスを
有する４個のリストベクトルの要素の中のリストベクト
ルの順序が最後の要素を検出し、その要素に対応するモ
リアクセス有効フラグ保持部１４ｄにメモリアクセス有
効フラグをセットする。これにより、レジスタ１１ｄに
格納されているの要素のストアデータがメモリにストア
される。レジスタ１１ａ〜１１ｃに格納されている３個
の要素は、モリアクセス有効フラグ保持部１４ａ〜１４
ｃにメモリアクセス有効フラグがセットされないが、対
応する処理済みフラグ保持部１５ａ〜１５ｃに処理済み
フラグがセットされるため、ストアデータがメモリにス
トアされないで処理が終了することになる。そしてレジ
スタ１１ａ〜１１ｄには次の４個のリストベクトルの要
素が格納されて次の処理が行われる。このようにして、
同じメモリストアアドレスを有する要素が複数個存在す
るとき、メモリにストアする処理を高速に行うことがで
きる。
された同じメモリストアアドレスを有する４個のリスト
ベクトルの要素は、各要素のそれぞれに対応した処理済
みフラグ保持部１５ａ〜１５ｄに処理済みフラグが格納
される。一方同時処理要素検出回路１３は、アドレスチ
ェック回路１３ａによって同じメモリストアアドレスを
有する４個のリストベクトルの要素の中のリストベクト
ルの順序が最後の要素を検出し、その要素に対応するモ
リアクセス有効フラグ保持部１４ｄにメモリアクセス有
効フラグをセットする。これにより、レジスタ１１ｄに
格納されているの要素のストアデータがメモリにストア
される。レジスタ１１ａ〜１１ｃに格納されている３個
の要素は、モリアクセス有効フラグ保持部１４ａ〜１４
ｃにメモリアクセス有効フラグがセットされないが、対
応する処理済みフラグ保持部１５ａ〜１５ｃに処理済み
フラグがセットされるため、ストアデータがメモリにス
トアされないで処理が終了することになる。そしてレジ
スタ１１ａ〜１１ｄには次の４個のリストベクトルの要
素が格納されて次の処理が行われる。このようにして、
同じメモリストアアドレスを有する要素が複数個存在す
るとき、メモリにストアする処理を高速に行うことがで
きる。
【００１３】図２は本発明の第二の実施例を示すブロッ
ク図である。
ク図である。
【００１４】図２において、バッフア３０ａ〜３０ｄ
は、リストベクトルをストアするとき、リストベクトル
の各要素をリストベクトルの順番に従って格納するバッ
フアであり、同時に４個の要素を読出すことが可能な構
成となっている。レジスタ３１ａ〜３１ｄは、バッフア
３０ａ〜３０ｄから読出された４個のリストベクトルの
要素を格納するレジスタ群である。同時処理要素検出回
路３４は、レジスタ３１ａ〜３１ｄに格納されている各
要素のうち、同時に処理可能な要素を検出する。アドレ
スチェック回路３４ａは、レジスタ３１ａ〜３１ｄに格
納されている４個のリストベクトルの要素のうちの同じ
メモリストアアドレスを有する要素を検出する。レジス
タ３２ａ〜３２ｄは、レジスタ３１ａ〜３１ｄに格納さ
れている各要素を次のタイミングにおいて格納するレジ
スタである。メモリアクセス有効フラグ保持部３５ａ〜
３５ｄは、同時処理要素検出回路３４によって検出され
た各要素に対するメモリアクセス有効フラグを格納す
る。例えば、メモリアクセス有効フラグ保持部３５ａに
メモリアクセス有効フラグがセットされていれば、レジ
スタ３２ａのリストベクトルの要素がメモリのアクセス
が有効となり、その要素のストアデータがメモリに格納
される。処理済みフラグ保持部３６ａ〜３６ｄは、同時
処理要素検出回路３４によって各要素が処理済みである
か未処理であるかを検出されたときの処理済みフラグを
格納する。同時処理要素検出回路３４は、レジスタ３１
ａ〜３１ｄに格納されている４個のリストベクトルの要
素の中に１個でも未処理の要素があるときは、信号線４
０によってレジスタ３１ａ〜３１ｄに対してホールド指
示を出してそれをホールドさせ、次のタイミングにおい
て、同時処理要素検出回路３４は、未処理の要素を対象
として同時処理要素の検出を行う。アドレスチェック回
路３７は、レジスタ３２ａ〜３２ｄに格納されているリ
ストベクトルの要素とレジスタ３１ａ〜３１ｄに格納さ
れている後続の要素とが同じメモリストアアドレスを有
しているか否かをチェックする。メモリリクエスト生成
回路３８は、同時処理要素検出回路３４によってメモリ
アクセス有効フラグ保持部３５ａ〜３５ｄにセットされ
たメモリアクセス有効フラグと、アドレスチェック回路
３７によってチェックされた同じメモリストアアドレス
を有する後続の要素との一致を調べ、それらが一致して
いるときにメモリリクエスト有効フラグを生成してメモ
リリクエスト有効フラグ保持部３９ａ〜３９ｄにセット
する。このメモリリクエスト有効フラグは、図１の例の
メモリアクセス有効フラグの同じ機能を有しており、メ
モリリクエスト有効フラグがセットされているメモリア
クセス有効フラグ保持部３５ａ〜３５ｄに対応するレジ
スタ３３ａ〜３３ｄに格納されている要素のストアデー
タがメモリにストアされる。
は、リストベクトルをストアするとき、リストベクトル
の各要素をリストベクトルの順番に従って格納するバッ
フアであり、同時に４個の要素を読出すことが可能な構
成となっている。レジスタ３１ａ〜３１ｄは、バッフア
３０ａ〜３０ｄから読出された４個のリストベクトルの
要素を格納するレジスタ群である。同時処理要素検出回
路３４は、レジスタ３１ａ〜３１ｄに格納されている各
要素のうち、同時に処理可能な要素を検出する。アドレ
スチェック回路３４ａは、レジスタ３１ａ〜３１ｄに格
納されている４個のリストベクトルの要素のうちの同じ
メモリストアアドレスを有する要素を検出する。レジス
タ３２ａ〜３２ｄは、レジスタ３１ａ〜３１ｄに格納さ
れている各要素を次のタイミングにおいて格納するレジ
スタである。メモリアクセス有効フラグ保持部３５ａ〜
３５ｄは、同時処理要素検出回路３４によって検出され
た各要素に対するメモリアクセス有効フラグを格納す
る。例えば、メモリアクセス有効フラグ保持部３５ａに
メモリアクセス有効フラグがセットされていれば、レジ
スタ３２ａのリストベクトルの要素がメモリのアクセス
が有効となり、その要素のストアデータがメモリに格納
される。処理済みフラグ保持部３６ａ〜３６ｄは、同時
処理要素検出回路３４によって各要素が処理済みである
か未処理であるかを検出されたときの処理済みフラグを
格納する。同時処理要素検出回路３４は、レジスタ３１
ａ〜３１ｄに格納されている４個のリストベクトルの要
素の中に１個でも未処理の要素があるときは、信号線４
０によってレジスタ３１ａ〜３１ｄに対してホールド指
示を出してそれをホールドさせ、次のタイミングにおい
て、同時処理要素検出回路３４は、未処理の要素を対象
として同時処理要素の検出を行う。アドレスチェック回
路３７は、レジスタ３２ａ〜３２ｄに格納されているリ
ストベクトルの要素とレジスタ３１ａ〜３１ｄに格納さ
れている後続の要素とが同じメモリストアアドレスを有
しているか否かをチェックする。メモリリクエスト生成
回路３８は、同時処理要素検出回路３４によってメモリ
アクセス有効フラグ保持部３５ａ〜３５ｄにセットされ
たメモリアクセス有効フラグと、アドレスチェック回路
３７によってチェックされた同じメモリストアアドレス
を有する後続の要素との一致を調べ、それらが一致して
いるときにメモリリクエスト有効フラグを生成してメモ
リリクエスト有効フラグ保持部３９ａ〜３９ｄにセット
する。このメモリリクエスト有効フラグは、図１の例の
メモリアクセス有効フラグの同じ機能を有しており、メ
モリリクエスト有効フラグがセットされているメモリア
クセス有効フラグ保持部３５ａ〜３５ｄに対応するレジ
スタ３３ａ〜３３ｄに格納されている要素のストアデー
タがメモリにストアされる。
【００１５】アドレスチェック回路３４ａは、レジスタ
３１ａ〜３１ｄに格納されている４個のリストベクトル
の要素のメモリストアアドレスが同じであるか否かを検
出する回路であり、一方、アドレスチェック回路３７
は、レジスタ３２ａ〜３２ｄに格納されている先行の要
素とレジスタ３１ａ〜３１ｄに格納されている後続の要
素とのメモリストアアドレスが同じであるか否かを検出
する回路である。先行の要素のなかに後続の要素とメモ
リストアアドレスが一致するものがあったときは、後続
の要素のみをメモリアクセスすればよいため、後続の要
素の一つのメモリストアアドレスが一致する先行の要素
のメモリアクセスを抑止する。このため、同時処理要素
検出回路３４によって、メモリアクセス有効フラグを生
成してメモリアクセス有効フラグ保持部３５ａ〜３５ｄ
にセットし、メモリリクエスト生成回路３８によって、
アドレスチェック回路３７によって検出した後続の要素
のメモリストアアドレスと一致するメモリストアアドレ
スを有する先行の要素のメモリリクエスト有効フラグを
生成してメモリリクエスト有効フラグ保持部３９ａ〜３
９ｄにセットし、メモリアクセス有効フラグとメモリリ
クエスト有効フラグとが一致するとき後続の要素のみを
メモリアクセスして先行の要素のメモリアクセスを抑止
する。このよう構成することにより、図１の実施例より
もメモリアクセスの回数を更に削減することが可能にな
る。
３１ａ〜３１ｄに格納されている４個のリストベクトル
の要素のメモリストアアドレスが同じであるか否かを検
出する回路であり、一方、アドレスチェック回路３７
は、レジスタ３２ａ〜３２ｄに格納されている先行の要
素とレジスタ３１ａ〜３１ｄに格納されている後続の要
素とのメモリストアアドレスが同じであるか否かを検出
する回路である。先行の要素のなかに後続の要素とメモ
リストアアドレスが一致するものがあったときは、後続
の要素のみをメモリアクセスすればよいため、後続の要
素の一つのメモリストアアドレスが一致する先行の要素
のメモリアクセスを抑止する。このため、同時処理要素
検出回路３４によって、メモリアクセス有効フラグを生
成してメモリアクセス有効フラグ保持部３５ａ〜３５ｄ
にセットし、メモリリクエスト生成回路３８によって、
アドレスチェック回路３７によって検出した後続の要素
のメモリストアアドレスと一致するメモリストアアドレ
スを有する先行の要素のメモリリクエスト有効フラグを
生成してメモリリクエスト有効フラグ保持部３９ａ〜３
９ｄにセットし、メモリアクセス有効フラグとメモリリ
クエスト有効フラグとが一致するとき後続の要素のみを
メモリアクセスして先行の要素のメモリアクセスを抑止
する。このよう構成することにより、図１の実施例より
もメモリアクセスの回数を更に削減することが可能にな
る。
【００１６】
【発明の効果】以上説明したように、本発明のリストベ
クトル処理装置は、同時処理要素検出回路にアドレスチ
ェック回路を設け、このアドレスチェック回路において
同時処理を行なう複数の要素のメモリストアアドレスを
チェックし、メモリストアアドレスが一致するものが存
在するとき、それらのすべてに処理済みフラグを付与
し、かつリストベクトルの順序が最後の要素に対しての
みメモリアクセス有効フラグを付与することにより、同
じメモリストアアドレスを有する要素のうちのリストベ
クトルの順序が最後の要素のみをメモリにストアする処
理を行い、他の要素のメモリストア処理を行わないよう
にすることにより、メモリアクセスの回数を削減するこ
とが可能になるという効果があり、従って処理性能を向
上させることが可能になるという効果がある。
クトル処理装置は、同時処理要素検出回路にアドレスチ
ェック回路を設け、このアドレスチェック回路において
同時処理を行なう複数の要素のメモリストアアドレスを
チェックし、メモリストアアドレスが一致するものが存
在するとき、それらのすべてに処理済みフラグを付与
し、かつリストベクトルの順序が最後の要素に対しての
みメモリアクセス有効フラグを付与することにより、同
じメモリストアアドレスを有する要素のうちのリストベ
クトルの順序が最後の要素のみをメモリにストアする処
理を行い、他の要素のメモリストア処理を行わないよう
にすることにより、メモリアクセスの回数を削減するこ
とが可能になるという効果があり、従って処理性能を向
上させることが可能になるという効果がある。
【図１】本発明の第一の実施例を示すブロック図であ
る。
る。
【図２】本発明の第二の実施例を示すブロック図であ
る。
る。
【図３】従来のリストベクトル処理装置の一例を示すブ
ロック図である。
ロック図である。
１０ａ〜１０ｄ バッフア １１ａ〜１１ｄ レジスタ １２ａ〜１２ｄ レジスタ １３ 同時処理要素検出回路 １３ａ アドレスチェック回路 １４ａ〜１４ｄ メモリアクセス有効フラグ保持部 １５ａ〜１５ｄ 処理済みフラグ保持部 １６ 信号線 ２０ａ〜２０ｄ バッフア ２１ａ〜２１ｄ レジスタ ２２ａ〜２２ｄ レジスタ ２３ 同時処理要素検出回路 ２４ａ〜２４ｄ メモリアクセス有効フラグ保持部 ２６ 信号線 ３０ａ〜３０ｄ バッフア ３１ａ〜３１ｄ レジスタ ３２ａ〜３２ｄ レジスタ ３３ａ〜３３ｄ レジスタ ３４ 同時処理要素検出回路 ３４ａ アドレスチェック回路 ３５ａ〜３５ｄ メモリアクセス有効フラグ保持部 ３６ａ〜３６ｄ 処理済みフラグ保持部 ３７ アドレスチェック回路 ３８ メモリリクエスト生成回路 ３９ａ〜３９ｄ メモリリクエスト有効フラグ保持部 ４０ 信号線
Claims (2)
- 【請求項１】 複数のリストベクトルの要素をリストベ
クトルの順番に従って格納し同時に読出すことが可能な
バッフアと、前記バッフアから読出した前記複数のリス
トベクトルの要素を格納する第一のレジスタ群と、前記
第一のレジスタ群に格納した前記複数のリストベクトル
の要素を次のタイミングで格納する第二のレジスタ群
と、前記第一のレジスタ群に格納した前記複数のリスト
ベクトルの要素のうちの同時処理が可能な要素を検出す
る同時処理要素検出回路と、前記第一のレジスタ群に格
納した前記複数のリストベクトルの要素の中の同じメモ
リストアアドレスを有する要素を検出するアドレスチェ
ック回路と、前記第一のレジスタ群に格納した前記複数
のリストベクトルの要素のそれぞれに対して与えられる
メモリアクセス有効フラグを保持するメモリアクセス有
効フラグ保持部と、前記第一のレジスタ群に格納した前
記複数のリストベクトルの要素のそれぞれに対して与え
られる処理済みフラグを保持する処理済みフラグ保持部
とを備え、前記アドレスチェック回路によって前記第一
のレジスタ群に格納した前記複数のリストベクトルの要
素の中に同じメモリストアアドレスを有する要素が存在
することを検出したとき、それらのすべてに対して処理
済みフラグを与え、それらの中のリストベクトルの順番
が最終の要素に対してのみメモリアクセス有効フラグを
与えることを含むことを特徴とするリストベクトル処理
装置。 - 【請求項２】 第一のレジスタ群に格納した複数のリス
トベクトルの要素の中に第二のレジスタ群に格納した複
数のリストベクトルの要素のメモリストアアドレスと同
じメモリストアアドレスを有するものが存在するか否か
を検出する第二のアドレスチェック回路と、前記第二の
アドレスチェック回路によって検出した前記第一のレジ
スタ群の要素に対するメモリリクエスト有効フラグを生
成してメモリリクエスト有効フラグ保持部にセットする
メモリリクエスト生成回路とを備え、メモリアクセス有
効フラグ保持部にセットされているメモリアクセス有効
フラグと前記メモリリクエスト有効フラグとの一致を調
べてそれらが一致するとき前記メモリアクセス有効フラ
グをリセットすることを含むことを特徴とする請求項１
記載のリストベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21717293A JPH0773095A (ja) | 1993-09-01 | 1993-09-01 | リストベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21717293A JPH0773095A (ja) | 1993-09-01 | 1993-09-01 | リストベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773095A true JPH0773095A (ja) | 1995-03-17 |
Family
ID=16699991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21717293A Pending JPH0773095A (ja) | 1993-09-01 | 1993-09-01 | リストベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7155580B2 (en) | 2002-07-25 | 2006-12-26 | Nec Corporation | Information processing apparatus and method of controlling memory thereof |
-
1993
- 1993-09-01 JP JP21717293A patent/JPH0773095A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7155580B2 (en) | 2002-07-25 | 2006-12-26 | Nec Corporation | Information processing apparatus and method of controlling memory thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010213 |