JP2913702B2 - マルチプロセッサシステムのアクセス受付制御方式 - Google Patents
マルチプロセッサシステムのアクセス受付制御方式Info
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- JP2913702B2 JP2913702B2 JP28048489A JP28048489A JP2913702B2 JP 2913702 B2 JP2913702 B2 JP 2913702B2 JP 28048489 A JP28048489 A JP 28048489A JP 28048489 A JP28048489 A JP 28048489A JP 2913702 B2 JP2913702 B2 JP 2913702B2
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- JP
- Japan
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- access control
- access
- cpu
- register
- multiprocessor system
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- 238000000034 method Methods 0.000 title claims description 8
- 239000013256 coordination polymer Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセッサシステムのアクセス受付制
御方式に関する。
御方式に関する。
第３図は従来のマルチプロセッサシステムのアクセス
受付制御方式の一例を示すシステムブロック図で、プラ
イオリティエンコーダなどのアクセス制御手段を何段か
重ねて構成されている。第３図ではA,Bの２段重ねで構
成しており、アクセス制御部1A,〜4Aはそれぞれ８台のC
PUからのアクセス受付制御を行なうことができ、アクセ
ス制御部5Bは各アクセス制御部1A,〜4Aからの受付制御
を行なってイネーブル信号を出力していた。
受付制御方式の一例を示すシステムブロック図で、プラ
イオリティエンコーダなどのアクセス制御手段を何段か
重ねて構成されている。第３図ではA,Bの２段重ねで構
成しており、アクセス制御部1A,〜4Aはそれぞれ８台のC
PUからのアクセス受付制御を行なうことができ、アクセ
ス制御部5Bは各アクセス制御部1A,〜4Aからの受付制御
を行なってイネーブル信号を出力していた。
上述した従来のマルチプロセッサシステムのアクセス
受付制御方式では、順送りの優先決定方式を用いていた
ため、Ａ段のアクセス制御部にそれぞれCPUが８台ずつ
接続されていれば問題はないが、CPUの台数がアクセス
制御部ごとに変化する可能性のあるシステムでは、例え
ばアクセス制御部1A,2Aには８台ずつCPUが接続され、3A
には３台のCPUが接続されているとすれば、1A,2Aに接続
されているCPUのアクセスが受け付けられる確率は1/8×
1/3＝1/24となり、3Aに接続されたCPUの確率は1/3とな
る。（なお、4AにはCPUが接続されていないとして、こ
こでは考慮しない。）その差は８倍にもなっている。つ
まり、1Aに接続されている１つのCPUのアクセスを受け
付けてから次にこのCPUからのアクセスを受け付けるま
でに3Aに接続されたCPUからのアクセスが８回受け付け
られる可能性がある。
受付制御方式では、順送りの優先決定方式を用いていた
ため、Ａ段のアクセス制御部にそれぞれCPUが８台ずつ
接続されていれば問題はないが、CPUの台数がアクセス
制御部ごとに変化する可能性のあるシステムでは、例え
ばアクセス制御部1A,2Aには８台ずつCPUが接続され、3A
には３台のCPUが接続されているとすれば、1A,2Aに接続
されているCPUのアクセスが受け付けられる確率は1/8×
1/3＝1/24となり、3Aに接続されたCPUの確率は1/3とな
る。（なお、4AにはCPUが接続されていないとして、こ
こでは考慮しない。）その差は８倍にもなっている。つ
まり、1Aに接続されている１つのCPUのアクセスを受け
付けてから次にこのCPUからのアクセスを受け付けるま
でに3Aに接続されたCPUからのアクセスが８回受け付け
られる可能性がある。
このように従来の方式では、不平等なアクセス受付制
御がなされることがあるという欠点がある。
御がなされることがあるという欠点がある。
本発明のマルチプロセッサシステムのアクセス受付制
御方式は、ｎ個のCPUからｍ本のバスを介して単一の装
置をアクセスするマルチプロセッサシステムにおいて、
前記単一の装置が前記ｎ個のCPUからのアクセスを受け
付けるCPU実装情報レジスタと、このCPU実装情報レジス
タからの情報を保持するアクセス制御レジスタと、この
アクセス制御レジスタを順に指示するｍ×ｎ進カウンタ
と、前記アクセス制御レジスタからの情報を復号化する
デコーダを含んでなる重み付きアクセス制御回路を備
え、前記CPU個数ｎに関わらず前記ｎ個のCPUからのアク
セスを均等に選択することを特徴とする。
御方式は、ｎ個のCPUからｍ本のバスを介して単一の装
置をアクセスするマルチプロセッサシステムにおいて、
前記単一の装置が前記ｎ個のCPUからのアクセスを受け
付けるCPU実装情報レジスタと、このCPU実装情報レジス
タからの情報を保持するアクセス制御レジスタと、この
アクセス制御レジスタを順に指示するｍ×ｎ進カウンタ
と、前記アクセス制御レジスタからの情報を復号化する
デコーダを含んでなる重み付きアクセス制御回路を備
え、前記CPU個数ｎに関わらず前記ｎ個のCPUからのアク
セスを均等に選択することを特徴とする。
次に、本発明について第１図，第２図を参照して説明
する。
する。
第１図は本発明のマルチプロセッサシステムのアクセ
ス受付制御方式の一実施例を示すシステムブロック図、
第２図は第１図におけるアクセス制御レジスタの内容の
一例を示す図である。
ス受付制御方式の一実施例を示すシステムブロック図、
第２図は第１図におけるアクセス制御レジスタの内容の
一例を示す図である。
第１図において、マルチプロセッサシステムはアクセ
ス制御部1A,〜4Aとそれぞれバス11A,〜14Aを介して接続
された複数のCPUからなる。本実施例では、アクセス制
御部1AにはCP00〜CP07の８台のCPUが、アクセス制御部2
AにはCP08〜CP13の６台のCPUが、アクセス制御部3Aには
CP14の１台のCPUが接続されているものとする。従ってC
P00〜CP07はそれぞれ1/8の確率で、CP08〜CP13はそれぞ
れ1/6の確率で、CP14は１の確率で選択される。アクセ
ス制御部1A,〜4Aの出力は重み付きアクセス制御回路６
に入力される。重み付きアクセス制御回路６はCP00〜CP
14からのアクセスを受け付けるCPU実装情報レジスタ60
と、CPU実装情報レジスタ60からの情報を保持するアク
セス制御レジスタ61と、アクセス制御レジスタ61内のア
ドレスを順に指示するｍ×ｎ進カウンタ62と、アドレス
制御レジスタ61からの情報を復号化するデコーダ63を含
んでなる。
ス制御部1A,〜4Aとそれぞれバス11A,〜14Aを介して接続
された複数のCPUからなる。本実施例では、アクセス制
御部1AにはCP00〜CP07の８台のCPUが、アクセス制御部2
AにはCP08〜CP13の６台のCPUが、アクセス制御部3Aには
CP14の１台のCPUが接続されているものとする。従ってC
P00〜CP07はそれぞれ1/8の確率で、CP08〜CP13はそれぞ
れ1/6の確率で、CP14は１の確率で選択される。アクセ
ス制御部1A,〜4Aの出力は重み付きアクセス制御回路６
に入力される。重み付きアクセス制御回路６はCP00〜CP
14からのアクセスを受け付けるCPU実装情報レジスタ60
と、CPU実装情報レジスタ60からの情報を保持するアク
セス制御レジスタ61と、アクセス制御レジスタ61内のア
ドレスを順に指示するｍ×ｎ進カウンタ62と、アドレス
制御レジスタ61からの情報を復号化するデコーダ63を含
んでなる。
次に第２図において、アドレス１〜32はｍ＝4,n＝８
としたｍ×ｎ進カウンタ62（第１図に図示）の出力に対
応し、内容はアクセス制御部1A,〜4A（第１図に図示）
を示し、対応するCPナンバの欄で空白のところはCPUが
未実装であることを示している。
としたｍ×ｎ進カウンタ62（第１図に図示）の出力に対
応し、内容はアクセス制御部1A,〜4A（第１図に図示）
を示し、対応するCPナンバの欄で空白のところはCPUが
未実装であることを示している。
続いて本実施例の動作について説明する。
アクセス制御部1A,2A,3Aで仮りにCP01，CP10，CP14を
それぞれ選択したとする。これらのCPUからのアクセス
リクエストが重み付きアクセス制御回路６に入力される
と、オアゲート64を介してｍ×ｎ進カウンタ62を起動す
る。ここではアクセス制御レジスタ61にCPU実装情報レ
ジスタ60からの情報を元にしてアクセス制御部1A,〜4A
のどれを通過したアクセスかを記憶しているので、その
レジスタ（ここでは32個）を順次ｍ×ｎ進カウンタ62で
読み出し、最適なCPUを選択した時点でアクセス制御レ
ジスタ61はデコーダ63および選択したアクセス制御部対
応のアンドゲート（AND）を介してイネーブル信号を出
力すると共に、前記ANDの出力をオアゲート65を介して
ストップ信号としてｍ×ｎ進カウンタ62に送ってｍ×ｎ
進カウンタ62を停止させる。
それぞれ選択したとする。これらのCPUからのアクセス
リクエストが重み付きアクセス制御回路６に入力される
と、オアゲート64を介してｍ×ｎ進カウンタ62を起動す
る。ここではアクセス制御レジスタ61にCPU実装情報レ
ジスタ60からの情報を元にしてアクセス制御部1A,〜4A
のどれを通過したアクセスかを記憶しているので、その
レジスタ（ここでは32個）を順次ｍ×ｎ進カウンタ62で
読み出し、最適なCPUを選択した時点でアクセス制御レ
ジスタ61はデコーダ63および選択したアクセス制御部対
応のアンドゲート（AND）を介してイネーブル信号を出
力すると共に、前記ANDの出力をオアゲート65を介して
ストップ信号としてｍ×ｎ進カウンタ62に送ってｍ×ｎ
進カウンタ62を停止させる。
この際、アクセス受付けの重み付けはアクセス制御レ
ジスタ61によってなされている。本実施例ではアクセス
制御レジスタの内容は第２図に示すようになっており、
重み付きアクセス制御回路６によりアクセス制御部1A,2
A,3Aからのアクセスにはそれぞれ8/15,6/15.1/15の重み
を付加されているので、アクセス制御部1A,2A,3AでC
P01，CP10，CP14がそれぞれ選択される確率1/8,1/6,1と
それぞれ掛け合わせると、すべてが1/15の確率となり、
アクセス受付けの不平等さが解消される。
ジスタ61によってなされている。本実施例ではアクセス
制御レジスタの内容は第２図に示すようになっており、
重み付きアクセス制御回路６によりアクセス制御部1A,2
A,3Aからのアクセスにはそれぞれ8/15,6/15.1/15の重み
を付加されているので、アクセス制御部1A,2A,3AでC
P01，CP10，CP14がそれぞれ選択される確率1/8,1/6,1と
それぞれ掛け合わせると、すべてが1/15の確率となり、
アクセス受付けの不平等さが解消される。
以上説明したように本発明は、CPU実装情報レジスタ
からの情報によりアクセス制御部に重み付けを行なうこ
とにより、CPU台数に不均衡があっても、またアクセス
制御手段が何段重ねられても、CPUの選択の確率が平等
化される効果を有する。
からの情報によりアクセス制御部に重み付けを行なうこ
とにより、CPU台数に不均衡があっても、またアクセス
制御手段が何段重ねられても、CPUの選択の確率が平等
化される効果を有する。
第１図は本発明のマルチプロセッサシステムのアクセス
受付制御方式の一実施例を示すシステムブロック図、第
２図は第１図におけるアクセス制御レジスタの内容の一
例を示す図、第３図は従来のマルチプロセッサシステム
のアクセス受付制御方式の一例を示すシステムブロック
図である。 1A,〜4A,5B…アクセス制御部、６…重み付きアクセス制
御回路、11A,〜14A…バス、60…CPU実装情報レジスタ、
61…アクセス制御レジスタ、62…ｍ×ｎ進カウンタ、63
…デコーダ、64,65…オアゲート、AND…アンドゲート、
CP00，〜CP14…CPU。
受付制御方式の一実施例を示すシステムブロック図、第
２図は第１図におけるアクセス制御レジスタの内容の一
例を示す図、第３図は従来のマルチプロセッサシステム
のアクセス受付制御方式の一例を示すシステムブロック
図である。 1A,〜4A,5B…アクセス制御部、６…重み付きアクセス制
御回路、11A,〜14A…バス、60…CPU実装情報レジスタ、
61…アクセス制御レジスタ、62…ｍ×ｎ進カウンタ、63
…デコーダ、64,65…オアゲート、AND…アンドゲート、
CP00，〜CP14…CPU。
Claims (1)
- 【請求項１】ｎ個のCPUからｍ本のバスを介して単一の
装置をアクセスするマルチプロセッサシステムにおい
て、前記単一の装置が前記ｎ個のCPUからのアクセスを
受け付けるCPU実装情報レジスタと、このCPU実装情報レ
ジスタからの情報を保持するアクセス制御レジスタと、
このアクセス制御レジスタを順に指示するｍ×ｎ進カウ
ンタと、前記アクセス制御レジスタからの情報を復号化
するデコーダを含んでなる重み付きアクセス制御回路を
備え、前記CPU個数ｎに関わらず前記ｎ個のCPUからのア
クセスを均等に選択することを特徴とするマルチプロセ
ッサシステムのアクセス受付制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28048489A JP2913702B2 (ja) | 1989-10-26 | 1989-10-26 | マルチプロセッサシステムのアクセス受付制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28048489A JP2913702B2 (ja) | 1989-10-26 | 1989-10-26 | マルチプロセッサシステムのアクセス受付制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03141459A JPH03141459A (ja) | 1991-06-17 |
| JP2913702B2 true JP2913702B2 (ja) | 1999-06-28 |
Family
ID=17625721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28048489A Expired - Lifetime JP2913702B2 (ja) | 1989-10-26 | 1989-10-26 | マルチプロセッサシステムのアクセス受付制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913702B2 (ja) |
-
1989
- 1989-10-26 JP JP28048489A patent/JP2913702B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03141459A (ja) | 1991-06-17 |
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