JPH0520261A - 優先制御回路 - Google Patents
優先制御回路Info
- Publication number
- JPH0520261A JPH0520261A JP17488891A JP17488891A JPH0520261A JP H0520261 A JPH0520261 A JP H0520261A JP 17488891 A JP17488891 A JP 17488891A JP 17488891 A JP17488891 A JP 17488891A JP H0520261 A JPH0520261 A JP H0520261A
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- Japan
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- request
- signal
- register
- priority control
- priority
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- Pending
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Abstract
(57)【要約】
【目的】 非同期の複数要求信号に対して優先度を任意
の受付確率として設定できる優先制御回路を提供するこ
とにある。 【構成】 優先制御論理を予めプログラムした読み出し
専用メモリ２と、基準クロックを常にカウントするバイ
ナリカウンタ１と、２個のレジスタ３，４と、受付状態
保持回路６とを有し、要求信号１０をレジスタ３で基準
クロックに同期させ、バイナリカウンタ１とレジスタ３
の出力を読み出し専用メモリ２のアドレス信号として与
え、読み出したデータ信号１２をレジスタ４で基準クロ
ックに同期させてアクノリッジ信号１３を得る。またＯ
Ｒゲート回路５で要求受付状態を検出し、受付状態保持
回路６とＡＮＤゲート回路７でレジスタ４のクロックを
一定時間停止させるように構成した。
の受付確率として設定できる優先制御回路を提供するこ
とにある。 【構成】 優先制御論理を予めプログラムした読み出し
専用メモリ２と、基準クロックを常にカウントするバイ
ナリカウンタ１と、２個のレジスタ３，４と、受付状態
保持回路６とを有し、要求信号１０をレジスタ３で基準
クロックに同期させ、バイナリカウンタ１とレジスタ３
の出力を読み出し専用メモリ２のアドレス信号として与
え、読み出したデータ信号１２をレジスタ４で基準クロ
ックに同期させてアクノリッジ信号１３を得る。またＯ
Ｒゲート回路５で要求受付状態を検出し、受付状態保持
回路６とＡＮＤゲート回路７でレジスタ４のクロックを
一定時間停止させるように構成した。
Description
【０００１】
【産業上の利用分野】本発明は、優先制御回路、特に、
同時に複数の要求信号が重なっている場合に受付確率の
設定を行えるようにした優先制御回路に関する。
同時に複数の要求信号が重なっている場合に受付確率の
設定を行えるようにした優先制御回路に関する。
【０００２】
【従来の技術】通常のプロセッサシステムではバスやプ
ロセッサを複数のデバイスが共有しており、バスの使用
権または割り込みを対象に複数のデバイスから非同期に
要求信号があがることとなり、それを調停するために優
先制御回路が必要となる。
ロセッサを複数のデバイスが共有しており、バスの使用
権または割り込みを対象に複数のデバイスから非同期に
要求信号があがることとなり、それを調停するために優
先制御回路が必要となる。
【０００３】優先制御回路は、原則的に要求信号を先着
順で受け付けるが、複数の要求が同時に発生した場合は
その中から１つを選択して受け付ける動作を行う。
順で受け付けるが、複数の要求が同時に発生した場合は
その中から１つを選択して受け付ける動作を行う。
【０００４】複数の要求信号からどの要求を選択して受
け付けるかを決定する論理は従来、優先度固定方式やラ
ウンドロビン方式が一般である。
け付けるかを決定する論理は従来、優先度固定方式やラ
ウンドロビン方式が一般である。
【０００５】優先度固定方式は、予め全要求信号に優先
度の順番を固定に割り振り、複数の要求信号が同時にア
クティブになった場合は、常に優先度の最も高いものに
対して受け付けてアクノリッジ信号を返送する。
度の順番を固定に割り振り、複数の要求信号が同時にア
クティブになった場合は、常に優先度の最も高いものに
対して受け付けてアクノリッジ信号を返送する。
【０００６】ラウンドロビン方式は、各デバイスに固定
の優先度を与えず、一度要求を受け付けたデバイスに対
しての優先度を最下位とする方式である。
の優先度を与えず、一度要求を受け付けたデバイスに対
しての優先度を最下位とする方式である。
【０００７】
【発明が解決しようとする課題】優先度固定方式では、
デバイスの数が多くなり、バスの転送能力やプロセッサ
の処理能力が小さい場合は、優先度が下位のデバイスは
ほとんど受け付けられない事態が発生するという欠点が
あり、またラウンドロビン方式は、システム上、優先さ
れなければならない処理があっても、特定のデバイスを
優先して選択，処理することができない欠点がある。
デバイスの数が多くなり、バスの転送能力やプロセッサ
の処理能力が小さい場合は、優先度が下位のデバイスは
ほとんど受け付けられない事態が発生するという欠点が
あり、またラウンドロビン方式は、システム上、優先さ
れなければならない処理があっても、特定のデバイスを
優先して選択，処理することができない欠点がある。
【０００８】本発明の目的は、これら２方式の欠点を解
消し、任意の優先度をデバイスに与えながら、優先度下
位のデバイスにも相応の確率で要求を受け付ける優先制
御回路を提供することにある。
消し、任意の優先度をデバイスに与えながら、優先度下
位のデバイスにも相応の確率で要求を受け付ける優先制
御回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の優先制御回路
は、回路内の基準クロックを入力するｎビットのバイナ
リカウンタと、外部からのｍ本の要求信号を回路内基準
クロックに同期して取り込む第１のレジスタと、前記カ
ウンタの出力と第１のレジスタの内容を（ｍ＋ｎ）本の
アドレス信号として入力する読み出し専用メモリと、こ
の読み出し専用メモリの出力を基準クロックに同期して
取り出す第２のレジスタとを有し、読み出し専用メモリ
には優先制御論理を予めプログラミングしておくことで
第２のレジスタの出力から要求受付デバイスつまりアク
ノリッジ信号返送先を取り出す。
は、回路内の基準クロックを入力するｎビットのバイナ
リカウンタと、外部からのｍ本の要求信号を回路内基準
クロックに同期して取り込む第１のレジスタと、前記カ
ウンタの出力と第１のレジスタの内容を（ｍ＋ｎ）本の
アドレス信号として入力する読み出し専用メモリと、こ
の読み出し専用メモリの出力を基準クロックに同期して
取り出す第２のレジスタとを有し、読み出し専用メモリ
には優先制御論理を予めプログラミングしておくことで
第２のレジスタの出力から要求受付デバイスつまりアク
ノリッジ信号返送先を取り出す。
【００１０】また、いずれかの要求信号が受け付けられ
たことを表す信号を作成する手段と、この信号がアクテ
ィブとなると第２のレジスタのクロックを一定時間停止
する手段とを有し、アクノリッジ信号送出中の他の要求
受付を禁止する。
たことを表す信号を作成する手段と、この信号がアクテ
ィブとなると第２のレジスタのクロックを一定時間停止
する手段とを有し、アクノリッジ信号送出中の他の要求
受付を禁止する。
【００１１】前記優先制御論理は、要求信号のアクティ
ブ，インアクティブの２m 個の全ての組み合せに対して
各々２n 個のアクノリッジ信号の返送先指定データを持
ち、全要求信号がインアクティブの場合は２n 個全てを
返送なしとし、アクティブな要求信号が１つの場合は２
n 個を全て単一の返送先指定とし、複数の要求信号がア
クティブの場合はそれらの相対的な優先度を２n 個を母
数として各返送先データの個数を割り振ったデータを定
義し、２n 個からランダムにデータを取り出してアクノ
リッジ信号の返送先を決定するようにした。
ブ，インアクティブの２m 個の全ての組み合せに対して
各々２n 個のアクノリッジ信号の返送先指定データを持
ち、全要求信号がインアクティブの場合は２n 個全てを
返送なしとし、アクティブな要求信号が１つの場合は２
n 個を全て単一の返送先指定とし、複数の要求信号がア
クティブの場合はそれらの相対的な優先度を２n 個を母
数として各返送先データの個数を割り振ったデータを定
義し、２n 個からランダムにデータを取り出してアクノ
リッジ信号の返送先を決定するようにした。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明の一実施例を示すブロック構
成図である。この優先制御回路は、４ビットのバイナリ
カウンタ１と、読み出し専用メモリ２と、２個のレジス
タ３，４と、受付状態保持回路６と、ＯＲゲート回路５
と、ＡＮＤゲート回路７とを有し、バイナリカウンタ１
は基準クロック８を入力し、ｎ＝４ビットの出力を読み
出し専用メモリ２のアドレス信号９として入力する。
成図である。この優先制御回路は、４ビットのバイナリ
カウンタ１と、読み出し専用メモリ２と、２個のレジス
タ３，４と、受付状態保持回路６と、ＯＲゲート回路５
と、ＡＮＤゲート回路７とを有し、バイナリカウンタ１
は基準クロック８を入力し、ｎ＝４ビットの出力を読み
出し専用メモリ２のアドレス信号９として入力する。
【００１４】外部のデバイスから非同期に発生するｍ＝
８本の要求信号１０はレジスタ３により基準クロック８
に同期して取り込まれ、読み出し専用メモリ２のアドレ
ス信号１１として入力する。読み出し専用メモリ２はア
ドレス信号９とアドレス信号１１の状態から後述の優先
制御論理により、最大１個のアクノリッジ信号返送先を
指定するデータ信号１２を出力する。データ信号１２は
レジスタ４により基準クロック８に同期して取り出さ
れ、アクノリッジ信号１３を出力する。
８本の要求信号１０はレジスタ３により基準クロック８
に同期して取り込まれ、読み出し専用メモリ２のアドレ
ス信号１１として入力する。読み出し専用メモリ２はア
ドレス信号９とアドレス信号１１の状態から後述の優先
制御論理により、最大１個のアクノリッジ信号返送先を
指定するデータ信号１２を出力する。データ信号１２は
レジスタ４により基準クロック８に同期して取り出さ
れ、アクノリッジ信号１３を出力する。
【００１５】また、要求受付が発生したかどうかをＯＲ
ゲート回路５で監視し、レジスタ４を介して要求受付状
態表示信号１４を発生する。
ゲート回路５で監視し、レジスタ４を介して要求受付状
態表示信号１４を発生する。
【００１６】要求受付表示信号１４は受付状態保持回路
６に入力し、要求対象の専有時間だけ要求受付禁止信号
１５を出力する。
６に入力し、要求対象の専有時間だけ要求受付禁止信号
１５を出力する。
【００１７】要求受付禁止信号１５はＡＮＤゲート回路
７によりレジスタ４に入力のクロック信号を停止させ、
アクノリッジ信号１３の保持も可能となる。
７によりレジスタ４に入力のクロック信号を停止させ、
アクノリッジ信号１３の保持も可能となる。
【００１８】受付状態保持回路６はシステムによって、
固定の時間だけ受付状態保持するもの、要求元のデバイ
スからの専有解除の信号を設けてその信号がアクティブ
になるまでの間受付状態保持するものが考えられるが、
ここでは詳細には触れない。
固定の時間だけ受付状態保持するもの、要求元のデバイ
スからの専有解除の信号を設けてその信号がアクティブ
になるまでの間受付状態保持するものが考えられるが、
ここでは詳細には触れない。
【００１９】図２〜図５は図１の構成の優先制御回路に
おける優先制御論理の一例を説明する図である。アドレ
ス信号９がつくる状態は２4 ＝１６あり、＃１から＃８
までの８本の要求信号の状態に対応してアクノリッジ信
号返送先指定データが１６個ある。
おける優先制御論理の一例を説明する図である。アドレ
ス信号９がつくる状態は２4 ＝１６あり、＃１から＃８
までの８本の要求信号の状態に対応してアクノリッジ信
号返送先指定データが１６個ある。
【００２０】図２は、要求信号が全てインアクティブ
（＝０）である場合で、アクノリッジ信号返送先指定の
データは全て「返送なし」とするので、バイナリカウン
タ１の値に拘らずアクノリッジ信号はどこへも返送され
ない。
（＝０）である場合で、アクノリッジ信号返送先指定の
データは全て「返送なし」とするので、バイナリカウン
タ１の値に拘らずアクノリッジ信号はどこへも返送され
ない。
【００２１】図３は、１本だけ要求信号がアクティブ
（＝１）の場合の例で、アクノリッジ返送先指定のデー
タは全て要求のあったデバイスの番号（＃７）とし、バ
イナリカウンタ１の値に拘らずアクノリッジ信号は＃７
のデバイスに返送される。
（＝１）の場合の例で、アクノリッジ返送先指定のデー
タは全て要求のあったデバイスの番号（＃７）とし、バ
イナリカウンタ１の値に拘らずアクノリッジ信号は＃７
のデバイスに返送される。
【００２２】図４は、２本の要求信号がアクティブの場
合の例で、＃３と＃７の優先度の比を３：１とすると、
図に示すように＃３指定を１２個、＃７指定を４個設定
し、ランダムなバイナリカウンタ２の値で読み出せば、
＃３と＃７の受付確率比は３：１となる。
合の例で、＃３と＃７の優先度の比を３：１とすると、
図に示すように＃３指定を１２個、＃７指定を４個設定
し、ランダムなバイナリカウンタ２の値で読み出せば、
＃３と＃７の受付確率比は３：１となる。
【００２３】図５は、３本以上の要求信号がアクティブ
の場合の例で、＃２と＃３と＃７の優先度の比を４：
３：１とすれば、図に示すように＃２指定を８回、＃３
指定を６回、＃７指定を２回設定し、ランダムなバイナ
リカウンタ２の値で読み出せば、＃２と＃３と＃７の受
付確率は４：３：１となる。
の場合の例で、＃２と＃３と＃７の優先度の比を４：
３：１とすれば、図に示すように＃２指定を８回、＃３
指定を６回、＃７指定を２回設定し、ランダムなバイナ
リカウンタ２の値で読み出せば、＃２と＃３と＃７の受
付確率は４：３：１となる。
【００２４】
【発明の効果】以上説明したように本発明は、同時に複
数の要求信号が重なっている場合に受付確率の設定を行
えるようにしたため、従来より優先度を詳細かつ正確に
設定することができ、優先度下位のデバイスにも相応の
確率で要求を受け付けることができるという効果があ
る。
数の要求信号が重なっている場合に受付確率の設定を行
えるようにしたため、従来より優先度を詳細かつ正確に
設定することができ、優先度下位のデバイスにも相応の
確率で要求を受け付けることができるという効果があ
る。
【図１】本発明の一実施例を示すブロック構成図であ
る。
る。
【図２】本発明で使用する優先制御論理の一例を説明す
る図である。
る図である。
【図３】本発明で使用する優先制御論理の一例を説明す
る図である。
る図である。
【図４】本発明で使用する優先制御論理の一例を説明す
る図である。
る図である。
【図５】本発明で使用する優先制御論理の一例を説明す
る図である。
る図である。
１ バイナリカウンタ
２ 読み出し専用メモリ
３，４ レジスタ
５ ＯＲゲート回路
６ 受付状態保持回路
７ ＡＮＤゲート回路
８ 基準クロック
９，１１ アドレス信号
１０ 要求信号
１２ データ信号
１３ アクノリッジ信号
１４ 要求受付表示信号
１５ 要求受付禁止信号
Claims (2)
- 【請求項１】１つの要求対象に対する複数の非同期要求
信号が存在する場合に、決められた優先順位に従って要
求信号の１つを選択して、受け付けた要求元にアクノリ
ッジ信号を返送する優先制御回路において、 回路内の基準クロックを入力するｎビットのバイナリカ
ウンタと、 外部からのｍ本の要求信号を前記基準クロックに同期し
て取り込む第１のレジスタと、前記バイナリカウンタの
出力と第１のレジスタの内容を（ｍ＋ｎ）本のアドレス
信号として入力する読み出し専用メモリと、 この読み出し専用メモリの出力を前記基準クロックに同
期して取り出しアクノリッジ信号返送先を指定する情報
を取り出す第２のレジスタと、 いずれかの要求信号が受け付けられたことを表す信号を
作成する手段と、 この信号がアクティブとなると第２のレジスタのクロッ
クを一定時間停止する手段とを具備することを特徴とす
る優先制御回路。 - 【請求項２】要求信号のアクティブ，インアクティブの
２m 個の全ての組み合せに対して各々２n 個のアクノリ
ッジ信号の返送先指定データを持ち、全要求信号がイン
アクティブの場合は２n 個全てを「返送なし」とし、ア
クティブな要求信号が１つの場合は２n 個を全て単一の
返送先指定とし、複数の要求信号がアクティブの場合は
それらの相対的な優先度を２n 個を母数として各返送先
データの個数を割り振ったデータを定義し、２n 個から
ランダムにデータを取り出すことによりアクノリッジ信
号の返送先を決定する優先制御論理を読み出し専用メモ
リに持つことを特徴とする請求項１記載の優先制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17488891A JPH0520261A (ja) | 1991-07-16 | 1991-07-16 | 優先制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17488891A JPH0520261A (ja) | 1991-07-16 | 1991-07-16 | 優先制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520261A true JPH0520261A (ja) | 1993-01-29 |
Family
ID=15986428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17488891A Pending JPH0520261A (ja) | 1991-07-16 | 1991-07-16 | 優先制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520261A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005228355A (ja) * | 2003-05-26 | 2005-08-25 | Matsushita Electric Ind Co Ltd | 操作履歴利用システム |
| US7890653B2 (en) | 2003-05-26 | 2011-02-15 | Panasonic Corporation | Operation history utilization system |
-
1991
- 1991-07-16 JP JP17488891A patent/JPH0520261A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005228355A (ja) * | 2003-05-26 | 2005-08-25 | Matsushita Electric Ind Co Ltd | 操作履歴利用システム |
| US7890653B2 (en) | 2003-05-26 | 2011-02-15 | Panasonic Corporation | Operation history utilization system |
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