JPS6214868B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は共通バスを使用する情報処理装置に関
する。

共通バスによる情報処理装置を用いてマルチプ
ロセサ・システムを構成する場合、従来はマス
タ・スレーブ方式を採つてた。この方式ではシス
テム中に１個のマスタ・プロセサが存在し、共通
バスの使用は全てこのマスタ・プロセサによつて
管理されていた。

従つてマスタ・プロセサの共通管理のための負
担はプログラム制御の複雑及び処理時間の増大を
もたらしていた。特に、最近ではマルチジヨブ方
式、即ち、各プロセツサに同一の機能を持たせ各
プロセツサーが独立に処理を行なう方式が採用さ
れるに至つており、この様なシステムではマスタ
プロセツサの存在によつてもたらされる前述の不
都合はシステム動作速度を大きく低下させる根本
的要因となる。また、この方式では一般にプロセ
サの増設がむずかしく、製造段階において固定化
されたシステムしか提供できず、汎用性の乏しい
ものとなつていた。

方発明の目的はプロセツサの増設が容易で、マ
ルチ・プロセツサ構成において特に有利で、かつ
汎用性のある情報処理装置を提供することであ
る。

本発明の情報処理装置は、共通バスに接続さ
れ、該共通バスの使用の可否を判断する機能を有
するプロセツサであつて、入力端子、出力端子、
前記入力端子に入力される信号の論理レベルと前
記出力端子から出力される信号の論理レベルとを
判定し、両者が異なる論理レベルにある時のみ共
通バス使用許可信号を発生する比較回路、および
前記入力端子と前記出力端子間に接続され、共通
バス使用要求信号が存在しない時には前記入力端
子から入力された信号を前記出力端子に印加し、
前記共通バス使用要求信号が存在する時は前記入
力信号を前記出力端子へ印加することを禁止する
回路を有し、前記入力端子から入力された信号の
論理レベルと前記出力端子の論理レベルとが同一
レベルの時には共通バス使用不可と判定するバス
制御機構を含むプロセツサを複数個共通バスに並
列接続し、各プロセツサの出力端子と隣接するプ
ロセツサの入力端子とを接続することによつて前
記複数のプロセツサをリング状に接続し、１つの
プロセツサの出力端子とこれと隣接するプロセツ
サの入力端子との間にインバータを介在したこと
を特徴とするものである。

以下、図面を参照して本発明の一実施例を詳細
に説明する。

第１図は、本実施例の情報処理装置をマルチ・
プロセツサ構成にしたブロツク図で、夫々が独立
に処理機能を有する情報処理装置１，２……、Ｎ
はそれぞれが１つずつもつ入力端子IN及び出力
端子OUTから信号が一方向に環状に伝わるよう
に接続される。ここで、最後段のプロセツサＮと
初段のプロセツサ１とはインバータ７を介して接
続されている。なお、一般にこの共通バス８には
情報処理装置１〜Ｎの他、各々の装置によつて制
御されるメモリ４，５や周辺装置６も接続され
る。

各情報処理装置１，２……Ｎの入力端子、出力
端子とインバータ７とで形成されるループには許
可信号が循環している。今、インバータ７から情
報処理装置１の入力端子IN₁にＨレベルの電位の
信号が加わると所定期間経過後出力端OUT₁から
は同じＨレベルの電位の信号が出力される。情報
処理装置１内ではこれら入出力端の電位が異なつ
ている場合共通バス８が使用可能であると判断し
て、内部からのバス使用要求信号があれば、共通
バス８の使用を始めるとともに、出力端OUT₁の
電位がＨレベルの電位に変わることを禁止する。
この出力端OUT₁の電位は共通バス８の使用が完
了後Ｈレベルの電位に変る。もし内部からのバス
使用要求信号がなければ、所定期間経過後そのま
まＨレベルの電位に変わる。情報処理装置２も情
報処理装置１の出力端OUT₁の信号を受けて同様
の動作をし、許可信号を次の情報処理３に送る。
このように許可信号が順次転送されて情報処理装
置Ｎの出力端OUTNからＨレベルの許可信号が
出力されると、許可信号はインバータ７で反転さ
れてＬレベルの信号になる。Ｌレベルの許可信号
が情報処理装置１の入力端IN₁に加えられて、出
力端OUTのＨレベルの電位と比較されて共通バ
ス８の使用可能状態を検知する。このように以後
は許可信号がＬレベルとなつて前述と同様順次次
の情報処理装置に転送される。

かかる動作を実現するためにそれぞれの情報処
理装置１〜Ｎは入力端子IN及び出力端子OUTの
間に第２図に示す共通バス使用許可信号の検出及
び発生手段をもつ。

この共通バス使用許可信号の検出及び発生手段
は、入力端子INから許可信号１０を入力し、所
定時間経過後次設のプロセツサへ同じ電位の許可
信号１１を出力するフリツプ・フロツプ１２と、
このフリツプ・フロツプ１２の入力信号が異なつ
ていることを判定してバス使用可能状態を検知す
る比較回路１３とからなり、フリツプ・フロツプ
１２には初期状態を設定するリセツト信号
（RES）１４と、バスを使用する時次段のプロセ
ツサへバス使用中の信号を送るバス使用要求信号
（BRQ）１５とが入力され、比較回路１３からは
バス使用可能な時、バス使用可能信号（BAV）
１６が出力される。このBAV信号１６は例えば
バス制御回路としての読み出し書き込み制御信号
発生回路等に入力される。

更に、この検出及び発生手段を実現するための
一実施例を第３図を用いて詳細に説明する。尚、
同図において、第２図と同一信号を示すものは同
一参照数字を付した。

入力端子INから入力されるバス使用許可信号
１０は、正相の信号とインバータ２９を介して反
転された逆相の信号とがANDゲート２１，２０
を介し、NORゲート２２，２３及び２４，２５
を介してANDゲート２６，２７に入力される。
このうちNORゲート２５の出力端はANDゲート
２６に接続されるとともに、出力端子OUTにも
接続される。ここで、NORゲート２２，２３及
び２４，２５は夫々フリツプ・フロツプ回路を構
成するように接続される。一方、ANDゲート２
６，２７の出力はORゲート２８を介してバス使
用可能信号（BAV）１６としてプロセツサ内部
に出力される。更にNANDゲート２０，２１には
バス使用要求信号（BRQ）１５が共に反転して
加えられ、フリツプ・フロツプを構成するNOR
ゲート２２の入力端子にはリセツト信号
（RES）１４が入力される。

以下に、第３図に示したバス使用許可信号の検
出及び発生手段を有する３個のプロセツサについ
て、そのバス使用動作を第４図を用いて説明す
る。尚、第４図を説明する上において大切なこと
は、３段目のプロセツサの出力端子OUT３と、
初段のプロセツサの入力端子IN１との間にイン
バータを介して接続されることである。説明は正
論理で、Ｈレベルで駆動されるものとする。

まず、各プロセツサにリセツト信号（RES）
１４が入力され、初期状態に説定されると、各プ
ロセツサの出力端OUT_1,2,3は多少の遅延後全
てＨレベルになり（状態Ａ）、この後３段目のプ
ロセツサの出力端OUT₃からのＨレベル信号がイ
ンバータを介して反転され初段のプロセツサの入
力端IN₁にＬレベル信号として入力される（状態
Ｂ）。この時、初段のプロセツサは入力端IN₁にＬ
レベル、出力端OUT₁にＨレベルの信号を有して
いる。従つてインバータ２９を介して反転された
Ｈレベル信号が入力されるANDゲート２６から
ORゲート２８を介してバス使用可能信号
（BAV）１６（Ｈレベル）が出力される。この時
点で、初段のプロセツサがバス使用を要求しなけ
れば、もしくは要要求が出されていなければ、バ
ス使用要求信号（BRQ）１５はＬレベルの状態
でANDゲート２０，２１へ加えられ、反転され
た信号がANDゲート２０，２１に加えられるた
め、入力端IN₁のバス使用許可信号（Ｌレベル）
の入力を許可し、２個のフリツプ・フロツプによ
つて２度反転され、Ｌレベル信号１１として出力
端OUT₁から出力されるとともに、ANDゲート２
６の入力端をＬレベルにし、バス使用可能信号
（BAV）１６の出力を停止する（状態Ｃ）。

以下、２段目のプロセツサの入力端IN₂がＬレ
ベル、出力端OUT₂がＨレベルで、もしこのプロ
セツサもバス使用要求がなければその出力端
OUT₂がＬレベルに変わる。更に３段目のプロセ
ツサもバス使用要求がなければ同様の動作を行な
い、その出力端OUT₃からＬレベルの信号を出力
するが、この信号はインバータを介してＨレベル
信号に反転され初段のプロセツサに加えられる。
一方初段のプロセツサは入力端IN₁のＨレベル信
号と、出力端OUT₁のＬレベル信号とでANDゲー
ト２７からバス使用可能信号（BAV）１６、Ｈ
レベルを出すが、要求がなければ２段目のプロセ
ツサへＨレベル信号１１を送る。この様に各プロ
セツサを順次バス使用許可信号が循環し、各々に
バス使用可能信号（BAV）１６を出力するが、
要求がなければ次段のプロセツサへと移る。即
ち、このバス使用許可信号は一循毎にレベルが反
転されて入力端INが加えられ、プロセツサの入
力端と出力端のレベルが互いに反転するときのみ
使用可能信号（BAV）１６を出力する（状態
Ｄ）。今、２段目のプロセツサの入力端IN₂にＬレ
ベルの使用許可信号が入力された時、このプロセ
ツサにバス使用要求があれば、バス使用要求信号
（BRQ）１５ＨレベルをANDゲート２０，２１に
出力し、バス使用許可信号（Ｌレベル）１０がフ
リツプ・フロツプを介して出力段に送られるのを
禁止する。従つて２段目のプロセツサの出力端
OUT₂のレベルに変化はなく以前のＨレベルを保
持する。この間ANDゲート２６からバス使用可
能信号（Ｈレベル）BAV１６が出力され続け、
２段目のプロセツサはバスの使用権を得て、他の
プロセツサの有するデータ読み出し、書き込み制
御部を制御してデータ転送を行なつたり、あるい
はバスに接続されているメモリや周辺装置等との
間でデータ転送を行なう。このデータ転送期間は
２段目のプロセツサが必要とする期間を自由に設
定することができ、バス使用権を得たプロセツサ
により種々異つても差し支えない。更に２段目の
プロセツサがバスを使用している時、他のプロセ
ツサの入力端と出力端の信号レベルは同一レベル
となつたままに保持されているので、バス使用可
能信号（BAV）１６の出力はいずれも禁止さ
れ、他のプロセツサがバスを使用することはな
く、この間他のプロセツサは待ち状態となるか、
あるいはバスを使用することなく処理可能なプロ
グラムの実行等を行なう。この後、２段目のプロ
セツサがバス使用処理を終了した場合、バス使用
要求信号（BRQ）１５を切り、Ｌレベルとする
ことにより、入力端IN₂の信号レベル（Ｌレベ
ル）を出力端OUT₂へ伝え、３段目のプロセツサ
の入力端IN₃へバス使用許可信号（Ｌレベル）を
送る。従つて出力端OUT₂がＬレベルになれば、
自動的にバス使用可能信号（BAV）１６の出力
は禁止される（状態Ｅ）。更に３段目のプロセツ
サの入力端IN₃と出力端OUT₃の信号レベルは
夫々Ｌ，Ｈとなりバス使用可能信号（BAV）１
６が出力され、もしバス使用要求がなければ、イ
ンバータを介してＨレベルの許可信号が初段のプ
ロセツサに入力される。一方初段のプロセツサに
バス使用要求があれば、前述と同様の動作でバス
使用を行ない、その終了後に次段のプロセツサへ
バス使用許可信号を送る（状態Ｆ）。

以上の様に、本実施例の情報処理装置によれば
マルチ・プロセツサ・システムとして動作させた
場合、その動作中において共通バスの使用許可は
ただ一つの情報処理装置によつてのみ検出され複
数の情報処理装置が同時に共通バスを使用するこ
とは起こらない。また、この共通バスの使用許可
信号は数珠状に接続された情報処理装置で時間と
ともに、接続された順に次々と転送され、全ての
情報処理装置は入力端と出力端との信号レベルが
異なる時のみ、共通バスの使用の機会を得ること
ができる。また、このシステムに新しく情報処理
装置を増設するときは数珠に数珠玉を追加するご
とく行なえばよく非常に簡単である。更に、本発
明の共通バス管理方式は以下に述べるように大き
な柔軟性をもつ。

即ち、第５図を参照して本実施例の応用を説明
する。

同図において、INは入力端子の信号レベル、
BRQはバス使用要求信号、BAVはバス使用可能
信号、OUTは出力端子の信号レベルを示し、tw
はバス使用の待ち時間である。

同図ａはバス使用要求信号（BRQ）を操作す
ることにより、バスの連続使用時間に制限をおく
もので、出力端がＬレベルの状態で、入力端がＨ
レベルになつた時、装置はバス使用を許可され、
要求を出していれば、待ち時間tw₁の後、バス使
用権を得る。この後、所定の期間後に強制的にバ
ス使用要求信号（BRQ）を切つてやれば、次段
のプロセツサは待ち時間tw₂の後、情報２の処理
ができ３段目のプロセツサは待ち時間tw₃の後情
報３の処理ができる。従つて、１つのプロセツサ
が長い間バスの使用を独占することが防止でき
る。このバス使用要求信号（BRQ）の制御方法
としては、他のプロセツサからの割込み信号や、
プロセツサ内部のタイマーシフトレジスタ等で所
定のタイミングをとつてやればよい。

同図ｂは１個のプロセツサの連続したバス使用
要求に対して、共通バスを他のプロセツサに開放
することなく連続して使用させる場合で、常時要
求信号（BRQ）を出力していれば最初の待ち時
間tw₄だけで後は連続して情報４，５，６を転送
できる。これは優先度の高いプロセツサの最優先
処理を実行する場合や、同図ａにおいて定められ
た期間にデータ転送を完了することができず途中
で他の装置にバス使用権が移ると誤動作を引き起
こす場合等に有利である。

同図ｃは実際にバスを使用しない時にも、他の
プロセツサにバスを使用させることなく、情報７
と情報８との転送の間も、バス使用権を保持して
いる場合である。これは、周辺装置とプロセツサ
との間でダイレクト・メモリ，アクセス
（DMA）転送を行なう時、あるいは他のプロセツ
サのステイタスを読んでこれにコマンドを送る時
等、他の装置と協力して一連の処理を行なう時等
に有効である。これらａ〜ｃの動作を得るための
バス使用要求信号（BRQ）の制御は、タイマ
ー、フリツプ・フロツプ、シフトレジスタ等、
CPUあるいはメモリ、Ｉ／Ｏ等からの制御が可
能で必要な時一定レベルの信号を保持出力するも
のであればよい。

以上のように、本発明によれば、マルチ・プロ
セツサ・システムを構成する各々のプロセツサ
が、その入力段を出力段の信号レベルの状態（本
実施例のように常に反転レベルの検出だけでな
く、両者が同一レベルになつた時バス使用可能信
号を出力するように構成してもよい）を検出し、
バス使用が可能な場合は、使用可能信号
（BAV）を出し、要求があれば出力段の信号レベ
ルを固定させバスを使用した後、もし要求がなけ
れば直ちにバス使用許可信号を次段のプロセツサ
へ移すことにより、極めて高速でかつ簡単な構成
でバス使用判断ができる情報処理装置が得られ
る。又、バス使用許可信号はシステムの処理状態
に応じて、各プロセツサを循環しており、バス使
用要求とは非同期に動作するもので、各プロセツ
サは要求さえ出していれば許可信号が到来した時
は常にバス使用権を得ることができる。従つて、
各プロセツサは同期式に動作する必要はなく、任
意な処理を非同期に実行することができる。

尚、初期状態即ち、電源投入時等にただ１つの
プロセツサだけがバス使用許可信号を得るように
するため設けられたインバータは、本実施例では
どの場合に挿入されてもよく、その数も寄数個で
あれば同一動作を達成できる。勿論、このインバ
ータをプロセツサの入力段あるいは出力段に内蔵
させることもできることは、集積回路技術の観点
からも明らかなことである。

更に、本実施例ではバス使用可能状態の検知手
段として、第３図にANDゲート２６，２７及び
ORゲート２８で構成された、信号状態の不一致
検出回路として排他的論理和ゲートを用いたが、
ANDゲート２６，２７へ入力される信号３１，
３０を夫々反転させるようにしてもよいことは明
らかであり、又、入力端と出力端との信号レベル
が一致した時に使用可能信号を出力するようにこ
れら論理回路の構成を任意に設計変更することも
でき、いかなる構成であつても入力段と出力段と
の信号レベルを比較できさえすれば本発明の効果
は十分得られるものである。

【図面の簡単な説明】

第１図は本発明の情報処理装置の一実施例を用
いてマルチプロセツサシステムを構成したブロツ
ク図で、第２図は本発明の情報処理装置のバス使
用許可信号検出及び発生手段の一実施例を示すブ
ロツク図で、第３図はその一実施例を具体化した
論理回路構成図で第４図、第５図は夫々実施例を
説明するためのタイミング図である。 １，２，３，Ｎ……プロセツサ、４，５……メ
モリ、６……周辺装置、７……インバータ、８…
…共通バス、１０……バス使用許可信号、１１…
…バス使用状態信号、１２……フリツプ・フロツ
プ、１３……比較回路、１４……リセツト信号、
１５……バス使用要求信号（BRQ）、１６……バ
ス使用可能信号（BAV）、２０，２１，２６，２
７……ANDゲート、２２〜２５……NORゲー
ト、２８……ORゲート、２９……インバータ、
３０，３１……バス使用可能状態信号。

Claims (1)

【特許請求の範囲】
1. １ 共通バスに接続され、該共通バスの使用の可
   否を判断する機能を有するプロセツサであつて、
   入力端子、出力端子、前記入力端子に入力される
   信号の論理レベルと前記出力端子から出力される
   信号の論理レベルとを判定し、両者が異なる論理
   レベルにある時のみ共通バス使用許可信号を発生
   する比較回路、および前記入力端子と前記出力端
   子間に接続され、共通バス使用要求信号が存在し
   ない時には前記入力端子から入力された信号を前
   記出力端子に印加し、前記共通バス使用要求信号
   が存在する時は前記入力信号を前記出力端子へ印
   加することを禁止する回路を有し、前記入力端子
   から入力された信号の論理レベルと前記出力端子
   の論理レベルとが同一レベルの時には共通バス使
   用不可と判定するバス制御機構を含むプロセツサ
   を複数個前記共通バスに並列に接続し、各プロセ
   ツサの前記出力端子と隣接するプロセツサの前記
   入力端子とを接続することによつて前記複数のプ
   ロセツサをリング状に接続し、任意の１つのプロ
   セツサの前記出力端子と隣接するプロセツサの前
   記入力端子との間にインバータを介在したことを
   特徴とする情報処理装置。